KR100631937B1 - 텅스텐 게이트 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 선간폭이 감소함에 따라 면저항이 증가되는 현상을 방지하기 위해 그레인 사이즈를 증가시켜 게이트를 형성하는 텅스텐 게이트 형성방법을 개시한다. 개시된 본 발명의 텅스텐 게이트 형성방법은, 실리콘기판 상에 절연체를 증착하여 절연층을 형성하는 제1단계; 상기 절연층 상에 폴리실리콘층을 형성하는 제2단계; 상기 폴리실리콘층 상에 텅스텐의 확산을 방지하기 위해 WNx층을 형성하는 제3단계; 상기 WNx층 상에 텅스텐층을 형성하는 제4단계; 상기 텅스텐층이 형성된 기판 결과물을 질소(N2)가스 분위기에서 600∼900℃의 온도범위로 10∼50초 동안 열처리하여 상기 WNx층을 변화시켜 WSiN층을 형성하는 제5단계; 상기 텅스텐층 상에 하드마스크막을 형성하는 제6단계; 상기 하드마스크막, 텅스텐층, WSiN층, 폴리실리콘층 및 절연층을 식각하는 제7단계; 및 상기 식각된 폴리실리콘층 및 절연층의 측면을 선택적으로 산화시키는 제8단계;를 포함하는 것을 특징으로 한다.

Description

텅스텐 게이트 형성방법{METHOD FOR FORMING TUNGSTEN GATE}
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체소자의 텅스텐 게이트 형성방법을 설명하기 위한 공정별 단면도.
도 2는 본 발명에서와 같이 평판 상에서 급속열공정(RTP)을 진행하는 경우에서의 평판 면저항 값의 변화 및 그레인 사이즈 변화를 보여주는 TEM 사진.
도 3은 본 발명의 급속열공정(RTP) 온도에 따른 게이트 선폭별 면저항 변동을 나타내는 그래프.
< 도면의 주요 부분에 대한 부호의 설명 >
1 : 실리콘기판 2 : 절연층
3 : 폴리실리콘층 4 : WNx층
5 : 텅스텐층 6 : WSiN층
7 : 하드마스크막
본 발명은 반도체소자의 제조공정에 관한 것으로, 보다 상세하게는, 반도체공정에서 선간폭이 감소함에 따라 면저항이 증가되는 현상을 방지하기 위해 절연층, 폴리실리콘층, WNx층과 텅스텐층을 연속적으로 형성한 다음, 급속열처리(Rapid Thermal Processing; 이하 'RTP'라 함) 공정을 진행해서 그레인 사이즈(grain size)를 증가시킴으로써 면저항을 감소시키는 텅스텐 게이트 형성방법에 관한 것이다.
반도체 제조공정에 있어서, 텅스텐 게이트 전극을 형성하기 위한 종래 기술은 텅스텐(W)층과 폴리실리콘(Si)층 사이의 반응을 억제하는 확산방지막(diffusion barrier)의 형성방법에 따라 크게 다음의 3가지로 구분할 수 있다.
먼저, WNx층 또는 질화티타늄(TiN)층과 텅스텐층의 적층 공법으로서, 도핑된 폴리실리콘 상부에 확산을 방지하는 확산방지막으로서 WNx층이나 TiN층을 100Å두께로 증착한 다음, 이 위에 텅스텐(W) 박막을 대략 800Å 정도의 두께로 증착하여, 게이트 전극을 구현하는 방법이다.
그 다음, 노출 텅스텐(denuded W) 공법으로서, 폴리실리콘층 상부에 대략 800Å 정도의 두께로 WNx층을 증착시킨 다음, 질소(N2) 분위기에서 고온 RTP 공정을 실시하여 WNx층내의 질소를 박막 외부로 확산시키고, 이 확산된 질소를 텅스텐(W) 및 실리콘과 반응시켜 확산방지를 위한 WSiN층을 형성하는 방법이다.
마지막으로, 저온 텅스텐(low temp W) 공법으로서, 도핑된 폴리실리콘층 상부에 텅스텐층을 800Å 이상의 두께로 증착한 다음, 암모니아(NH3) 분위기에서 RTP공정을 실시하여 텅스텐(W)층과 폴리실리콘층 계면으로 질소를 확산시킴으로써, 확산방지를 위한 WSiN층을 형성하는 방법이다.
그러나, 텅스텐 게이트 전극을 형성하기 위한 종래의 기술은 다음과 같은 문제점이 있다.
WNx층 또는 TiN층과 텅스텐(W)층의 적층 공법은 상기 텅스텐(W)층을 증착한 다음의 후속 공정시 텅스텐(W)의 그레인사이즈(grain size)를 증가시키기 어려운 문제점이 있다. 이는 면저항(sheet resistance; Rs)을 높이고, 후속하는 각종 매립(filling) 공정을 어렵게 하는 문제점을 야기한다. 또한, 식각공정의 플라즈마 손상을 보상하기 위해 절연층과 폴리실리콘층에 실시해야 하는 선택적 산화공정을 어렵게 한다.
두 번째 방법인 노출 텅스텐(denuded W) 공법은 면저항을 감소시키고 WNx층을 질소에 노출시키기 위해서는 1000℃ 이상의 고온에서 RTP 공정을 실시해야 하는 문제점이 있다. 이렇게 높은 온도로 RTP 공정을 실시할 경우, 이전 공정에서 형성된 각종 웰(well)이 변형되어 원하는 Tr특성을 얻기 힘들다. 또한, 각 그레인간의 경계가 명확하게 분리되어 후속 식각공정에 영향을 줌으로써, 게이트절연층과 기판에 손상을 주는 문제점이 있다.
마지막으로 저온 텅스텐(low temp W) 공법은 통상적인 공법 보다 낮은 온도, 약 800℃에서 공정을 실시하지만, 공정효율이 좋은 암모니아(NH3) 분위기에서 RTP 공정을 실시한다고 하더라도 약 750℃까지 면저항이 증가하는 문제점을 피할 수 없다. 이는 텅스텐(W)층과 질소의 확산 차이에 의한 것이며, 결국, 분위기 기체인 암모니아(NH3)의 N-N과 N-H의 결합에너지(bonding energy) 차이에 의한 것이다. 여기서, 각각의 결합에너지는 N-N이 946Kj/mole이고 N-H가 389Kj/mole이다. 아울러, 이 공법은 하지막인 폴리실리콘층의 구조와 후속 열처리공정에 민감한 의존성을 갖기 때문에, 후속 열처리 공정시, 성장하지 말아야 할 WSix 그레인이 계속 성장하는 문제점이 있다.
전술한 바와 같이, 종래의 기술은 공통적으로 면저항 Rs가 증가되는 문제점이 있으므로, 고집적 반도체 소자, 일례로, 게이트폭(gate width 또는 gate length) 0.10㎛ 이하의 소자에서 면저항 Rs를 약 4Ω/㎠ 이하로 감소시키기 위해서는 새로운 공법이 요구된다.
따라서, 본 발명은 전술한 종래의 문제점을 해결하기 위해 안출된 것으로서, 반도체공정에서 선간폭이 감소함에 따라 면저항이 증가되는 현상을 방지하기 위해 절연층, 폴리실리콘층, WNx층과 텅스텐층을 연속적으로 형성한 다음, RTP 공정을 진행해서 그레인 사이즈를 증가시킴으로써 면저항을 감소시키는 텅스텐 게이트 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘기판 상에 절연체를 증착하여 절연층을 형성하는 제1단계; 상기 절연층 상에 폴리실리콘층을 형성하는 제2단계; 상기 폴리실리콘층 상에 텅스텐의 확산을 방지하기 위해 WNx층을 형성하는 제3단계; 상기 WNx층 상에 텅스텐층을 형성하는 제4단계; 상기 텅스텐층이 형성된 기판 결과물을 질소(N2)가스 분위기에서 600∼900℃의 온도범위로 10∼50초 동안 열처리하여 상기 WNx층을 변화시켜 WSiN층을 형성하는 제5단계; 상기 텅스텐층 상에 하드마스크막을 형성하는 제6단계; 상기 하드마스크막, 텅스텐층, WSiN층, 폴리실리콘층 및 절연층을 식각하는 제7단계; 및 상기 식각된 폴리실리콘층 및 절연층의 측면을 선택적으로 산화시키는 제8단계;를 포함하는 텅스텐 게이트 형성방법을 제공한다.
(실시예)
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 자세하게 설명하도록 한다.
삭제
통상적으로 금속의 전기전도성은, 크게, ① 박막표면에 의한 전자의 스캐터링(scattering), ② 그레인 경계 스캐터링(scattering), 그리고, ③ 박막내의 불순물 및 포논(phonon) 스캐터링(scattering) 등의 3가지로 구분하여 설명할 수 있다.
이들 중에서, 게이트폭, 즉, 선간폭의 감소에 따른 면저항의 증가는 두 번째의 그레인 경계 스캐터링이 가장 크게 작용하는 것으로 알려져 있다. 이러한 근거는 0.13㎛ 폭을 갖는 텅스텐 게이트는 통상적으로 대략 0.07㎛ 두께를 갖는데, 이것은 텅스텐 게이트에 있어서 두께(T)와 저항(R)이 R∝1/T의 관계를 만족하기 때문에, 첫 번째 서술한 박막표면에서 전자의 스캐터링에 의한 저항은 약 700Å 두께의 텅스텐 게이트에서는 영향이 작은 것으로 판단된다.
아울러, 세 번째 박막내의 불순물 및 포논 스캐터링에 의한 저항은 극저온에 밀접한 사항이므로, 벌크(bulk)와 박막(thin film)에서 큰 차이가 없다.
따라서, 본 발명은 텅스텐층 내의 그레인 사이즈를 증가시켜 면저항을 감소시킴으로써 선간폭 감소에 따른 면저항 증가의 문제를 해결함에 그 특징이 있다.
삭제
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체소자의 텅스텐 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a에 도시한 바와 같이, 본 실시예에서는 먼저 실리콘기판(1) 상에 절연체를 증착하여 절연층(2)을 형성한다. 이때, 절연체로는 산화막(SiO2)이나, 고유전율을 갖는 질화계열의 Si3N4나 SiON, 또는, 탄탈계열의 TaO5나 TaON을 사용한다.
그리고, 이 절연층(2) 상에 노(furnace)에서 열화학기상증착(T-CVD) 또는 플라즈마화학기상증착(PECVD) 방식에 의해 300∼1000Å 두께로 폴리실리콘층(3)을 형성한다. 이러한 폴리실리콘층(3)은 다결정(polycrystalline) 또는 Epi를 사용해도 되고, 비정질(amophous)실리콘을 증착한 후 후속 열처리공정으로 구조를 변경시켜 형성하여도 된다. 그리고, 상기 폴리실리콘층(3) 내에 p형이나 n형의 도펀트를 도핑시킨다.
다음으로, 텅스텐(W)의 확산을 방지하기 위해, 상기 폴리실리콘층(3) 상에 WNx층(4)을 증착하고, 그 상부에 텅스텐(W)을 증착하여 텅스텐층(5)을 형성한다. 이 텅스텐층(5)은 물리기상증착(PVD)이나 화학기상증착(CVD) 방식을 이용해서 400∼1000Å 두께로 형성한다.
그 다음, 도 1b에 도시된 바와 같이, 절연층(2), 폴리실리콘층(3), WNx층(4) 및 텅스텐층(5)이 차례로 형성된 기판 결과물에 대해 질소(N2)가스 분위기에서 RTP를 이용한 열처리를 진행하고, 이를 통해, 폴리실리콘층(3)의 실리콘과 WNx층(4)간 반응을 통해 상기 WNx층(4)을 WSiN층(6)으로 변화시킴과 아울러, 텅스텐층(5)에 인가된 열에 의해 상기 텅스텐층(5)의 텅스텐 그레인(grain)을 성장시켜 그 그레인 사이즈를 확대시킨다.
여기서, 본 발명은 상기 열처리를 질소(N2)가스 분위기의 RTP로 진행하며, 이때, 질소 가스의 유량은 1∼20 SLM 정도로 하고, 그리고, 600∼900℃의 온도범위에서, 보다 정확하게는, 750℃ 정도의 온도에서 10∼50초 동안 진행한다.
다음으로, 상기 텅스텐층(5) 상에 노(furnace) 또는 챔버(chamber) 내에서 화학기상증착(CVD)방식에 의해 500∼1000Å 정도의 두께로 하드마스크막(7)을 형성한다.
그 다음, 도 1c에 도시된 바와 같이, 공지의 공정에 따라 하드마스크막(7)을 게이트 형태로 패터닝한 다음, 패터닝된 하드마스크막(7)을 식각마스크로 이용해서 그 아래의 텅스텐층(5), WSiN층(6), 폴리실리콘층(3) 및 절연층(2)을 차례로 식각하여 텅스텐 게이트를 형성한다.
이어서, 상기 식각공정시 유발된 플라즈마 손상을 보상하기 위해서 결과물에 대해 선택적 산화 공정을 실시한다. 이때, 상기 선택적 산화 공정은 H2O와 O2의 분위기에서 진행하거나, 또는, H2와 O2의 분위기에서 진행한다.
도 2는 본 발명에서와 같이 평판 상에서 급속열공정(RTP)을 진행하는 경우에서의 평판 면저항 값의 변화 및 그레인 사이즈 변화를 보여주는 TEM 사진으로서, 도시된 바와 같이, RTP를 진행함에 따라 텅스텐 그레인 사이즈가 확대되었음을 볼 수 있고, 이러한 텅스텐 그레인 사이즈 확대에 따라 면저항이 대략 ∼10% 정도 감소되었음이 확인되었다.
도 3은 본 발명의 급속열공정(RTP) 온도에 따른 게이트 선폭별 면저항(Rs) 변동을 나타내는 그래프이다. 구체적으로, RTP 온도(750℃, 800℃, 850℃)에 따라 0.12㎛, 0.13㎛ 및 0.15㎛의 선폭을 갖는 본 발명 구조의 면저항(Rs)이 기존 스택 구조에 비하여 얼마나 감소하는지를 보여주는 그래프이다.
이러한 도 2로부터, 750℃ 이상의 온도에 대해서는 면저항(Rs) 편차만 증가하고, 더 이상의 효과는 없음을 알 수 있다. 즉, 750℃에서 질소(N2) 분위기의 RTP만으로도 충분한 면저항(Rs)를 만족할 수 있고, 이 온도는 후속 열공정에 비하여 낮기 때문에 트랜지스터에 영향을 작게 준다는 것을 알 수 있다.
이상에서와 같이, 본 발명은 게이트전극에 포함되는 확산방지막 형성시 텅스텐의 그레인 사이즈를 증가시키도록 함으로써, WNx층과 텅스텐층을 연속적으로 증착하는 과정에서 발생하는 면저항(Rs) 증가 현상을 방지할 수 있음은 물론 상기 그레인 사이즈의 증가를 통해 면저항(Rs)을 낮춤으로써 반도체소자의 특성을 향상시킬 수 있다.

Claims (21)

  1. 실리콘기판 상에 절연체를 증착하여 절연층을 형성하는 제1단계;
    상기 절연층 상에 폴리실리콘층을 형성하는 제2단계;
    상기 폴리실리콘층 상에 텅스텐의 확산을 방지하기 위해 WNx층을 형성하는 제3단계;
    상기 WNx층 상에 텅스텐층을 형성하는 제4단계;
    상기 텅스텐층이 형성된 기판 결과물을 질소(N2)가스 분위기에서 600∼900℃의 온도범위로 10∼50초 동안 열처리하여 상기 WNx층을 변화시켜 WSiN층을 형성하는 제5단계;
    상기 텅스텐층 상에 하드마스크막을 형성하는 제6단계;
    상기 하드마스크막, 텅스텐층, WSiN층, 폴리실리콘층 및 절연층을 식각하는 제7단계; 및
    상기 식각된 폴리실리콘층 및 절연층의 측면을 선택적으로 산화시키는 제8단계;
    를 포함하는 것을 특징으로 하는 텅스텐 게이트 형성방법.
  2. 제 1 항에 있어서, 상기 절연층은 산화막으로 형성하는 것을 특징으로 하는 텅스텐 게이트 형성방법.
  3. 제 1 항에 있어서, 상기 절연층은 질화계열의 물질로 형성하는 것을 특징으로 하는 텅스텐 게이트 형성방법.
  4. 제 1 항 또는 제 3 항에 있어서, 상기 절연층은 Si3N4로 형성하는 것을 특징으로 하는 텅스텐 게이트 형성방법.
  5. 제 1 항 또는 제 3 항에 있어서, 상기 절연층은 SiON으로 형성하는 것을 특징으로 하는 텅스텐 게이트 형성방법.
  6. 제 1 항에 있어서, 상기 절연층은 탄탈계열의 물질로 형성하는 것을 특징으로 하는 텅스텐 게이트 형성방법.
  7. 제 1 항 또는 제 6 항에 있어서, 상기 절연층은 TaO5로 형성하는 것을 특징으로 하는 텅스텐 게이트 형성방법.
  8. 제 1 항 또는 제 6 항에 있어서, 상기 절연층은 TaON으로 형성하는 것을 특징으로 하는 텅스텐 게이트 형성방법.
  9. 제 1 항에 있어서, 상기 폴리실리콘층은 300∼1000Å 두께로 형성하는 것을 특징으로 하는 텅스텐 게이트 형성방법.
  10. 제 1 항 또는 제 9 항에 있어서, 상기 폴리실리콘층은 열화학기상증착(T-CVD) 방식으로 형성하는 것을 특징으로 하는 텅스텐 게이트 형성방법.
  11. 제 1 항 또는 제 9 항에 있어서, 상기 폴리실리콘층은 플라즈마화학기상증착(PECVD) 방식으로 형성하는 것을 특징으로 하는 텅스텐 게이트 형성방법.
  12. 제 1 항에 있어서, 상기 폴리실리콘층은 비정질(amophous) 실리콘을 증착한 후 그 구조가 변화되도록 열처리 공정을 실시하여 형성하는 것을 특징으로 하는 텅스텐 게이트 형성방법.
  13. 제 1 항에 있어서, 상기 제2단계 후, 그리고, 상기 제3단계 전, 상기 폴리실리콘층에 도핑을 실시하는 단계를 더 포함하는 것을 특징으로 하는 텅스텐 게이트 형성방법.
  14. 제 1 항에 있어서, 상기 텅스텐층은 400∼1000Å 두께로 형성하는 것을 특징으로 하는 텅스텐 게이트 형성방법.
  15. 제 1 항 또는 제 14 항에 있어서, 상기 텅스텐층은 물리기상증착(PVD) 방식으로 형성하는 것을 특징으로 하는 텅스텐 게이트 형성방법.
  16. 제 1 항 또는 제 14 항에 있어서, 상기 텅스텐층은 화학기상증착(CVD) 방식으로 형성하는 것을 특징으로 하는 텅스텐 게이트 형성방법.
  17. 제 1 항에 있어서, 상기 열처리는 질소(N2) 가스의 유량을 1∼20 SLM로 하여 수행하는 특징으로 하는 텅스텐 게이트 형성방법.
  18. 제 1 항에 있어서, 상기 하드마스크막은 500∼1000Å 두께로 형성하는 것을 특징으로 하는 텅스텐 게이트 형성방법.
  19. 제 1 항 또는 제 18 항에 있어서, 상기 하드마스크막은 화학기상증착(CVD)방식으로 형성하는 것을 특징으로 하는 텅스텐 게이트 형성방법.
  20. 제 1 항에 있어서, 상기 제8단계는 H2O 및 O2의 분위기에서 실시하는 것을 특징으로 하는 텅스텐 게이트 형성방법.
  21. 제 1항에 있어서, 상기 제8단계는 H2 및 O2의 분위기에서 실시하는 것을 특징으로 하는 텅스텐 게이트 형성방법.
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