KR20000045905A - 반도체장치의 코발트 실리사이드막을 갖는 게이트 전극 형성방법 - Google Patents
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Abstract
본 발명은 코발트 실리사이드막을 갖는 반도체장치의 게이트 전극 형성방법에 관한 것으로써, 특히 이 방법은 반도체기판 상부의 활성 영역위에 게이트 산화막을 형성하고 그 위에 결정질의 제 1도프트 폴리실리콘막을 형성하는 단계와, 도프트 폴리실리콘막 위에 비정질의 제 2도프트 폴리실리콘막을 형성하는 단계와, 비정질의 제 2도프트 폴리실리콘막 위에 코발트를 증착하고 열처리 공정을 실시하여 비정질 도프트 폴리실리콘막과 코발트가 반응해서 도프트 폴리실리콘막위에 코발트 실리사이드막을 형성하는 단계와, 게이트 마스크를 이용한 사진 및 식각 공정으로 순차적층된 코발트 실리사이드막과 제 1도프트 폴리실리콘막을 패터닝하여 게이트 산화막위에 게이트 전극을 형성하는 단계를 포함하여 이루어진다. 따라서, 본 발명은 코발트 실리사이드막과 도프트 폴리실리콘막과의 계면이 균일하게 되어 게이트 전극의 제조 공정의 신뢰성을 높일 수 있으며, 결정질 도프트 폴리실리콘에 코발트가 도달하기 전에 코발트와 비정질 폴리실리콘이 빠르게 반응하기 때문에 게이트 산화막에 코발트가 미치지 못하여 GOI 특성에 영향을 거의 미치지 않으며 낮은 온도에서 실리사이드 공정이 진행되어 전체 소자의 열적 특성 저하를 미연에 방지한다.
Description
본 발명은 반도체장치의 형성방법에 관한 것으로서, 특히 비정항이 낮은 코발트 실리사이드막을 갖는 반도체장치의 게이트 전극 형성방법에 관한 것이다.
통상적인 반도체장치내 게이트 전극은 제조 공정시 저항 특성을 낮추면서 반도체장치의 신뢰성을 높이기 위해 게이트 산화막 형성, 도프트 폴리실리콘(doped poly silicon) 증착, 그리고 고융점 저저항 금속으로서 텅스텐(W)을 증착하고 있다.
도 1a 내지 도 1b는 종래 기술에 의한 텅스텐층을 갖는 게이트 전극 및 그 반도체장치의 형성방법을 설명하기 위한 수직 단면도들이다.
이를 참조하면 종래 반도체장치의 제종 공정은 다음과 같은데, 우선 도 1a에 도시된 바와 같이 반도체 기판으로서 실리콘 기판(10)에 소자간 분리를 위한 소자분리막(도시하지 않음)을 형성하고 소자분리막에 의해 구분되는 기판의 활성 영역 위에 게이트 산화막(12)을 형성하고, 그 위에 게이트 도전층으로서 도프트 폴리실리콘(14)을 증착한 후에 도프트 폴리실리콘막(14) 위에 티타늄 질화물질(TiNx) 내지 텅스텐 질화물질(WNx)을 증착하여 웨팅층(wetting layer)(16)을 형성하고, 그 위에 텅스텐(W)(18)을 증착한다. 그 다음 게이트 마스크를 이용한 사진 및 식각 공정을 실시하여 상기 텅스텐층(18)부터 도프트 폴리실리콘막(14)까지 셀프얼라인되도록 패터닝하여 상기 게이트 산화막(12) 위에 게이트 전극(G)을 형성한다.
이후 도 1b에 도시된 바와 같이 상기 게이트 전극(G) 측면에 전기 절연 및 이후 형성될 소스/드레인의 확산 영역을 정의하기 위한 스페이서(18)를 형성하고, 이온 주입 공정을 실시하여 상기 게이트 전극(G) 에지 근방의 기판 내에 불순물이 주입된 소스/드레인 영역(20)을 형성하여 통상의 모스 트랜지스터를 완성한다.
상기 텅스텐(18)을 화학기상증착공정(chemical vapor deposition)으로 증착할 때 상기 웨팅층(16)에 의해 시드(seed) 성장을 원할히 할 수 있다.
하지만, 소자의 집적화가 진행됨에 따라 RC 시간 지연이 가장 큰 문제점으로 지적되고 있기 때문에 최근에는 텅스텐 보다 비저항이 낮은(약∼17Ω㎝) 코발트 실리사이드(CoSix)가 차세대 게이트물질로 주목받고 있는데, 이 경우 통상의 실리사이드 공정과 같이 도프트 폴리실리콘막 위에 코발트를 증착하고 급속 열처리공정을 실시하여 코발트 실리사이드막을 형성하면 코발트 실리사이드의 불규칙한 성장으로 인해 도프트 폴리실리콘막과 코발트 실리사이드막의 계면이 불규칙하게 된다. 이를 방지하기 위해 상기 공정 대신에 코발트 실리콘(CoSix)의 화합물 타겟을 이용하여 코발트 실리사이드막을 성장시킬 경우 후속 열처리 공정에서 발생하는 열(thermal budget)에 의해 코발트 실리사이드의 결정 성장과 코발트 입자가 게이트 산화막으로 확산되어 결국 GOI(gate oxide integrity)의 특성을 열화시키게 되는 문제점이 있었다.
본 발명의 목적은 상기 종래기술의 문제점을 해결하기 위하여 코발트 실리사이드를 갖는 게이트 전극 형성시 도프트 폴리실리콘막 위에 코발트 실리사이드의 결정 성장과 코발트의 확산을 방지하는 티타늄질화물질로 이루어진 확산 방지막을 추가 형성함으로써 코발트 실리사이드 공정으로 인한 게이트 산화막의 열화를 방지하여 게이트 전극 특성을 향상시킬 수 있는 코발트 실리사이드막을 갖는 반도체장치의 게이트 전극 형성방법을 제공하는데 있다.
도 1a 내지 도 1b는 종래 기술에 의한 텅스텐층을 갖는 게이트 전극 및 그 반도체장치의 형성방법을 설명하기 위한 수직 단면도들,
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 코발트 실리사이드막을 갖는 게이트 전극 형성방법을 설명하기 위한 수직 단면도들.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 실리콘기판
12 : 게이트 산화막
14 : 결정질의 도프트 폴리실리콘막
16 : 비정질의 도프트 폴리실리콘막
18 : 코발트
19 : 결정질의 도프트 폴리실리콘막
20 : 스페이서막
22 : 소스/드레인영역
상기 목적을 달성하기 위하여 본 발명은 반도체기판 상부의 활성 영역위에 게이트 산화막을 형성한 후에 도프트 폴리실리콘막을 적층하고 그 위에 금속 실리사이드막을 순차적층하고 이 도프트 폴리실리콘막과 실리사이드막을 패터닝하여 반도체장치의 게이트 전극을 형성함에 있어서, 게이트 산화막 위에 결정질의 제 1도프트 폴리실리콘막을 형성하는 단계와, 도프트 폴리실리콘막 위에 비정질의 제 2도프트 폴리실리콘막을 형성하는 단계와, 비정질의 제 2도프트 폴리실리콘막 위에 코발트를 증착하고 열처리 공정을 실시하여 비정질 도프트 폴리실리콘막과 코발트가 반응해서 도프트 폴리실리콘막위에 코발트 실리사이드막을 형성하는 단계와, 게이트 마스크를 이용한 사진 및 식각 공정으로 순차적층된 코발트 실리사이드막과 제 1도프트 폴리실리콘막을 패터닝하여 게이트 산화막위에 게이트 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
본 발명의 제조 방법에 있어서, 상기 제 1도프트 폴리실리콘막의 형성은 막 내에 P를 도핑할 경우 550∼900℃의 증착온도와 80Torr이하의 압력 조건에서 실시하며, B를 도핑할 경우 500∼900℃의 증착온도와 80Torr이하의 압력 조건에서 실시하고, 제 1도프트 폴리실리콘막의 두께는 400∼1000Å로 한다.
본 발명의 제조 방법에 있어서, 상기 제 2도프트 폴리실리콘막의 형성은 막 내에 P를 도핑할 경우 200∼650℃의 증착온도와 80Torr이하의 압력 조건에서 실시하며, B를 도핑할 경우 200∼600℃의 증착온도와 80Torr이하의 압력 조건에서 실시하고, 그 증착 두께는 200∼1000Å로 한다.
또한, 상기 코발트의 증착 두께는 제 2도프트 폴리실리콘막 두께의 0.1∼0.4 배 정도로 하는 것이 바람직하다.
그리고, 열처리 공정은 급속 열처리 공정 내지 퍼니스 열처리 공정을 이용할 경우 400∼950℃의 온도 조건에 실시하는 것이 바람직하다.
상기 목적을 달성하기 위해 본 발명의 다른 반도체장치의 게이트 전극 형성 방법은 게이트 산화막 위에 결정질의 도프트 폴리실리콘막을 형성하는 단계와, 도프트 폴리실리콘막 위에 비정질의 폴리실리콘막을 형성하는 단계와, 비정질의 폴리실리콘막 위에 코발트를 증착하고 열처리 공정을 실시하여 비정질 폴리실리콘막과 코발트가 반응해서 도프트 폴리실리콘막위에 코발트 실리사이드막을 형성하는 단계와, 게이트 마스크를 이용한 사진 및 식각 공정으로 순차적층된 코발트 실리사이드막과 도프트 폴리실리콘막을 패터닝하여 게이트 산화막위에 게이트 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
본 발명에 따르면, 도프트 폴리실리콘막 위에 비정질의 폴리실리콘막을 증착한 후에 코발트를 증착하고 열처리 공정을 실시함으로써 비정질의 폴리실리콘과 코발트가 반응하여 열역학적으로 안정한 코발트 실리사이드를 형성할 뿐만 아니라 낮은 온도에서 실리사이드 공정이 이루어짐에 따라 코발트 입자의 확산 속도가 감소되어 코발트 입자의 폴리실리콘막내 게이트 산화막으로의 확산에 의한 게이트 전극의 특성 열화를 방지한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하고자 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 코발트 실리사이드막을 갖는 게이트 전극 형성방법을 설명하기 위한 수직 단면도들이다.
우선, 도 2a에 도시된 바와 같이 반도체기판으로서 실리콘기판(10) 상부에 소자간 분리를 위한 소자분리막(도시하지 않음)을 형성하고, 소자분리막에 의해 구분되는 기판의 활성 영역 위에 게이트 산화막(12)을 형성하고, 그 위에 결정질의 제 1도프트 폴리실리콘막(14)을 400∼1000Å 정도의 두께로 형성한다. 이때, 도프트 폴리실리콘 형성은 막내에 함유되는 도펀트(dopant)의 종류에 따라 결정질 상태로 되는 온도가 잘라지게 된다. 즉, 도펀트가 P(Phosphorus)일 경우 550∼900℃의 증착온도와 80Torr이하의 압력 조건에서 실시하며 증착 소스가스(source gas)는 SiH4와 PH3가스를 이용한다. 또한, B(Boron)를 도핑할 경우 500∼900℃의 증착온도와 80Torr이하의 압력 조건에서 실시하며 증착 소스가스는 diborane을 이용한다.
그 다음, 도 2b에 도시된 바와 같이 상기 제 1도프트 폴리실리콘막(14) 위에 도프트 폴리실리콘의 증착 온도를 낮추어 비정질의 제 2도프트 폴리실리콘막(16)을 형성한다. 이로 인해 상기 제 2도프트 폴리실리콘막(16) 내에 P를 도핑할 경우 200∼650℃의 증착온도와 80Torr이하의 압력 조건에서 실시하며, B를 도핑할 경우 200∼600℃의 증착온도와 80Torr이하의 압력 조건에서 실시하도록 한다. 또한, 상기 제 2도프트 폴리실리콘막(16)의 증착 두께는 이후 증착될 코발트 증착 두께의 3.5 배이상, 즉 코발트가 실리콘과 반응하여 완전한 실리사이드막으로 되고도 남을 충분한 두께 내지 거의 모두 반응할 정도의 두께로 증착하는데, 본 실시예에서는 200∼1000Å의 두께로 증착한다.
이어서, 도 2c 및 도 2d에 도시된 바와 같이 물리적 기상증착 내지 화학기상증착 공정을 이용하여 비정질의 제 2도프트 폴리실리콘막(16) 위에 코발트(Co)(18)를 제 2도프트 폴리실리콘막의 0.1∼0.4 배 정도 두께로 증착하고 열처리 공정을 실시한다. 이로 인해, 비정질 제 2도프트 폴리실리콘막(16)과 코발트(18)가 반응해서 제 1도프트 폴리실리콘막(14)위에 코발트 실리사이드막(19)이 형성된다. 이때, 열처리 공정은 급속 열처리 공정(rapid thermal process) 내지 퍼니스(furnace) 열처리 공정을 이용할 경우 400∼950℃의 온도 조건에 실시하도록 한다.
그 다음 도 2e에 도시된 바와 같이 게이트 마스크를 이용한 사진 및 식각 공정으로 순차적층된 코발트 실리사이드막(19)과 제 1도프트 폴리실리콘막(14)을 패터닝하여 게이트 산화막(12)위에 게이트 전극(G)을 형성한다. 계속해서, 일련의 제조 공정을 거쳐서 상기 게이트 전극(G) 양측벽에 절연막으로 이루어진 스페어서막(20)을 형성하고, 이온 주입 공정을 실시하여 게이트 전극(G) 하부를 제외한 에지 양 근방의 기판 내에 불순물이 주입된 소스/드레인 영역(22)을 형성한다.
한편, 본 발명에 따른 반도체장치의 게이트 전극 형성 방법은 다른 제조 공정을 이용하여 형성할 수 있는데 이는 비정질의 제 2도프트 폴리실리콘막 대신에 도펀트가 함유되지 않는 비정질의 폴리실리콘막을 사용하여 상기 실시예와 동일한 코발트 실리사이드막을 획득할 수 있다.
따라서, 상기한 바와 같이 본 발명에 따른 코발트 실리사이드막의 게이트 전극 형성방법은 실리콘 내부에서 다른 물질에 비해 확산 속도가 높은 코발트의 확산을 억제하기 위해 비정질의 폴리실리콘막을 형성하고 그 위에 코발트를 증착하고 열처리 공정을 실시함으로써 코발트가 하부의 비정질층으로 확산하여 내려가는 동안 실리사이드로의 핵생성을 위한 에너지 장벽이 낮아 상대적으로 낮은 온도에서 코발트 실리사이드로 변해간다. 즉, 코발트 실리사이드의 결정 성장 도중에 코발트 실리사이드막의 결정면이 결정질의 도프트 폴리실리콘막과 만날지라도 코발트 실리사이드막의 결정면의 성장면과 수직으로 위치한 도프트 폴리실리콘막의 결정면으로 인해서 더 이상의 수직 방향으로의 결정 성장은 어려워지며 이로인해 전체 디바스이스에 대한 열적 특성 저하를 감소할 수 있다.
그러므로, 본 발명은 코발트 실리사이드막과 도프트 폴리실리콘막과의 계면이 균일하게 되어 게이트 전극의 제조 공정의 신뢰성을 높일 수 있으며, 결정질 도프트 폴리실리콘에 코발트가 도달하기 전에 코발트와 비정질 폴리실리콘이 빠르게 반응하기 때문에 게이트 산화막에 코발트가 미치지 못하여 GOI 특성에 영향을 거의 미치지 않는다.
Claims (8)
- 반도체기판 상부의 활성 영역위에 게이트 산화막을 형성한 후에 도프트 폴리실리콘막을 적층하고 그 위에 금속 실리사이드막을 순차적층하고 이 도프트 폴리실리콘막과 실리사이드막을 패터닝하여 반도체장치의 게이트 전극을 형성함에 있어서,상기 게이트 산화막 위에 결정질의 제 1도프트 폴리실리콘막을 형성하는 단계;상기 도프트 폴리실리콘막 위에 비정질의 제 2도프트 폴리실리콘막을 형성하는 단계;상기 비정질의 제 2도프트 폴리실리콘막 위에 코발트를 증착하고 열처리 공정을 실시하여 상기 비정질 도프트 폴리실리콘막과 코발트가 반응해서 상기 도프트 폴리실리콘막위에 코발트 실리사이드막을 형성하는 단계; 및게이트 마스크를 이용한 사진 및 식각 공정으로 상기 순차적층된 코발트 실리사이드막과 제 1도프트 폴리실리콘막을 패터닝하여 상기 게이트 산화막위에 게이트 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 코발트 실리사이드막을 갖는 반도체장치의 게이트 전극 형성방법.
- 제 1항에 있어서, 상기 제 1도프트 폴리실리콘막의 형성은 막 내에 P를 도핑할 경우 550∼900℃의 증착온도와 80Torr이하의 압력 조건에서 실시하며, B를 도핑할 경우 500∼900℃의 증착온도와 80Torr이하의 압력 조건에서 실시하는 것을 특징으로 하는 코발트 실리사이드막을 갖는 반도체장치의 게이트 전극 형성방법.
- 제 1항에 있어서, 상기 제 1도프트 폴리실리콘막의 두께는 400∼1000Å로 하는 것을 특징으로 하는 코발트 실리사이드막을 갖는 반도체장치의 게이트 전극 형성방법.
- 제 1항에 있어서, 상기 제 2도프트 폴리실리콘막의 형성은 막 내에 P를 도핑할 경우 200∼650℃의 증착온도와 80Torr이하의 압력 조건에서 실시하며, B를 도핑할 경우 200∼600℃의 증착온도와 80Torr이하의 압력 조건에서 실시하는 것을 특징으로 하는 코발트 실리사이드막을 갖는 반도체장치의 게이트 전극 형성방법.
- 제 1항에 있어서, 상기 제 2도프트 폴리실리콘막의 두께는 200∼1000Å로 하는 것을 특징으로 하는 코발트 실리사이드막을 갖는 반도체장치의 게이트 전극 형성방법.
- 제 1항에 있어서, 상기 코발트의 증착 두께는 상기 제 2도프트 폴리실리콘막 두께의 0.1∼0.4 배정도로 하는 것을 특징으로 하는 코발트 실리사이드막을 갖는 반도체장치의 게이트 전극 형성방법.
- 제 1항에 있어서, 상기 열처리 공정은 급속 열처리 공정 내지 퍼니스 열처리 공정을 이용할 경우 400∼950℃의 온도 조건에 실시하는 것을 특징으로 하는 코발트 실리사이드막을 갖는 반도체장치의 게이트 전극 형성방법.
- 반도체기판 상부의 활성 영역위에 게이트 산화막을 형성한 후에 도프트 폴리실리콘막을 적층하고 그 위에 금속 실리사이드막을 순차적층하고 이 도프트 폴리실리콘막과 실리사이드막을 패터닝하여 반도체장치의 게이트 전극을 형성함에 있어서,상기 게이트 산화막 위에 결정질의 도프트 폴리실리콘막을 형성하는 단계;상기 도프트 폴리실리콘막 위에 비정질의 폴리실리콘막을 형성하는 단계;상기 비정질의 폴리실리콘막 위에 코발트를 증착하고 열처리 공정을 실시하여 상기 비정질 폴리실리콘막과 코발트가 반응해서 상기 도프트 폴리실리콘막위에 코발트 실리사이드막을 형성하는 단계; 및게이트 마스크를 이용한 사진 및 식각 공정으로 상기 순차적층된 코발트 실리사이드막과 도프트 폴리실리콘막을 패터닝하여 상기 게이트 산화막위에 게이트 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 코발트 실리사이드막을 갖는 반도체장치의 게이트 전극 형성방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019980062521A KR20000045905A (ko) | 1998-12-30 | 1998-12-30 | 반도체장치의 코발트 실리사이드막을 갖는 게이트 전극 형성방법 |
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| KR1019980062521A KR20000045905A (ko) | 1998-12-30 | 1998-12-30 | 반도체장치의 코발트 실리사이드막을 갖는 게이트 전극 형성방법 |
Publications (1)
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|---|---|
| KR20000045905A true KR20000045905A (ko) | 2000-07-25 |
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ID=19569184
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| KR1019980062521A KR20000045905A (ko) | 1998-12-30 | 1998-12-30 | 반도체장치의 코발트 실리사이드막을 갖는 게이트 전극 형성방법 |
Country Status (1)
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|---|---|
| KR (1) | KR20000045905A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100379107B1 (ko) * | 2001-03-21 | 2003-04-07 | 삼성전자주식회사 | 반도체 장치에서 폴리사이드 구조물의 형성 방법 |
-
1998
- 1998-12-30 KR KR1019980062521A patent/KR20000045905A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100379107B1 (ko) * | 2001-03-21 | 2003-04-07 | 삼성전자주식회사 | 반도체 장치에서 폴리사이드 구조물의 형성 방법 |
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