KR100379107B1 - 반도체 장치에서 폴리사이드 구조물의 형성 방법 - Google Patents

반도체 장치에서 폴리사이드 구조물의 형성 방법 Download PDF

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    • H01L21/32053—Deposition of metallic or metal-silicide layers of metal-silicide layers

Abstract

보이드(void)가 형성되는 것을 방지하면서 텅스텐 실리사이드로 구성되는 폴리사이드 구조물을 형성하는 방법이 개시되어 있다. 하부막이 형성되어 있는 반도체 기판 상에 불순물이 도핑된 폴리실리콘막을 형성한다. 상기 폴리실리콘막의 상부에 후속으로 형성되는 텅스텐과 반응하기에 충분한 비정질의 실리콘을 포함하는 시드막을 형성한다. 상기 시드막 상에 실란 가스와 WF6가스의 혼합 가스를 공급하여 텅스텐 실리사이드 전구층을 형성한다. 상기 결과물에 산소 분위기의 열처리를 수행하여 폴리사이드 구조물을 형성한다. 상기 텅스텐과 반응하기에 충분한 비정질의 실리콘을 포함하는 시드막에 의해 종래에 폴리 실리콘막에 빈번히 발생하였던 보이드를 방지할 수 있다.

Description

반도체 장치에서 폴리사이드 구조물의 형성 방법{Method for forming polycide structure in semiconductor device}
본 발명은 폴리사이드 구조물의 형성 방법에 관한것이다. 보다 상세하게는, 텅스텐 실리사이드(WSix)로 구성되는 폴리사이드 구조물(polycide structure)을 형성하는 방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 저전압에서 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이에 따라, 상기 반도체 장치로 제조되는 기판 상에 형성되는 패턴의 사이즈 및 상기 패턴의 간격이 축소되고 있다.
상기 패턴 사이즈 및 간격의 축소가 요구되는 반도체 장치의 제조에서 게이트 전극 또는 비트 라인 등과 같은 전기적 배선 재료로서 폴리실리콘 물질이 사용된다. 그러나, 최근에는 상기 패턴의 사이즈 및 간격의 축소에 따라 저저항을 갖는 물질이 요구되고 있다.
이에 따라, 최근에는 상기 폴리실리콘 물질과 유사한 특성을 가지면서 상기 폴리실리콘 물질에 비해 수 내지 수십내 낮은 비저항을 갖는 폴리사이드 물질이 상기 전기적 배선 재료로 사용된다. 상기 폴리사이드 물질은 불순물이 도핑된 폴리실리콘 물질과 고융점의 금속 실리사이드(refractory metal silicide) 물질이 복합층으로 구성되고, 상기 복합층이 고집적 회로의 게이트 전극 또는 비트 라인에 사용되고 있다. 상기 고융점의 금속 실리사이드 물질로서는 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti) 또는 탄탈륨(Ta) 등이 적당하다.
상기 고융점의 금속 실리사이드 물질을 상기 게이트 전극 또는 비트 라인으로 형성하는 방법은 저압 화학 기상 증착(low pressure chemical vapor deposition)또는 플라즈마 화학 기상 증착(plasma enhanced chemical vapor deposition) 등에 의한다. 특히, 상기 금속 실리사이드 물질 중에서 텅스텐 실리사이드 물질은 상기 폴리실리콘 물질과 결합하여 사용하는데 있어서, 셀프-패시베이션(self-passivation) 및 습식 화학제(wet chemical)에 대한 안정성(stability), 표면 거칠기(surface roughness), 접착성(adhesion) 등의 특성이 우수하고, 또한 산화성 및 재현성 등의 특성이 우수한 것으로 알려져 있다.
상기 텅스텐 실리사이드(WSix) 물질은 실란(SiH4) 가스 및 텅스텐 헥사플루오라이드(WF6)가스를 반응시켜 형성되고, 화학 기상 증착에 의해 반도체 기판 상에 증착된다.
도 1a 내지 도 1c는 종래의 텅스텐 실리사이드로 구성되는 폴리사이드 구조물을 형성하는 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10)상에 폴리실리콘막(12)을 형성한다. 상기 폴리실리콘막(12)은 고농도의 불순물로 도핑된 다결정실리콘을 증착시켜 형성한다.
도 1b를 참조하면, 상기 폴리실리콘막(12)의 상부에 텅스텐 실리사이드 전구층(WSix precursor layer, 14)을 형성한다. 상기 텅스텐 실리사이드 전구층(14)은 실란 가스와 WF6가스를 공급하고, 이를 증착시켜 형성한다.
구체적으로 설명하면, 먼저 상기 폴리실리콘막(12)의 상부에 증착 분위기를형성하기 위한 실란 가스를 공급하여 증착 분위기를 형성한다. 상기 증착 분위기를 형성하기 위한 공정은 실란 가스 만을 5 내지 10초 동안 공급한다는 점을 제외하고는 후속으로 상기 텅스텐 실리사이드 전구층(14)을 증착시킬 때 사용되는 공정 조건과 동일하다.
즉 상기 텅스텐 실리사이드 전구층(14)을 형성할 때의 챔버의 온도, 압력 하에서 상기 텅스텐 실리사이드 전구층(14)을 형성할 때 공급되는 실란 가스의 유량만큼 실란 가스를 공급시키면서 5 내지 10초 동안 유지한다. 일반적으로 상기 증착 분위기를 형성하기 위한 실란 가스의 공급 조건은, 실란 가스를 350 내지 450sccm의 유량으로 공급하고, 0.7 내지 1.0 Torr의 압력을 가지면서 350 내지 450℃의 온도를 유지한다.
상기 실란 가스를 먼저 공급하여 증착 분위기를 형성하고 난 후, 상기 실란가스와 함께 WF6가스를 공급시켜 텅스텐 실리사이드 전구층(14)을 증착한다. 상기 텅스텐 실리사이드 전구층(14)은 상기 WF6: SiH4= 1 : 100 내지 120의 유량비를 갖는 혼합 가스를 사용하여 증착한다. 상기 텅스텐 실리사이드 전구층(14)을 형성하기 위한 공정 조건은 상기 유량비를 갖도록 WF6가스를 더 공급시킨다는 것 이외에는 상기 증착 분위기를 형성시키는 공정과 동일하다. 일반적으로 상기 텅스텐 실리사이드 전구층(14)을 형성하기 위한 조건은, 실란 가스를 350 내지 450sccm의 유량으로 공급하고, WF6가스 3 내지 4sccm 유량으로 공급한다. 그리고 0.7 내지 0.9Torr의 압력을 가지면서 350 내지 450℃의 온도를 유지한다.
도 1c를 참조하면, 상기 텅스텐 실리사이드 전구층(14)과 상기 폴리실리콘 막(12)의 소정 부위를 순차적으로 식각하여 폴리사이드 패턴(18)을 형성한다. 그리고, 상기 폴리사이드 패턴(18)에 산소 분위기에서 열처리를 수행하여 폴리사이드 구조물(22)을 형성한다.
상기 폴리사이드 패턴(18)을 형성하기 위한 식각 공정은 절연막으로 이루어지는 하드 마스크(16)를 식각 마스크로 하여 수행한다. 그리고, 상기 하드 마스크(16)를 제거하지 않은 상태로 상기 산소 분위기의 열처리를 수행한다. 상기 산소 분위기의 열처리는 상기 공정이 수행되는 챔버에 산소 가스를 공급하고 온도를 1000 내지 1500℃로 유지하여 수행한다. 상기 산소 분위기의 열처리를 수행하면, 패터닝된 상기 텅스텐 실리사이드 전구층(14a)과 상기 폴리실리콘막(12a)에 포함되어 있는 실리콘 물질과 상기 공급되는 산소와의 반응하고, 이에 따라 상기 텅스텐 실리사이드 전구층 패턴(14a)과 상기 폴리실리콘막 패턴(12a)의 측벽 및 반도체 기판(10)에는 산화막(20)이 형성된다. 따라서 상기 측벽에 산화막(20)이 형성되어 있는 폴리사이드 구조물(22)을 형성할 수 있다.
그러나 상기 산소 분위기의 열처리를 수행할 때 상기 실리콘 물질과 상기 공급되는 산소와의 반응이 과도하게 수행되면, 상기 텅스텐 실리사이드 전구층(14a) 내의 실리콘이 산화됨에 따라 상기 텅스텐 실리사이드 전구층(14a)에는 텅스텐과 반응하기 위한 실리콘의 양이 부족해진다. 이러한 상기 실리콘의 부족 현상이 발생되면 상기 폴리실리콘(12a)막 내의 실리콘이 계면을 따라 상기 텅스텐 실리사이드전구층(14a)으로 이동하게 되고 이러한 실리콘의 이동에 따라 상기 폴리실리콘막(12a)은 베이컨시(vacancy)가 발생된다. 상기 베이컨시가 과다하게 발생될 경우에 상기 폴리실리콘막(12a)에는 보이드(24, void)가 형성되고, 이로 인해 반도체 장치에 심각한 불량을 유발한다. 이러한 불량은 열처리 공정을 수행하는 시간 또는 온도의 증가 및 폴리사이드 구조물(22)의 선폭의 감소에 의해 더욱 심화되고 있다.
따라서 이러한 문제점을 해결하기 위하여, 폴리실리콘막을 형성하는 제1 증착 챔버에서 불순물이 도핑된 폴리실리콘막을 형성한 다음, 도핑되지 않은 폴리실리콘막을 더 형성시킨다. 그리고 제2 증착 챔버에서 텅스텐 실리사이드층을 형성시킨다. 따라서 상기 도핑되지 않은 폴리실리콘막에서 상기 텅스텐 실리사이드층으로 실리콘을 이동시켜 보이드를 방지하는 방법이 Beinglass 등에게 허여된 미 합중국 특허 제 5,940,733호에 개시되어 있다.
그러나 이러한 방법은 도핑되지 않은 폴리실리콘막을 증착시키는 공정을 더 수행하여야 한다. 상기 도핑되지 않은 폴리실리콘막의 두께를 정확히 컨트롤하지 못할 경우 상기 폴리사이드 구조물의 저항 증가를 발생시켜 불량을 유발하는 문제점이 있다.
따라서 본 발명의 목적은, 보이드(void)가 형성되는 것을 방지하면서 텅스텐 실리사이드로 구성되는 폴리사이드 구조물을 형성하는 방법을 제공하는데 있다.
도 1a 내지 도 1c는 종래의 텅스텐 실리사이드로 구성되는 폴리사이드구조물을 형성하는 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 텅스텐 실리사이드로 구성되는 폴리사이드 구조물을 형성하는 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 텅스텐 실리사이드로 구성되는 폴리사이드 구조물을 형성하는 방법을 설명하기 위한 공정도이다.
도 4는 상기 폴리사이드 구조물의 형상과 실리콘 부족 현상과의 관계를 설명하기 위한 사시도이다.
* 도면의 주요부분에 대한 부호의 설명 *
30 : 반도체 기판 34 : 폴리실리콘막
36 : 시드막 38 : 텅스텐 실리사이드 전구층
40 : 하드 마스크 42 : 폴리사이드 패턴
44 : 산화실리콘막 46 : 폴리사이드 구조물
본 발명의 목적을 달성하기 위하여, 본 발명은 하부막이 형성되어 있는 반도체 기판 상에 불순물이 도핑된 폴리실리콘막을 형성한다. 상기 폴리실리콘막의 상부에 후속으로 형성되는 텅스텐과 반응하기에 충분한 비정질의 실리콘을 포함하는 시드막을 형성한다. 상기 시드막 상에 실란 가스와 WF6가스의 혼합 가스를 공급하여 텅스텐 실리사이드 전구층을 형성한다. 상기 결과물에 산소 분위기의 열처리를 수행하여 폴리사이드 구조물을 형성한다.
상기 텅스텐과 반응하기에 충분한 비정질의 실리콘을 포함하는 시드막에 의해 종래에 폴리 실리콘막에 빈번히 발생하였던 보이드를 방지할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 텅스텐 실리사이드로 구성되는 폴리사이드 구조물을 형성하는 방법을 설명하기 위한 단면도들이다.
하기에 설명하는 폴리사이드 구조물은 반도체 장치에서 전기적 배선의 역할을 하는 구조물들, 예를 들어 워드 라인, 비트 라인 및 게이트 전극을 포함한다. 본 실시예에서는 게이트 전극을 형성하기 위한 폴리사이드 구조물을 예로 들면서 설명하고자 한다.
도 2a를 참조하면, 반도체 기판(30)상에 게이트 절연막으로 구성되는 게이트 산화막(32)을 형성하고, 순차적으로 불순물이 도핑된 폴리실리콘막(34)을 형성한다. 상기 폴리실리콘막(34)은 500 내지 1500Å의 두께를 갖도록 형성한다.
도 2b를 참조하면, 상기 폴리실리콘막(34)상에 증착 분위기를 형성하기 위한 실란 가스를 도입하여 상기 증착 분위기를 형성함과 동시에 텅스텐과 반응하기에 충분한 비정질의 실리콘을 포함하는 시드막(36)을 형성한다. 상기 시드막(36)은 종래의 증착 분위기를 형성만을 위한 공정에 비해 실란 가스의 공급량을 증가시켜 형성한다.
이 때 상기 시드막을 형성하는 조건이 상기 증착 분위기를 형성함과 동시에 텅스텐과 반응하기에 충분한 비정질의 실리콘을 포함하도록 최적화하여야 하는데, 만일 상기 형성되는 시드막이 후속으로 증착되는 막에 포함되는 텅스텐과 반응하기에 충분한 실리콘 원자를 갖지 못하면, 하부의 상기 폴리실리콘막(34)에 포함된 실리콘들이 상부막으로 이동하여 상기 폴리실리콘막(34)에는 보이드가 발생하기 된다. 반대로 상기 시드막(36)이 과다한 실리콘 원자를 가질 경우 전극의 저항을 증가시킬 수 있고, 공정을 수행하는 시간도 증가하게 된다.
상기 텅스텐과 반응하기에 충분한 실리콘 원자를 포함하는 시드막(36)을 형성하기 위해, 상기 시드막(26)은 종래의 증착 분위기의 형성만을 위한 공정에 비해 실란 가스의 공급량을 5 내지 10배 증가시켜 형성한다. 이때 상기 실란 가스는 종래의 증착 분위기의 형성만을 위한 공정과 동일한 유량으로 공급하면서 상기 실란 가스의 공급 시간을 5 내지 10배 증가시켜 공급량을 증가한다. 또한 상기 증착 분위기의 형성만을 위한 공정에 비해 챔버 내의 압력을 1내지 1.5Torr 더 가하여 공정을 수행한다.
그리고, 상기 시드막(36)은 후속으로 텅스텐 실리사이드 전구층(38)을 증착할 때보다 높거나 또는 같은 압력하에서 공정을 수행한다. 구체적으로, 상기 시드막(36)은 후속으로 텅스텐 실리사이드 전구층(38)을 증착할 때에 공급되는 실란 가스의 유량만큼 챔버 내에 60 내지 90초 동안 공급하고, 챔버 내의 압력을 상기 텅스텐 실리사이드 증착을 수행할 때에 비해 0.8 내지 1.5Torr 더 가한다.
만일 상기 시드막(36)을 상기 텅스텐 실리사이드 전구층(38)을 형성할 때에 비해 압력을 상기 0.8 내지 1.5 Torr 보다 작게 증가시키면, 상기 압력의 증가분이 감소된 비율만큼 상기 실란 가스를 공급하는 시간을 상기 60 내지 90초를 기준으로 하여 증가시켜 형성할 수도 있다. 따라서 상기 실란 가스를 공급하는 시간과 압력을 조절함으로서, 후속으로 증착되는 막에 포함된 텅스텐과 반응되기에 충분한 양의 실리콘을 갖는 시드막(36)을 형성할 수 있다. 상기 시드막(36)을 형성하기 위한 조건에서 압력 및 가스의 공급을 제외한 다른 조건은 후속으로 진행되는 텅스텐 실리사이드 전구층을 형성하기 위한 조건과 동일하다.
상기 제시한 조건들의 일 예를 들면, 상기 폴리실리콘막(34)상에 200 내지 500sccm의 유량을 갖는 실란 가스를 60 내지 90초 동안 공급한다. 그리고 챔버 내의 압력을 1.5 내지 1.8 Torr, 온도를 300 내지 500℃하에서 공정을 수행한다. 다른 방법으로는, 상기 제시된 조건 보다 낮은 압력을 가하고, 상기 압력이 감소되는 비율만큼 상기 실란 가스의 공급 시간을 증가시킨다. 만일 1.0 Torr의 압력으로 공정을 진행할 경우에는 압력이 상기 제시된 조건에 비해 50 내지 80%가 감소되었으므로 상기 실란 가스를 공급하는 시간을 상기 비율만큼 증가시켜 90 내지 150초 동안 공급하는 것이 바람직하다.
도 2c를 참조하면, 상기 시드막(36)상에 WF6가스와 실란 가스의 혼합 가스를 공급하여 텅스텐 실리사이드 전구층(38)을 형성한다. 상기 텅스텐 실리사이드 전구층(38)은 800 내지 2000Å의 두께를 갖도록 형성한다. 그리고 상기 폴리실리콘막(34)과 상기 텅스텐 실리사이드 전구층(38)과의 두께의 비는 1 : 1 내지 2를 갖도록 형성한다.
상기 도 2b내지 도 2c에서 설명한 시드막 형성 공정 및 텅스텐 실리사이드 전구층을 형성하는 공정은 인시튜로 공정을 수행한다.
도 2d를 참조하면, 상기 텅스텐 실리사이드 전구층(38)의 상부에 절연물질로 형성되는 하드마스크(40)를 형성한다.
구체적으로 설명하면, 상기 텅스텐 실리사이드 전구층(38)상에 절연물질을 증착한다. 상기 절연물질은 산화물 또는 질화물을 사용할 수 있으며, 하기의 설명에서는 질화물을 증착하여 형성되는 질화막을 예로 들어 설명한다. 상기 질화막 상의 소정 부위에 포토레지스트 패턴(도시 안함)을 형성하고, 상기 포토레지스트 패턴을 식각마스크로 하여 상기 질화막을 식각하여 하드마스크(40)를 형성한다.
도 2e를 참조하면, 상기 하드 마스크(40)를 식각마스크로 하여 상기 텅스텐 실리사이드 전구층(38), 폴리실리콘막(34), 및 게이트 산화실리콘막(32)을 순차적으로 식각하여 폴리사이드 패턴(42)을 형성한다.
이 때, 상기 폴리사이드 패턴(42)의 선폭은 1300 내지 2500Å이 되도록 상기 공정을 수행한다. 그리고 상기 폴리사이드 패턴(42)의 선폭과 상기 텅스텐 실리사이드 전구층(38) 두께의 비는 1 : 0.6 내지 0.9 를 갖도록 형성한다.
도 2f를 참조하면, 상기 폴리사이드 패턴(42)에 산소분위기에서 열처리를 수행하여 폴리사이드 구조의 게이트 전극(46)을 형성한다. 이 때 상기 산소 분위기의 열처리는 상기 하드마스크(40)를 제거하지 않은 상태에서 수행한다. 때문에 상기 게이트 전극(46)의 상부에는 산화가 수행되지 않는다.
구체적으로, 상기 산소 분위기의 열처리는 챔버 내에 산소를 공급하면서 1000 내지 1500℃로 유지하여 수행된다. 상기 열처리 공정에 의해 상기 게이트 실리콘 주변에 노출된 반도체 기판이 산화되어 산화막(44)이 형성되는데, 상기 산화막(44)이 50 내지 150Å의 두께로 형성되는 조건으로 상기 열처리 공정을 수행한다.
또한 상기 산소 분위기의 열처리 공정에 의해 상기 게이트 전극의 측벽에서도 산화가 수행된다. 즉, 상기 텅스텐 실리사이드 전구층 패턴(38b) 및 상기 폴리실리콘막 패턴(34a)에 포함되어 있는 실리콘과 산소가 반응하여, 상기 폴리사이드 패턴(42)의 측벽에 산화실리콘막(44)이 형성된다. 이 때 상기 텅스텐 실리사이드 전구층 패턴(38b)에 포함된 실리콘들이 산화되면서 상기 텅스텐과 반응하는 실리콘 원자들이 부족해지므로, 부족한 실리콘 원자를 공급받아야만 한다. 따라서 상기 도 2b에서 설명한 시드막(32a)에서 상기 산화에 의해 부족해진 실리콘 원자를 공급받을 수 있다. 따라서 상기 시드막(32a)에서 상기 텅스텐과 반응하기에 충분한 실리콘 원자를 공급받기 때문에 상기 폴리실리콘막 패턴(32a)의 실리콘 원자가 상부로 이동하지 않고, 이에 따라 상기 폴리실리콘막 패턴(32a)에 발생하였던 보이드를 방지할 수 있다.
도 3은 본 발명의 일 실시예에 따른 텅스텐 실리사이드로 구성되는 폴리사이드구조물을 형성하는 방법을 설명하기 위한 공정도이다.
제1 증착 챔버에 반도체 기판을 로딩시키고 불순물이 도핑된 폴리실리콘막을 형성한다.(S10)상기 폴리실리콘막은 700 내지 1500Å의 두께를 갖도록 형성한다.
상기 폴리실리콘막이 형성된 반도체 기판을 제2 증착 챔버로 이동시키고, 상기 제2 챔버에 증착 분위기 형성을 위한 실란 가스를 도입하여 상기 증착분위기를 형성함과 동시에 텅스텐과 반응하기에 충분한 비정질의 실리콘을 포함하는 시드막을 형성한다.(S12) 상기 제2 증착 챔버에서 상기 시드막을 형성할 때 실란 가스는 증착 분위기 형성만을 위한 실란 가스의 공급량에 비해 5 내지 10배를 더 공급한다. 이 때 상기 실란 가스의 공급은 증착 분위기 형성만을 위해 공급한 실란 가스의 유량과 동일하게 공급하면서, 상기 실란 가스를 공급하는 시간을 5 내지 10배 증가시킨다. 상기 시드막 형성시에 제2 증착 챔버 내의 압력은 증착 분위기 형성만을 위해 가했던 압력에 비해 1 내지 2배 증가시켜 수행한다.
또한 상기 시드막을 형성할 때의 제2 증착 챔버의 압력은 후속으로 텅스텐 실리사이드 전구층을 증착할 때의 제2 챔버의 압력보다 높거나 또는 같은 조건하에서 공정을 수행한다. 구체적으로, 상기 시드막(36)은 후속으로 텅스텐 실리사이드 전구층을 증착할 때에 공급되는 실란 가스의 유량만큼 상기 제2 증착 챔버 내에 60 내지 90초 동안 공급하고, 제2 증착 챔버 내의 압력을 상기 텅스텐 실리사이드 증착을 수행할 때에 비해 0.8 내지 1.5Torr 더 가한다. 만일 상기 시드막(36)을 상기텅스텐 실리사이드 전구층을 형성할 때에 비해 상기 제2 증착 챔버의 압력을 상기 0.8 내지 1.5 Torr 보다 작게 증가시키면, 상기 압력의 증가분이 감소된 비율만큼 상기 제2 증착 챔버 내에 실란 가스를 공급하는 시간을 상기 60 내지 90초를 기준으로 하여 증가시켜 형성할 수도 있다. 따라서 상기 설명한 바와 같이 실란 가스를 공급하는 시간과 압력을 조절함으로서 후속으로 증착되는 텅스텐과 반응되기에 충분한 양의 실리콘을 갖는 시드막을 형성한다.
상기 제2 증착 챔버 내에 상기 실란 가스와 WF6가스의 혼합 가스를 공급하여 상기 시드막 상에 텅스텐 실리사이드 전구층을 증착한다.(S14) 상기 텅스텐 실리사이드 전구층은 800 내지 2000Å의 두께로 증착한다.
상기 텅스텐 실리사이드 전구층, 시드막 및 폴리실리콘막의 소정 부위를 순차적으로 식각하여 폴리사이드 패턴을 형성한다.(S16) 상기 식각을 수행할 때 절연막으로 구성되는 하드마스크를 식각 마스크로 사용하며, 상기 형성되는 폴리사이드 패턴은 1300 내지 2500Å의 선폭을 갖도록 형성한다. 상기 형성된 폴리사이드 패턴의 선폭과 상기 텅스텐 실리사이드 전구층 두께의 비는 1 : 0.6 내지 0.9 를 갖도록 형성한다.
상기 결과물을 산소 분위기에서 열처리 하여 상기 텅스텐 실리사이드 전구층을 텅스텐 실리사이드로 전환시켜 폴리사이드 구조물을 형성한다.(S18) 상기 산소 분위기의 열처리는 산소 가스를 공급하면서 1000 내지 1500℃로 유지한다. 그리고 상기 열처리는 상기 공급되는 산소에 의해 실리콘 반도체 기판에 생성되는 산화막이 50 내지 150Å의 두께로 형성되는 조건으로 수행한다.
따라서 상기 제2 증착 챔버에서 상기 시드막과 텅스텐 실리사이드 전구층을 순차적으로 형성할 수 있다. 그리고 상기 제2 증착 챔버에 실란 가스를 공급하여 증착 분위기를 형성함과 동시에 시드막을 형성하기 때문에 별도의 공정이 더 추가되지 않으면서, 최종적으로 형성되는 폴리사이드 구조에 보이드를 감소할 수 있는 효과가 있다.
여기서 상기 텅스텐 상기 텅스텐 실리사이드 전구층에 포함된 실리콘의 부족에 의한 보이드가 발생되기 쉬운 조건들에 대해 설명한다.
우선 상기 산소 분위기의 열처리에 의해 산화가 활발하게 진행될수록 상기 텅스텐 실리사이드 전구층 패턴내의 실리콘의 부족이 심화되어 보이드가 발생하기 쉽다. 즉, 상기 열처리 공정을 수행하는 시간 또는 온도의 증가에 따라 심화된다. 그리고 상기 텅스텐 실리사이드 전구층 패턴에서 산화되는 부분이 커질수록 실리콘의 부족이 심화되어 보이드가 발생하기 쉽다.
도 4는 상기 폴리사이드 구조물의 형상과 실리콘 부족 현상과의 관계를 설명하기 위한 사시도이다.
도 4를 참조하면, 폴리실리콘막(34)과 텅스텐 실리사이드 전구층(38)을 증착하여 패턴을 형성하고, 산소 분위기의 열처리를 수행하면, 상기 패턴의 길이 및 선폭 방향의 단면적만큼 산화된 폴리사이드 구조물(50)이 형성된다. 상기 패턴에서 산화되는 부위는 상기 패턴의 길이 방향으로의 단면적(b x h)에 따라 지배적으로 증가 또는 감소된다.
즉, 상기 텅스텐 실리사이드 전구층 패턴(38a)에서 산화가 수행되는 부위가 증가할수록 상기 텅스텐 실리사이드 전구층 패턴(38a)내에 실리콘이 산소와 반응하는 양이 많아지므로 실리콘의 부족이 심화된다. 그리고 상기 실리콘 부족에 의한 보이드의 발생은 상기 텅스텐 실리사이드 전구층 패턴(38a)과 상기 폴리실리콘막 패턴(34a)과의 계면과 접하는 면적(a x b)이 작을수록 심화된다. 그 이유는, 하부의 폴리실리콘막 패턴(34a)에서 부족한 실리콘이 이동되는데 만일 상기 폴리실리콘막 패턴(34a)과의 계면과 접하는 면적이 작을 경우 단위 면적당 실리콘의 소비가 많아지므로 보이드가 형성되기 쉽다. 따라서 상기 텅스텐 실리사이드 전구층 패턴(38a)의 두께가 증가될수록, 그리고 형성되는 폴리사이드 구조물의 선폭이 감소할수록 보이드의 형성되기 쉽다.
표 1에서는 종래의 조건과 본 발명의 조건에 따라 시드막을 형성하였을 때, 폴리사이드 구조물의 선폭과 텅스텐 실리사이드 전구층 패턴의 두께에 따른 보이드의 발생을 비교한다.
표 1에서 종래의 조건으로 증착 공정시와 동일한 조건인 0.8Torr의 압력에 10초 동안 실란 가스를 공급하였으며, 본 발명의 조건은 1.8Torr의 압력에 60초 동안 실란 가스를 공급하였다. 이 때 상기 조건들은 400sccm의 유량의 실란 가스가 공급되고, 400℃의 온도를 하에서 공정을 수행하는 것은 동일하다.
표 1에서와 같이 폴리사이드 구조물을 형성할 때 선폭과 폴리실리콘 막의 두께 및 텅스텐 실리사이드 전구층의 두께를 다르게 형성시키고, 시드막은 종래의 증착 분위기 형성만을 위한 조건 및 발명 조건에 의해 형성한 후 보이드의 발생 유무를 조사하였다.
표 1를 참조하면, 상기 발명 조건에 의해 시드막을 형성한 폴리사이드막은 보이드가 전혀 발생되지 않았음을 알 수 있다. 그리고 종래의 조건에 의해 폴리사이드막을 형성하였을 때는 상기 텅스텐 실리사이드 전구층의 두께가 높고, 상기 선폭이 작을 경우 즉 상기 Wsix 두께/폴리사이드 구조물의 선폭으로 구해지는 값이 클 경우에 보이드 발생하였음을 알 수 있다.
선폭 폴리실리콘두께 WSix전구층두께 WSix/polySi Wsix/선폭 종래조건 시보이드 발생 발명조건시보이드발생
1900 1000 1500 1.5 0.79 유 무
1700 800 1200 1.5 0.71 무 무
1400 1000 1000 1 0.71 무 무
1400 800 1200 1.5 0.86 유 무
표 2에서는 폴리사이드 구조물에서 시드막을 형성하기 위한 조건에 따른 보이드의 발생정도를 비교한다.
표 2는 폴리실리콘막과 시드막 및 텅스텐 실리사이드 전구층 패턴을 형성한 후 열처리하여 폴리사이드 구조물을 형성하고, 상기 폴리사이드 구조물의 상부를 식각하여 보이드가 발생된 것을 확인한 것이다. 이 때 상기 열처리는 반도체 기판에 산화막이 160Å이 형성되는 조건에 의해 수행하였다.
상기 시드막을 형성하기 위해 400sccm의 유량을 가지는 실란 가스를 공급하고, 400℃의 온도를 하에서 공정을 수행하였다. 이 때 챔버의 압력과 상기 실란 가스를 공급하는 시간을 각각 다르게 수행하였다. 표 2에서의 발생된 보이드의 개수는 폴리사이드 구조물을 형성시키고 난 후, 텅스텐 실리사이드층 패턴을 식각하고, 주사 현미경(SEM)을 통해 폴리실리콘막 패턴을 검사한 데이터이다.
압력(Torr) 시간(sec) 발생된보이드 개수
#1 0.8 10 65
#2 0.8 60 4
#3 0.8 90 0
#4 0.8 120 0
#5 1.8 30 1
#6 1.8 60 0
표 2에서 보여지듯이, 종래의 증착 분위기 형성만을 위하여 증착 공정시와 동일한 조건을 사용하였을 때 즉, 0.8Torr의 압력에 10초 동안 실란 가스를 공급하였을 경우에는 65개의 보이드를 확인할 수 있었다. 또한 상기 압력 조건은 동일하게 0.8Torr를 가하고, 60초 동안 실란 가스를 공급하였을 경우에는 4개의 보이드를 확인할 수 있었다. 그리고 상기 압력 조건에서 90초 및 120초 동안 실란 가스를 공급하였을 경우에는 보이드가 확인되지 않았다. 그리고 상기 압력을 1.8Torr로 상승시킨 다음 30초 동안 실란 가스를 공급하였을 경우에는 1개의 보이드를 확인할 수 있었으며, 상기 압력 조건에서 60초 동안 실란 가스를 공급하였을 경우에는 보이드가 확인되지 않았다. 따라서 상기 시드막의 증착 조건에 따라 보이드의 발생 정도가 달라짐을 확인할 수 있다.
따라서 본 발명의 일 실시예에 따르면, 선폭이 1300 내지 2000Å이고, 폴리실리콘막의 두께는 500 내지 1500Å이고, 텅스텐 실리사이드 전구층의 두께는 800 내지 1500Å인 폴리사이드 구조물을 형성할 때, 텅스텐과 반응하기에 충분한 실리콘을 갖는 시드막을 형성할 수있다. 그리고 형성되는 폴리사이드 패턴의 선폭과 상기 텅스텐 실리사이드 전구층 두께의 비가 1: 0.6 내지 0.9 일 때도 텅스텐과 반응하기에 충분한 실리콘을 갖는 시드막을 형성할 수있다. 따라서, 상기 시드막의 형성하여 상기 폴리사이드 구조물에 보이드가 발생하는 것을 방지할 수 있다.
상술한 바와 같이 본 발명에 의하면, 텅스텐과 반응하기에 충분한 실리콘을 포함하는 시드막을 형성함으로서, 보이드가 형성되지 않는 폴리사이드 구조물을 형성할 수 있다. 따라서 상기 폴리사이드 구조물에 발생하는 보이드에 의해 반도체 장치의 불량을 방지할 수 있다. 그리고 상기 시드막을 형성하는 공정이 새로이 추가되는 것이 아니라, 종래의 증착 분위기 형성을 위한 공정에 대체되기 때문에 반도체의 생산성에도 영향을 끼치지 않는 잇점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (27)

  1. i) 불순물이 도핑된 폴리실리콘막을 형성하는 단계;
    ii) 상기 폴리실리콘막의 상부에 증착 분위기 형성을 위한 실란 가스를 도입하여 상기 증착분위기를 형성함과 동시에 텅스텐과 반응하기에 충분한 비정질의 실리콘을 포함하는 시드막을 형성하는 단계;
    iii) 상기 시드막 상에 상기 실란 가스와 WF6의 혼합 가스를 공급하여 텅스텐 실리사이드 전구층을 증착하는 단계; 및
    iv) 상기 텅스텐 실리사이드 전구층을 텅스텐 실리사이드로 전환시키는 단계를 구비하는 것을 특징으로 하는 폴리사이드 구조물의 형성 방법.
  2. 제 1항에 있어서, 상기 시드막 형성시의 실란 가스는 증착 분위기 형성만을 위한 실란 가스의 공급량에 비해 5 내지 10배를 더 공급하는 것을 특징으로 하는 폴리사이드 구조물의 형성 방법.
  3. 제 2항에 있어서, 상기 시드막 형성시의 실란 가스의 공급은 증착 분위기 형성만을 위해 공급한 실란 가스의 유량과 동일하게 공급하면서, 상기 실란 가스를 공급하는 시간을 5 내지 10배 증가시키는 것을 특징으로 하는 폴리사이드 구조물의 형성 방법.
  4. 제 2항에 있어서, 상기 시드막 형성시의 실란 가스의 공급은 증착 분위기 형성만을 위한 실란 가스를 공급할 때에 비해 챔버의 압력을 1 내지 2배 증가시켜 수행하는 것을 특징으로 하는 폴리사이드 구조물의 형성 방법.
  5. 제 1항에 있어서, 상기 시드막 형성시에는 상기 텅스텐 실리사이드 전구층을 형성할 때의 챔버의 압력보다 높거나 또는 같은 압력하에서 형성하는 것을 특징으로 하는 폴리사이드 구조물의 형성 방법.
  6. 제 5항에 있어서, 상기 시드막은 상기 텅스텐 실리사이드 전구층을 형성할 때에 비해 1 내지 1.5Torr 증가된 압력하에서 60 내지 90초 동안 상기 실란 가스를 공급하여 형성하는 것을 특징으로 하는 폴리사이드 구조물의 형성 방법.
  7. 제 5항에 있어서, 상기 시드막은 상기 텅스텐 실리사이드 전구층을 형성할 때에 비해 압력을 상기 1 내지 1.5 Torr 보다 작게 증가시키고, 상기 압력의 증가분이 감소된 비율만큼 상기 실란 가스를 공급하는 시간을 상기 60 내지 90초를 기준으로 하여 증가시켜 공정을 수행하는 것을 특징으로 하는 폴리사이드 구조물의 형성 방법.
  8. 제 1항에 있어서, 상기 시드막은 300 내지 500℃의 온도하에서 형성하는 것을 특징으로 하는 폴리사이드 구조물의 형성 방법.
  9. 제 1항에 있어서, 상기 폴리실리콘막은 700 내지 1500Å의 두께를 갖도록 형성하는 것을 특징으로하는 폴리사이드 구조물의 형성 방법.
  10. 제 1항에 있어서, 상기 텅스텐 실리사이드 전구층은 800 내지 2000Å의 두께를 갖도록 형성하는 것을 특징으로하는 폴리사이드 구조물의 형성 방법.
  11. 제 1항에 있어서, 상기 텅스텐 실리사이드 전구층, 시드막 및 폴리실리콘막을 순차적으로 식각하여 폴리사이드 패턴을 형성하는 단계를 더 수행하는 것을 특징으로 하는 폴리사이드 구조물의 형성 방법.
  12. 제 11항에 있어서, 상기 폴리사이드 패턴은 1300 내지 2500Å의 선폭을 갖도록 형성하는 것을 특징으로 하는 폴리사이드 구조물의 형성 방법.
  13. 제 12항에 있어서, 상기 폴리사이드 패턴의 선폭과 상기 텅스텐 실리사이드 전구층 두께의 비는 1 : 0.6 내지 0.9 를 갖도록 형성하는 것을 특징으로 하는 폴리사이드 구조물의 형성 방법.
  14. 제 1항에 있어서, 상기 시드막과 상기 텅스텐 실리사이드 전구층은 동일 챔버 내에서 인시튜로 형성하는 것을 특징으로 하는 폴리사이드 구조물의 형성 방법.
  15. 제 1항에 있어서, 상기 텅스텐 실리사이드 전구층을 텅스텐 실리사이드로 전환시키는 단계는 상기 텅스텐 실리사이드 전구층이 증착된 결과물을 산소 분위기 하에서 열처리를 수행하여 이루어지는 것을 특징으로 하는 폴리사이드 구조물의 형성 방법.
  16. 제 1항에 있어서, 상기 산소 분위기의 열처리는 실리콘으로 구성되는 반도체 기판에 산화막이 50 내지 150Å의 두께로 형성되는 조건으로 수행하는 것을 특징으로 하는 폴리사이드 구조물의 형성 방법. Å
  17. 제 1항에 있어서, 상기 산소 분위기의 열처리는 챔버 내에 산소를 공급시키면서 온도를 1000 내지 1500℃로 유지하는 것을 특징으로 하는 폴리사이드 구조물의 형성 방법.
  18. i) 제1 증착 챔버에 반도체 기판을 로딩시키고 불순물이 도핑된 폴리실리콘막을 형성하는 단계;
    ii) 상기 폴리실리콘막이 형성된 반도체 기판을 제2 증착 챔버로 이동시키고, 상기 제2 챔버에 증착 분위기 형성을 위한 실란 가스를 도입하여 상기 증착분위기를 형성함과 동시에 텅스텐과 반응하기에 충분한 비정질의 실리콘을 포함하는 시드막을 형성하는 단계;
    iii) 상기 제2 증착 챔버 내에 상기 실란 가스와 WF6의 혼합 가스를 공급하여 강기 시드막 상에 텅스텐 실리사이드 전구층을 증착하는 단계;
    iv) 상기 텅스텐 실리사이드 전구층, 시드막 및 폴리실리콘막의 소정 부위를 순차적으로 식각하여 폴리사이드 패턴을 형성하는 단계; 및
    iv) 상기 폴리사이드 패턴을 포함하는 반도체 기판을 산소 분위기에서 열처리하여 텅스텐 실리사이드로 전환하는 것을 특징으로 하는 폴리사이드 구조물의 형성 방법.
  19. 제 18항에 있어서, 상기 제2 증착 챔버에서 상기 시드막을 형성할 때 실란 가스는 증착 분위기 형성만을 위한 실란 가스의 공급량에 비해 5 내지 10배를 더 공급하는 것을 특징으로 하는 폴리사이드 구조물의 형성 방법.
  20. 제 19항에 있어서, 상기 제2 증착 챔버에서 상기 시드막을 형성할 때 실란 가스의 공급은 증착 분위기 형성만을 위해 공급한 실란 가스의 유량과 동일하게 공급하면서, 상기 실란 가스를 공급하는 시간을 5 내지 10배 증가시키는 것을 특징으로 하는 폴리사이드 구조물의 형성 방법.
  21. 제 19항에 있어서, 상기 시드막 형성시의 실란 가스의 공급은 증착 분위기형성만을 위한 실란 가스를 공급할 때에 비해 상기 제2 증착 챔버 내의 압력을 1 내지 2배 증가시켜 수행하는 것을 특징으로 하는 폴리사이드 구조물의 형성 방법.
  22. 제 18항에 있어서, 상기 시드막 형성시에는 상기 텅스텐 실리사이드 전구층을 형성할 때의 상기 제2 증착 챔버의 압력보다 높거나 또는 같은 압력하에서 형성하는 것을 특징으로 하는 폴리사이드 구조물의 형성 방법.
  23. 제 18항에 있어서, 상기 텅스텐 실리사이드 전구층은 800 내지 2000Å의 두께를 갖도록 형성하는 것을 특징으로하는 폴리사이드 구조물의 형성 방법.
  24. 제 23항에 있어서, 상기 폴리사이드 패턴은 1300 내지 2500Å의 선폭을 갖도록 형성하는 것을 특징으로 하는 폴리사이드 구조물의 형성 방법.
  25. 제 23항에 있어서, 상기 폴리사이드 패턴의 선폭과 상기 텅스텐 실리사이드 전구층 두께의 비는 1 : 0.6 내지 0.9 를 갖도록 형성하는 것을 특징으로 하는 폴리사이드 구조물의 형성 방법.
  26. 제 18항에 있어서, 상기 산소 분위기의 열처리는 실리콘으로 구성되는 반도체 기판에 산화막이 50 내지 150Å의 두께로 형성되는 조건으로 수행하는 것을 특징으로 하는 폴리사이드 구조물의 형성 방법. Å
  27. 제 18항에 있어서, 상기 산소 분위기의 열처리는 챔버 내에 산소를 공급시키면서 온도를 1000 내지 1500℃로 유지하는 것을 특징으로 하는 폴리사이드 구조물의 형성 방법.
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