KR20030001122A - 텅스텐막 형성 방법 및 텅스텐 플러그 형성 방법 - Google Patents

텅스텐막 형성 방법 및 텅스텐 플러그 형성 방법 Download PDF

Info

Publication number
KR20030001122A
KR20030001122A KR1020010037486A KR20010037486A KR20030001122A KR 20030001122 A KR20030001122 A KR 20030001122A KR 1020010037486 A KR1020010037486 A KR 1020010037486A KR 20010037486 A KR20010037486 A KR 20010037486A KR 20030001122 A KR20030001122 A KR 20030001122A
Authority
KR
South Korea
Prior art keywords
tungsten film
tungsten
forming method
surface treatment
film forming
Prior art date
Application number
KR1020010037486A
Other languages
English (en)
Inventor
이민석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020010037486A priority Critical patent/KR20030001122A/ko
Publication of KR20030001122A publication Critical patent/KR20030001122A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 텅스텐막 형성 방법에 관한 것이다. 본 발명은, 텅스텐막 형성 후 이후의 공정과 연계되는 간단한 표면처리를 통해 텅스텐막의 표면 거침을 완화할 수 있는 텅스텐막 형성 방법을 제공하는데 그 목적이 있다. 또한, 본 발명은 텅스텐 플러그 형성시 이후의 공정과 연계되는 간단한 표면처리를 통해 텅스텐막의 표면 거침을 완화할 수 있는 텅스텐 플러그 형성 방법을 제공하는데 다른 목적이 있다. 이를 위해 본 발명은, 소정 공정이 완료된 기판 상에 화학기상 증착법에 의한 텅스텐막을 형성하는 단계; 및 상기 텅스텐막을 표면처리하여 거침을 완화하는 단계를 포함하여 이루어지는 텅스텐막 형성 방법을 제공한다.
또한, 본 발명은 기판 상의 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 제1단계; 상기 콘택홀을 포함하는 결과물 표면을 따라 확산방지막을 형성하는 제2단계; 상기 확산방지막 상에 화학기상 증착법에 의한 텅스텐막을 형성하는 제3단계; 및 상기 상기 텅스텐막을 표면처리하여 거침을 완화하는 제4단계를 포함하여 이루어지는 텅스텐 플러그 형성 방법을 제공한다.

Description

텅스텐막 형성 방법 및 텅스텐 플러그 형성 방법{A forming method of tungsten layer and tungsten plug}
본 발명은 반도체 소자의 제조 방법에 관한 것으로 특히, 텅스텐막 형성 방법에 관한 것으로 더욱 상세하게는, 표면처리를 통해 거침을 완화하는 텅스텐막 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 콘택(Contact)의 종횡비(Aspect ratio)는 점점 증가하고 있으며, 이로 인해 보다 양호한 단차피복성(Step coverage) 및 콘택 매립특성을 갖는 금속 배선이 필요하게 되었다.
현재 반도체 소자의 비트라인(Bit-line)으로는 폴리실리콘과 WSix의 이중구조(Polycide)가, 금속라인으로는 A1이 주로 이용되고 있다. 그러나 비트라인에서는 면저항(Rs)과 스텝 커버리지 문제로 인하여, 금속라인에서는 스텝 커버리지 문제와콘택 매립 불량으로 인하여 콘택 저항의 상승 및 신뢰성의 저하가 문제가 된다. 이러한 문제를 해결하기 위하여 256M DRAM이상의 고집적 소자에서는 화학 기상 증착법(Chemical Vapor Deposition; 이하 CVD라 함)에 의해 형성된 텅스텐막을 배선물질로 이용하고 있으며, 이는 DC(Direct Contact)에서의 우수한 스텝 커버리지 특성과 MC(Metal Conatact)에서 뛰어난 콘택 매립 특성을 갖는다.
현재 CVD에 의하여 텅스텐 도전층을 증착할 때 사용하는 반응가스는 WF6이며, 환원가스는 주로 H2와 SiH4로서, 각각 다음과 같은 화학반응을 거쳐 텅스텐(W)의 증착이 이루어진다.
WF6＋ H2--- W ＋ HF
WF6＋ SiH4--- W ＋ SiF ＋ HF
이와 같이 형성되는 텅스텐막은 각각의 독립적인 결정들로 성장하여 텅스텐막의 표면에서 결정과 결정사이에 큰 홈이 발생하기 쉬우며 표면이 매우 거칠다. 막 표면의 거칠기(Roughness)는 후속의 사진식각공정에서 감광액의 접착불량 및 정렬노광시 감광액 측벽에 노칭(Notching)이 형성되는 문제를 야기시켜 패터닝된 배선의 프로파일(Profile)이 나빠지게 된다.
즉, 첨부한 도면 1에 도시된 바와 같이, 예컨대 0.10㎛ 이하의 비트라인 텅스텐막의 두께가 목표인 1000Å일 경우 이에 비해 최대 400Å 이상 두꺼운 부분이 발생하게 되며, 첨부한 도면 2에 도시된 바와 같이, 비트라인 하드마스크 식각시 반응성 이온 식각(Reactive Ion Etching; 이하 RIE라 함)에 의해 표면 거침이 조금은 완화된 상태이나 여전히 표면의 굴곡은 심하게 남아 있는 것을 알 수 있다.
이러한 문제를 해결하기 위하여 텅스텐을 증착한 후, 이위에 실리콘층을 증착하여 결정 성장을 억제하는 방안(참조:N.S.Tasi, V.V.Rama, R.D.Huttemann, Y.M.Wong, R.Singh, A.S.Manocha, Layer Tungsten and its appilcation for VLSIInterconnects IDEM, 1988, pp462)이 제시되었으나, 이는 텅스텐 증착공정에 실리콘 증착공정을 추가해야 하는 부담이 있다.
이밖에 텅스텐의 표면 거칠기를 상쇄시키기 위하여 다층 레지스트(multi-layer resist)공정 및 산화막 캡핑(caping)공정을 이용하는데, 그 공정이 복잡하고 이를 실시하는데 많은 어려움이 따른다.
또한, 다른 방법으로 텅스텐 증착 공정 중에 원료가스 및 환원가스 이외에 박막의 성장속도를 완화시키는 물질을 첨가하여 증착함으로써, 텅스텐막의 표면 거칠기를 완화시키려는 방법도 있으나, 이는 추가되는 물질의 정확한 제어와 까다로운 공정 조건 제어라는 문제점이 발생하여 양산 과정으로의 적용에 커다란 문제점으로 작용하게 된다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 텅스텐막 형성 후 이후의 공정과 연계되는 간단한 표면처리를 통해 텅스텐막의 표면 거침을 완화할 수 있는 텅스텐막 형성 방법을 제공하는데 그 목적이 있다.
또한, 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 텅스텐 플러그 형성시 이후의 공정과 연계되는 간단한 표면처리를 통해 텅스텐막의 표면 거침을 완화할 수 있는 텅스텐 플러그 형성 방법을 제공하는데 다른 목적이 있다.
도 1 및 도 2는 종래기술에 따른 텅스텐막 표면 거침 현상을 도시한 전자 투광 현미경 사진,
도 3a 내지 도 3c는 본 발명에 텅스텐 플러그 형성 공정을 도시한 단며도,
도 4는 종래기술과 본 발명의 차이점을 개략적으로 도시한 도면.
상기와 같은 문제점을 해결하기 위해 본 발명은, 소정 공정이 완료된 기판 상에 화학기상 증착법에 의한 텅스텐막을 형성하는 단계; 및 상기 텅스텐막을 표면처리하여 거침을 완화하는 단계를 포함하여 이루어지는 텅스텐막 형성 방법을 제공한다.
또한, 상기와 같은 문제점을 해결하기 위해 본 발명은, 기판 상의 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 제1단계; 상기 콘택홀을 포함하는 결과물 표면을 따라 확산방지막을 형성하는 제2단계; 상기 확산방지막 상에 화학기상 증착법에 의한 텅스텐막을 형성하는 제3단계; 및 상기 상기 텅스텐막을 표면처리하여 거침을 완화하는 제4단계를 포함하여 이루어지는 텅스텐 플러그 형성 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도 3a내지 도 3c를 참조하여 상세하게 설명한다.
도 3a 내지 도 3c는 본 발명의 일실시예에 텅스텐 플러그 형성 공정을 도시한 단면도이다.
먼저, 도 3a에 도시된 바와 같이, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(30) 상에 통상의 BPSG(Boro Phospo Silicate Glass) 또는 HDP(High Density Plasma) 산화막 등을 이용한 층간절연막(31)을 형성한 다음, 층간절연막(31)을 선택적으로 식각하여 비트라인 또는 금속배선 등을 정의하기 위한 콘택홀을 형성한다.
이어서, 콘택홀을 포함한 결과물 표면을 따라 Ti/TiN 등의 확산방지막을 형성한 다음, 전체 구조 상부에 CVD에 의한 텅스텐막(33)을 형성한다.
다음으로, 도 3b에 도시된 바와 같이, 텅스텐막(33)을 식각하여(표면처리하여) 표면의 거칠기를 완화하도록 하는 바, 습식 용액을 이용하여 텡스텐막 증착 후 시행하는 세정 공정과 연계하는 방법으로서, 텅스텐은 일반적으로 H2O2등의 과산화수소를 포함한 용액에 녹는 성질을 이용한 것이다.
구체적으로, 현재 생산 공정에서는 금속성 파티클(Metallic particle)을 완화하기 위해 SC-1 용액을 사용하고 있는 바, SC-1 용액은 NH4OH와 H2O2및 H2O를 혼합한 용액으로서, H2O2의 강한 산화작용으로 금속을 산화시키는 성질을 가지고 있으므로 금속층 세정 공정에서는 통상적으로 사용되지 않는다.
그러나, 본 발명의 실시예에서는 텅스텐막(33)의 표면의 거침을 완화시키기 위한 것이므로 이러한 H2O2를 포함하는 용액의 농도를 적절히 조절하여 표면처리한다. 다만, 이 때 과도식각을 방지할 수 있도록 식각률을 조절할 수 있는 조건으로 식각속도를 조절하여 텅스텐막(33) 전체에 대한 용해를 피하고 표면 부위의 돌출된 부분에 대해서만 반응이 한정되도록 표면처리를 실시한다.
즉, 종래의 층착 후 실시하는 세정 공정과 연계하여 텅스텐막의 거침을 완화할 수 있는 것이다.
한편, 상기한 습식의 방법외에 플러즈마 챔버를 이용하여 표면처리를 할 수 있는 바, 종래의 다운스트림(Down stream) 방식을 활용하여 플라즈마 챔버의 분위기를 텅스텐막(33)의 식각이 가능한 조건으로 만들어 주어 예컨대, SF6또는 HBr 등의 가스 분위기에서 텅스텐막(33)의 모폴로지(Morphology)를 변화시킬 수 있으며, 플라즈마를 이용한 식각 장비를 이용하여 He, Ne, Ar 또는 Xe 등의 비활성 가스에 의한 스퍼터링(Sputtering) 즉, 물리적 식각 방식을 이용할 수도 있다.
스퍼터링은 특성 상 돌출된 부위의 스퍼터링 효과가 높기 때문에 효과적으로 표면의 거침을 완화시킬 수 있다.
또한, 상기한 식각식각 장비를 이용하는 방식은 종래의 플라즈마를 이용한 후속 증착 공정과 연계하여 사용할 수 있다. 예컨대, 도면에 도시된 바와 같이, 그 상부에 질화막 등의 절연막(34)을 형성할 때 절연막(34) 증착 조건에 의하여 공정을 시작하기 전에 상기한 비활성 가스를 이용한 플라즈마로 표면을 처리할 수 있다.
여기서, 상술한 비활성 가스 이외에 반응성 가스를 동시에 사용하여 물리적 화학적 처리를 동시에 진행할 수도 있다.
다음으로 도 3c에 도시된 바와 같이, 절연막(34)과 층간절연막(31)을 선택적으로 제거함으로써, 텅스텐을 이용한 도전패턴 예컨대, 비트라인 또는 플러그 등을 형성한다. 따라서, 비트라인일 경우 상기 절연막(34)은 하드마스크로 간주되며, 상술한 실시예에 따른 공정 상의 순서는 변형이 가능하다.
도 4는 상술한 바와 같은 본 발명과 종래기술에 따른 차이점을 개략적으로 도시한 단면도로서, 상술한 바와 같은 본 발명의 기술적 사상을 명확히 드러나도록 한다.
상술한 바와 같이 이루어지는 본 발명은, CVD 텅스텐막 형성 후 습식 또는 건식의 방법을 통하여 표면의 거침을 완화시키되, 후속 공정과 연계되도록 수행함으로써, 특별한 공정 상의 제어와 추가 없이 비교적 균일한 표면을 갖는 텅스텐막을 얻을 수 있음을 실시예를 통해 알아 보았다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은, 텅스텐막 형성 후, 후속 공정과 연계되는 습식 또는 건식의 공정을 통해 텅스텐막 표면의 거침을 완화시켜 공정의 단순화를 기할 수 있으며, 소자의 특성을 향상시킬 수 있어 궁극적으로, 텅스텐막을 이용한 반도체 소자의 수율 및 생산성을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (12)

  1. 반도체 소자 제조 방법에 있어서,
    소정 공정이 완료된 기판 상에 화학기상 증착법에 의한 텅스텐막을 형성하는 단계; 및
    상기 텅스텐막을 표면처리하여 거침을 완화하는 단계
    를 포함하여 이루어지는 텅스텐막 형성 방법.
  2. 제 1 항에 있어서,
    상기 표면처리 단계는, H2O2를 포함한 습식 용액을 이용하는 것을 특징으로 하는 텅스텐막 형성 방법.
  3. 제 1 항에 있어서,
    상기 표면처리 단계는, 플라즈마 챔버를 이용한 건식식각 방식을 이용하는 것을 특징으로 하는 텅스텐막 형성 방법.
  4. 제 3 항에 있어서,
    상기 건식식각은, 다운스트림 방식을 이용하는 것을 특징으로 하는 텅스텐막 형성 방법.
  5. 제 4 항에 있어서,
    상기 건식식각은, SF6또는 HBr 중 어느 하나의 가스를 이용하는 것을 특징으로 하는 텅스텐막 형성 방법.
  6. 제 3 항에 있어서,
    상기 건식식각은, He, Ne, Ar 또는 Xe 중 적어도 어느 하나의 가스에 의한 스퍼터링을 이용한 물리적 식각인 것을 특징으로 하는 텅스텐막 형성 방법.
  7. 기판 상의 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 제1단계;
    상기 콘택홀을 포함하는 결과물 표면을 따라 확산방지막을 형성하는 제2단계;
    상기 확산방지막 상에 화학기상 증착법에 의한 텅스텐막을 형성하는 제3단계; 및
    상기 상기 텅스텐막을 표면처리하여 거침을 완화하는 제4단계
    를 포함하여 이루어지는 텅스텐 플러그 형성 방법.
  8. 제 7 항에 있어서,
    상기 표면처리 단계는, H2O2를 포함한 습식 용액을 이용하는 것을 특징으로 하는 텅스텐막 형성 방법.
  9. 제 7 항에 있어서,
    상기 표면처리 단계는, 플라즈마 챔버를 이용한 건식식각 방식을 이용하는 것을 특징으로 하는 텅스텐막 형성 방법.
  10. 제 9 항에 있어서,
    상기 건식식각은, 다운스트림 방식을 이용하는 것을 특징으로 하는 텅스텐막 형성 방법.
  11. 제 10 항에 있어서,
    상기 건식식각은, SF6또는 HBr 중 어느 하나의 가스를 이용하는 것을 특징으로 하는 텅스텐막 형성 방법.
  12. 제 9 항에 있어서,
    상기 건식식각은, He, Ne, Ar 또는 Xe 중 적어도 어느 하나의 가스에 의한 스퍼터링을 이용한 물리적 식각인 것을 특징으로 하는 텅스텐막 형성 방법.
KR1020010037486A 2001-06-28 2001-06-28 텅스텐막 형성 방법 및 텅스텐 플러그 형성 방법 KR20030001122A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010037486A KR20030001122A (ko) 2001-06-28 2001-06-28 텅스텐막 형성 방법 및 텅스텐 플러그 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010037486A KR20030001122A (ko) 2001-06-28 2001-06-28 텅스텐막 형성 방법 및 텅스텐 플러그 형성 방법

Publications (1)

Publication Number Publication Date
KR20030001122A true KR20030001122A (ko) 2003-01-06

Family

ID=27711794

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010037486A KR20030001122A (ko) 2001-06-28 2001-06-28 텅스텐막 형성 방법 및 텅스텐 플러그 형성 방법

Country Status (1)

Country Link
KR (1) KR20030001122A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100784109B1 (ko) 2006-10-31 2007-12-10 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100784109B1 (ko) 2006-10-31 2007-12-10 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성 방법

Similar Documents

Publication Publication Date Title
US6503830B2 (en) Method of manufacturing a semiconductor device
US6277758B1 (en) Method of etching doped silicon dioxide with selectivity to undoped silicon dioxide with a high density plasma etcher
KR100444811B1 (ko) 실리콘 함유 기판 상에 전도성 규화물층 형성방법 및전도성 규화물 접촉부 형성방법
KR100450738B1 (ko) 알루미늄 금속 배선 형성방법
JP2000058643A (ja) プラグの形成方法
US20060094220A1 (en) Methods of forming a metal line in a semiconductor device
CN101295665A (zh) 一种喇叭状接触的制作方法
KR100322886B1 (ko) 반도체장치의 금속 콘택 형성 방법
KR20030001122A (ko) 텅스텐막 형성 방법 및 텅스텐 플러그 형성 방법
US7488681B2 (en) Method for fabricating Al metal line
US20030045091A1 (en) Method of forming a contact for a semiconductor device
KR100440260B1 (ko) 반도체 소자의 비트라인 형성 방법
JPH09232287A (ja) エッチング方法及びコンタクトプラグ形成方法
KR20100031873A (ko) 반도체 소자 및 그의 제조방법
KR100284139B1 (ko) 반도체 소자의 텅스텐 플러그 형성 방법
JPH08130248A (ja) 膜の形成方法及び半導体装置の製造方法
JP3902726B2 (ja) 未ドープ二酸化ケイ素に対して選択的に高密度プラズマエッチング器でドープ二酸化ケイ素をエッチングする方法
KR20060011396A (ko) 반도체 소자의 다층 금속배선 형성방법
CN117976614A (zh) 半导体器件的形成方法
KR100587056B1 (ko) 반도체소자의 콘택홀 형성방법
KR20030044341A (ko) 반도체 소자의 제조 방법
KR20020046778A (ko) 반도체 소자의 콘택홀 형성방법
KR20030097406A (ko) 층간절연막의 리플로우 억제 방법
KR19990055120A (ko) 반도체 장치의 금속 배선 형성 방법
JP2006032722A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination