KR100440260B1 - 반도체 소자의 비트라인 형성 방법 - Google Patents

반도체 소자의 비트라인 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 비트라인 형성 방법에 관한 것으로, 하나의 반응 챔버내에서 반응 가스를 변화시켜 콘택홀을 포함한 전체 구조 상부에 시드층의 증착, 1차 텅스텐막의 증착 및 식각, 2차 텅스텐막의 증착에 의해 상기 콘택홀을 텅스텐막으로 매립시켜 보이드가 발생되지 않는 텅스텐 플러그를 형성함으로써 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 비트라인 형성 방법이 제시된다.

Description

반도체 소자의 비트라인 형성 방법{Method of forming a bitline in a semiconductor device}
본 발명은 반도체 소자의 비트라인 형성 방법에 관한 것으로, 특히 하나의 반응 챔버내에서 반응 가스를 변화시켜 콘택홀을 포함한 전체 구조 상부에 시드층의 증착, 1차 텅스텐막의 증착 및 식각, 2차 텅스텐막의 증착에 의해 상기 콘택홀을 텅스텐막으로 매립시켜 보이드가 발생되지 않아 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 비트라인 형성 방법에 관한 것이다.
종래의 반도체 소자의 비트라인 형성 방법을 도 1을 이용하여 설명하면 다음과 같다.
도 1을 참조하면, 소정의 구조가 형성된 반도체 기판(11) 상부에 폴리실리콘막(12) 및 텅스텐 실리사이드막(13)을 순차적으로 형성한다. 텅스텐 실리사이드막 (13) 및 폴리실리콘막(12)의 소정 영역을 식각하여 비트라인을 형성한다. 폴리실리콘막(12) 및 텅스텐 실리사이드막(13)이 적층되어 형성된 비트라인 측벽에 스페이서(14)를 형성한 후 전체 구조 상부에 층간 절연막(15)을 형성한다.
소자의 고집적화와 고속 및 저전력화에 따라 비트라인은 상기와 같은 폴리실리콘막 또는 폴리실리콘막과 텅스텐 실리사이드막의 적층 구조에서 텅스텐막으로 대체되고 있다. 상기 비트라인을 형성하기 위한 텅스텐막은 스퍼터링 방법을 이용하여 증착한다. 그러나, 스퍼터링 방법으로 증착되는 텅스텐은 파티클에 의한 오염과 양산성에 문제가 있다. 따라서, 이러한 문제를 해결하기 위해 CVD 방법을 이용하기도 하지만, CVD 방법을 이용하여 형성되는 텅스텐은 반응 가스에 포함된 불소(F)의 확산과 하부 구조와의 접착성 불량, 그리고 기판의 손상등의 문제를 발생시킨다. 또한, 증착 과정에서 애스펙트비가 큰 콘택홀의 상부에서 오버행을 발생시켜 콘택홀 내부를 완전히 매립시키지 못하게 된다. 따라서, 이후 텅스텐 플러그를 형성하기 위한 식각 공정에서 보이드를 발생시켜 소자의 신뢰성을 저하시킨다.
본 발명의 목적은 콘택홀의 내부를 완전히 매립시킬 수 있도록 텅스텐막을 증착하여 후속 공정에서 보이드가 발생되지 않도록 함으로써 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 비트라인 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 하나의 반응 챔버를 이용하여 텅스텐 증착 및 식각을 실시할 수 있어 공정을 단순화시킬 수 있는 반도체 소자의 비트라인 형성 방법을 제공하는데 있다.
도 1은 종래의 비트라인 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2(a) 내지 도 2(d)는 본 발명에 따른 반도체 소자의 비트라인 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 및 21 : 반도체 기판 12 : 폴리실리콘막
13 : 텅스텐 실리사이드막 14 : 스페이서
15 및 22 : 층간 절연막
23 : 확산 방지막 24 : 시드층
25 : 1차 텅스텐막 26 : 2차 텅스텐막
A : 오버행
본 발명에 따른 반도체 소자의 비트라인 형성 방법은 소정의 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성하는 단계와, 상기 층간 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 전체 구조 상부에 확산 방지막을 형성하는 단계와, 하나의 반응 챔버내에서 반응 가스를 변화시켜 상기 콘택홀을 포함한 전체 구조 상부에 시드층의 증착, 1차 텅스텐막의 증착 및 식각, 2차 텅스텐막의 증착에 의해 상기 콘택홀을 텅스텐막으로 매립시키는 단계와, 상기 콘택홀 내부에만 상기 텅스텐막이 잔류하도록 패터닝하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(d)는 본 발명에 따른 반도체 소자의 비트라인 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2(a)를 참조하면, 소정의 구조가 형성된 반도체 기판(21) 상부에 층간 절연막(22)을 형성한다. 층간 절연막(22)의 소정 영역을 식각하여 반도체 기판(21)의 소정 영역을 노출시키는 콘택홀을 형성한다. 콘택홀을 포함한 전체 구조 상부에 확산 방지막(23)을 형성한다. 확산 방지막(23)은 IMP 또는 MOCVD 방법을 이용하여 증착된 Ti막 및 TiN막으로 형성한다. 한편, Ti막을 증착하고 플라즈마 처리를 실시하여 산화막을 제거한 후 TiN막을 증착한다.
도 2(b)를 참조하면, 콘택홀을 포함한 전체 구조 상부에 SiH4가스를 이용하여 시드층(24)을 50∼500Å의 두께로 형성한다. 상기 [반응식 1]에 따른 공정은 300∼500℃의 온도와 10∼50Torr의 압력을 유지하는 반응 챔버에 SiH4가스를 1∼1000sccm의 양으로 유입시켜 실시한다. 시드층(24)은 [반응식 1]과 같은 반응에 의해 비정질 실리콘막으로 형성된다. 그리고, SiH4가스와 WF6가스를 이용한 [반응식 2]와 같은 SiH4환원 반응에 의해 높은 증착률과 접착성을 유지하며 1차 텅스텐막(25)을 500∼1500Å의 두께로 형성한다. 상기 [반응식 2]에 따른 공정은 300∼500℃의 온도와 10∼50Torr의 압력을 유지하는 반응 챔버에 SiH4가스와 WF6가스를 각각 1∼1000sccm의 양으로 유입시켜 실시한다. 이때, 콘택홀 상부의 입구에서 오버행(A)이 발생되어 콘택홀의 입구가 막히게 된다.
SiH4(g) →amorphous Si(s) + 2H2(g)
2SiH4(g) + 2WF6(g) → 2W + 2SiF4(g) + 6H2(g)
도 2(c)를 참조하면, WF6가스를 이용하여 [반응식 3]과 같은 반응에 의해 층간 절연막(22) 상부의 1차 텅스텐막(25)이 식각되어 오버행(A)이 제거된다. 상기 [반응식 3]에 따른 공정은 300∼500℃의 온도와 10∼50Torr의 압력을 유지하는 반응 챔버에 WF6가스를 1∼1000sccm의 양으로 유입시켜 실시한다.
WF6(g) + W(s) →WF5(g)
도 2(d)를 참조하면, H2가스와 WF6가스를 이용한 [반응식 4]와 같은 수소 환원 반응에 의해 콘택홀 내부를 매립하면서 층간 절연막(22) 상부에 2차 텅스텐막(26)이 형성된다. 상기 [반응식 4]에 따른 공정은 300∼500℃의 온도와 10∼50Torr의 압력을 유지하는 반응 챔버에 WF6가스를 1∼1000sccm의 양으로 유입시키고, H2가스를 1∼20slm 정도 유입시켜 실시한다. 이후 층간 절연막(22) 상부에 형성된 2차 텅스텐막(26), 시드층(24) 및 확산 방지막(23)을 연마 공정 또는 식각 공정으로 제거하여 플러그를 형성한다. 이때, 특히 2차 텅스텐막(26)은 상기 [반응식 3]을 이용하여 제거할 수 있다.
3H2+ WF6(g) →W(s) + 6HF(g)
상기의 [반응식 1] 내지 [반응식 4]의 반응에 의한 시드층(24)의 증착, 1차 텅스텐막(25)의 증착, 1차 텅스텐막(25)의 일부 식각 및 2차 텅스텐막(26)의 증착은 하나의 반응 챔버에서 반응 가스를 변화시켜 연속적으로 실시하는 공정이다.
상술한 바와 같이 본 발명에 의하면 텅스텐막의 시드층으로 비정질 실리콘막을 증착함으로써 콘택 측벽과 바닥 부분의 스텝 커버러지를 향상시킬 수 있다. 따라서, 후속 SiH4환원 반응에 의해 1차 텅스텐막을 증착할 때 WF6에 의한 볼케이노 현상등이 결함을 미연에 방지할 수 있다. 그리고, WF6가스를 이용하여 콘택홀 상부 입구 부분의 오버행을 제거함으로써 콘택홀을 완전히 매립할 수 있어 후속 공정에서의 보이드 현상이 발생되지 않아 소자의 신뢰성을 향상시킬 수 있다. 또한, 동일 챔버내에서 텅스텐막을 증착하기 위한 가스량만을 조절하여 시드층 증착, 텅스텐막 증착 및 식각을 실시하고, 특히 후속 플러그를 형성하기 위한 식각 공정도 동일 챔버에서 실시할 수 있어 공정을 단순화시킬 수 있다.

Claims (10)

  1. 소정영역이 형성된 반도체 기판 상부에 층간 절연막을 형성하는 단계와,
    상기 층간 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함한 전체 구조 상부에 확산 방지막을 형성하는 단계;
    상기 확산 방지막을 포함한 전체 구조 상부에 시드층을 형성하는 단계;
    상기 시드층을 형성한 반응챔버에서 상기 시드층을 포함한 전체 구조 상부에 1차 텅스텐막을 형성하는 단계;
    상기 반응챔버에서 상기 콘택홀 내부에만 상기 1차 텅스텐막이 잔류하도록 상기 층간 절연막 상부에 형성된 상기 1차 텅스텐막을 식각 하는 단계;
    상기 반응챔버에서 상기 잔류된 1차 텅스텐막을 포함한 전체 구조 상부에 2차 텅스텐막을 형성하여 상기 콘택홀을 매립시키는 단계; 및
    식각공정으로 상기 층간 절연막 상부에 형성된 층들을 제거하여 상기 콘택홀 내부에 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
  2. 제 1 항에 있어서, 상기 확산 방지막은 Ti막 및 TiN막을 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
  3. 제 2 항에 있어서, 상기 Ti막 및 TiN막은 IMP 또는 MOCVD 방법을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
  4. 제 2 항에 있어서, 상기 Ti막을 증착한 후 플라즈마 처리를 실시하고 상기 TiN막을 증착하는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
  5. 제 1 항에 있어서, 상기 시드층은
    상기 반응챔버를 300∼500℃의 온도와 10∼50Torr의 압력을 유지하고, 상기 반응 챔버에 SiH4가스를 1∼1000sccm의 양으로 유입시켜 50 내지 500Å의 두께로 비정질 실리콘막을 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
  6. 제 1 항에 있어서, 상기 1차 텅스텐막은
    상기 반응챔버를 300∼500℃의 온도와 10∼50Torr의 압력을 유지하고, 상기 반응 챔버에 SiH4가스와 WF6가스를 각각 1∼1000sccm의 양으로 유입시켜 500 내지 1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
  7. 제 1 항에 있어서, 상기 1차 텅스텐막의 식각은
    상기 1차 텅스텐막이 증착되면서 상기 콘택홀의 상부 입구 부분에 발생된 오버행을 제거하기 위해 상기 반응챔버를 300∼500℃의 온도와 10∼50Torr의 압력을 유지하고, 상기 반응 챔버에 WF6가스를 1∼1000sccm의 양으로 유입시켜 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
  8. 제 1 항에 있어서, 상기 2차 텅스텐막은
    상기 반응챔버를 300∼500℃의 온도와 10∼50Torr의 압력을 유지하고, 상기반응 챔버에 WF6가스를 1∼1000sccm의 양으로 유입시키고, H2가스를 1∼20slm 정도 유입시켜 상기 콘택홀이 매립되도록 증착하는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
  9. (삭제)
  10. (삭제)
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