KR100688055B1 - 저온 장벽금속층을 이용한 금속배선 제조 방법 - Google Patents

저온 장벽금속층을 이용한 금속배선 제조 방법 Download PDF

Info

Publication number
KR100688055B1
KR100688055B1 KR1020040032847A KR20040032847A KR100688055B1 KR 100688055 B1 KR100688055 B1 KR 100688055B1 KR 1020040032847 A KR1020040032847 A KR 1020040032847A KR 20040032847 A KR20040032847 A KR 20040032847A KR 100688055 B1 KR100688055 B1 KR 100688055B1
Authority
KR
South Korea
Prior art keywords
layer
metal
metal layer
forming
semiconductor device
Prior art date
Application number
KR1020040032847A
Other languages
English (en)
Other versions
KR20050107966A (ko
Inventor
박창수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040032847A priority Critical patent/KR100688055B1/ko
Priority to DE102004062472A priority patent/DE102004062472B4/de
Priority to US11/029,758 priority patent/US7375024B2/en
Priority to JP2004373127A priority patent/JP2005322882A/ja
Priority to CNB2004101041772A priority patent/CN100431134C/zh
Publication of KR20050107966A publication Critical patent/KR20050107966A/ko
Application granted granted Critical
Publication of KR100688055B1 publication Critical patent/KR100688055B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
    • B65G—TRANSPORT OR STORAGE DEVICES, e.g. CONVEYORS FOR LOADING OR TIPPING, SHOP CONVEYOR SYSTEMS OR PNEUMATIC TUBE CONVEYORS
    • B65G65/00—Loading or unloading
    • B65G65/30—Methods or devices for filling or emptying bunkers, hoppers, tanks, or like containers, of interest apart from their use in particular chemical or physical processes or their application in particular machines, e.g. not covered by a single other subclass
    • B65G65/34—Emptying devices
    • B65G65/40—Devices for emptying otherwise than from the top
    • B65G65/48—Devices for emptying otherwise than from the top using other rotating means, e.g. rotating pressure sluices in pneumatic systems
    • B65G65/4809—Devices for emptying otherwise than from the top using other rotating means, e.g. rotating pressure sluices in pneumatic systems rotating about a substantially vertical axis
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
    • B29B—PREPARATION OR PRETREATMENT OF THE MATERIAL TO BE SHAPED; MAKING GRANULES OR PREFORMS; RECOVERY OF PLASTICS OR OTHER CONSTITUENTS OF WASTE MATERIAL CONTAINING PLASTICS
    • B29B17/00—Recovery of plastics or other constituents of waste material containing plastics
    • B29B17/04—Disintegrating plastics, e.g. by milling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
    • B29B—PREPARATION OR PRETREATMENT OF THE MATERIAL TO BE SHAPED; MAKING GRANULES OR PREFORMS; RECOVERY OF PLASTICS OR OTHER CONSTITUENTS OF WASTE MATERIAL CONTAINING PLASTICS
    • B29B17/00—Recovery of plastics or other constituents of waste material containing plastics
    • B29B17/04—Disintegrating plastics, e.g. by milling
    • B29B2017/0424—Specific disintegrating techniques; devices therefor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02W—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO WASTEWATER TREATMENT OR WASTE MANAGEMENT
    • Y02W30/00—Technologies for solid waste management
    • Y02W30/50—Reuse, recycling or recovery technologies
    • Y02W30/62—Plastics recycling; Rubber recycling

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Environmental & Geological Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 장벽금속층의 단차피복성을 확보하면서 저온 공정이 가능한 장벽금속층을 구비한 반도체소자의 금속배선 제조 방법을 제공하기 위한 것으로, 본 발명의 금속배선 제조 방법은 반도체 기판상에 층간 절연막을 형성하는 단계, 상기 층간 절연막의 소정영역을 식각하여 접촉구를 형성하는 단계, 상기 접촉구를 포함한 전면에 오믹금속층을 형성하는 단계, 상기 오믹금속층 상에 시드층을 형성하는 단계, 상기 시드층 상에 상기 시드층과의 환원반응에 의한 금속층 증착과 질화처리를 반복진행하여 장벽금속층을 형성하는 단계, 및 상기 장벽금속층 상에 상기 접촉구를 매립시키는 금속배선을 형성하는 단계를 포함한다.
금속배선, 장벽금속층, 시드층, 오믹금속층, 단차피복성, 텅스텐질화층, 리모트 플라즈마, 질화처리, 접촉구

Description

저온 장벽금속층을 이용한 금속배선 제조 방법{METHOD FOR MANUFACTURING METAL-INTERCONNECT USING BARRIER METAL FORMED LOW TEMPERATURE}
도 1a 및 도 1b는 종래기술의 블랭킷 텅스텐 기술을 간략히 도시한 도면,
도 2는 종래기술에 따른 선택적 텅스텐 기술을 간략히 도시한 도면,
도 3은 종래기술에 따른 화학기상증착방식을 이용한 접촉구 매몰 방법을 간략히 도시한 도면,
도 4a 내지 도 4g는 본 발명의 제1실시예에 따른 금속 배선 제조 방법을 도시한 공정 단면도,
도 5는 본 발명의 제2실시예에 따른 금속배선 구조를 도시한 도면,
도 6은 본 발명의 제3실시예에 따른 금속배선 구조를 도시한 도면,
도 7a는 저온증착된 장벽금속층의 단차피복성을 보여주는 도면,
도 7b는 저온 증착된 장벽금속층상에서의 알루미늄배선의 단차피복성을 보여주는 도면,
도 8a 및 도 8b는 물리증착된 장벽금속층(TiN)상에서의 배선의 단차피복성을 보여주는 도면,
도 9a 및 도 9b는 2중 상감기술을 이용한 금속배선 형성 방법을 도시한 도 면.
*도면의 주요 부분에 대한 부호의 설명
41 : 실리콘기판 44 : 접촉구
45 : 오믹금속층 46 : 시드층
47 : 텅스텐층 47a : 텅스텐질화층
48 : 알루미늄배선
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체장치의 홀 매립 방법에 관한 것이다.
반도체장치가 초고집적화됨에 따라 제작하는 디자인룰이 계속적으로 감소하며, 이에 따라 고단차의 서브하프미르콘 크기의 콘택홀 및 비아홀을 재현성있게 매몰하여 반도체장치의 신뢰성을 확보할 수 있는 대량생산에 적합한 매몰 기술 선택이 요구된다. 접촉구를 매몰하는 기술은 층간절연막과 후속 공정 등 다층 배선 공정 전체에 중요한 영향을 미치기 때문이다.
현재까지 콘택홀 또는 비아홀과 같은 접촉구 매몰 기술로 블랭킷 텅스텐 증착에 의한 접촉구 매몰 후 CMP(Chemical Mechanical Polishing)에 의해 전면 식각하는 방법이 접촉구 매몰 기술의 주류로 사용되고 있다.
도 1a 및 도 1b는 종래기술에 따른 블랭킷 텅스텐 기술을 간략히 도시한 도면이다.
도 1a을 참조하면, 접촉구(13)가 형성된 실리콘기판(11) 상의 절연막(12) 상부에 낮은 접촉저항 및 산화막과의 접착력을 확보하기 위해 Ti(14)과 TiN(15) 등의금속질화막으로 된 접착층(Adhesion layer)을 차례로 형성하고, TiN(15) 상에 접촉구(13)를 완전히 매립하도록 단차피복성이 우수한 화학기상증착방법(CVD)으로 텅스텐층(16)을 접촉구(13)의 반경 이상의 두께 만큼 실리콘기판(11) 전면에 증착한다.
도 1b를 참조하면, 건식식각 또는 CMP 방법으로 절연막(12) 상에 증착되어 있는 텅스텐층(16) 및 하부의 Ti/TiN(14/15)을 제거하여 접촉구(13) 내에만 텅스텐층(16)을 남겨 텅스텐플러그를 형성한다.
마지막으로 표면 상에 잔류하는 미립자 형태의 금속 잔류물을 제거하기 위하여 습식세정을 실시한다.
위와 같은 기술은 여러가지 설비에서 다단계로 진행되어야 하므로 블랭킷 텅스텐 공정을 위해 필요한 총 설비 비용이 높게 요구되며, 총 공정 시간이 길어서 생산성이 낮다. 그리고, 습식세정 이후에도 금속잔류물이 기판상에 잔류하여 후속으로 진행되는 금속배선 형성 단계에서 배선 사이에 존재할 경우 브릿지를 형성하여 소자 불량을 일으켜 생산수율을 크게 저하시킨다.
다른 접촉구 매몰 기술로 접촉구 내에 선택적으로 플러그를 형성하는 선택적 텅스텐 기술이 제안되었다.
선택적 텅스텐 기술은 블랭킷 텅스텐 기술과 달리 2층 이상의 배선 형성시 배선 연결을 하는 비아홀에 Ti/TiN과 같은 접착층 증착없이 비아홀내 바닥에 노출되는 하부 금속과 단결정/다결정실리콘 및 비아홀 측벽 구성물질인 실리콘산화막과 같은 절연막 상에서의 증착 특성 차이를 이용하여, 접촉구내 노출되어 있는 하부 배선 재료(순수 금속, 금속실리사이드, n/p+ Si)에 따라 선택적으로 다른 성장속도로 성장하여 플러그를 형성한다.
도 2는 종래기술에 따른 선택적 텅스텐 기술을 간략히 도시한 도면이다.
도 2를 참조하면, 하부 배선(21) 상부에 절연막(22)을 형성하고, 절연막(22)을 식각하여 하부 배선(21)을 노출시키는 접촉구(23)를 형성한 후, 접촉구(23)내 바닥에 노출되는 하부 배선(21)과 접촉구(23)의 측벽물질인 절연막(22)간 선택적 증착특성 차이를 이용하여 접촉구(23)를 매립하는 텅스텐플러그(24)를 형성한다.
그러나, 선택적 텅스텐기술은 텅스텐플러그(24)가 접촉구(23)의 바닥에서 상부로 성장함에 따라 접촉구(23)의 높이가 다를 경우, 낮은 단차를 갖는 접촉구(23)내에 형성된 텅스텐플러그(24)는 계속 성장하여 접촉구(23) 주변으로 넘치는 형상을 갖게 된다. 이런 경우 블랭킷 텅스텐기술과 같이 CMP를 실시하여 접촉구(23) 위로 돌출된 텅스텐플러그(24)를 제거한 후 습식세정을 실시해야 한다.
또한, 하부배선(21)이 실리콘기판일 경우, 실리콘기판 상에 직접 형성되는 접촉구의 바닥에 노출된 실리콘 상에 텅스텐플러그가 성장되면서 텅스텐이 실리콘쪽으로 확산되어 웜홀(wormhole)을 형성하여 누설전류를 발생시켜 소자불량을 유발하므로 2층 배선 이상에 형성되는 접촉구 매몰을 위해 일부 회사에서만 평가되어 왔다.
또한, 접촉구 측벽 재료와의 선택적 증착 특성으로 인해 선택적으로 증착된 텅스텐플러그와 접촉구 측벽에 갭(Gap)이 존재하게 되고, 이는 미관상의 문제나 텅스텐플러그 주변의 매몰 물량에 따른 상부 배선의 신뢰성 저하를 유발한다.
도 3은 종래기술에 따른 화학기상증착방식을 이용한 접촉구 매몰 방법을 간략히 도시한 도면이다.
도 3을 참조하면, 불순물층(32)이 형성된 실리콘기판(31) 상에 절연막(33)을 형성하고, 절연막(33)을 식각하여 접촉구(34)를 형성한 후, 접촉구(34)를 포함한 전면에 Ti(35)과 TiN(36)을 차례로 증착한다.
다음으로, TiN(36) 상에 구리막(37)을 증착한 후, 물리적기상증착(physical vapor deposition) 공정, 즉 스퍼터링 공정으로 금속막(38), 예컨대 알루미늄막, 타이타늄막 또는 탄탈륨막과 같은 금속막을 형성한다.
다음으로, 금속막(38)이 형성된 결과물을 대기중에 노출시키거나 산소 플라즈마에 노출시키어 금속막(38)을 산화시킴으로써 금속증착방지막(39)을 형성한다.
다음으로, 노출된 구리막(37) 표면 또는 노출된 장벽금속막(36) 표면에만 선택적으로 금속 라이너(40)를 형성한 후, 금속 라이너(40)에 의하여 둘러싸여진 영역을 채우는 금속 플러그(41), 예컨대 알루미늄 플러그를 선택적 MOCVD 공정으로 형성한다.
그러나, 상기 종래기술은 접촉구 단차가 증가하고 직경이 급격히 감소하면, 장벽금속막(36) 형성에 사용한 증착 방법인 IMP, LTS, 콜리메이션과 같은 스퍼터링 기술의 단점으로 지적되는 증착되는 물질의 직진성을 증가시킴에 따라 접촉구 바닥 에서는 단차피복성이 증가하나 접촉구 측벽에서의 단차피복성이 크게 감소하여 금속플러그(41)를 형성하는데 필요한 핵형성이 측벽에서는 일어나지 않는다. 이러한 경우 접촉구 바닥 부분에서 금속플러그가 형성되어 접촉구 입구 방향으로 성장함에 따라, 선택적 텅스텐기술과 같이 단차가 낮은 접촉구의 경우 금속이 접촉구 주변으로 넘쳐서 성장하거나 단차증가에 따라 금속플러그를 형성하는 시간이 길어진다. 또한, 단차가 낮은 접촉구 바닥, 즉 장벽금속막(36)의 상부에 산화를 통해 형성한 금속증착방지막(39)이 증착되어 있으므로, 이 금속증착방지막(39)에서는 금속플러그(41)의 성장이 일어나지 않는 단점이 있다.
이러한 종래기술의 문제점을 개선하기 위하여 단차피복성이 우수한 CVD법을 사용하여 TiN과 같은 장벽금속막을 증착하는 방법이 제안되었다.
그러나, TiN 증착이 고온에서 진행되고, 증착소스로 무기화합물(예, TiCl4)을 사용하면 고온증착에 따라 접촉구 바닥에서 접촉저항을 낮추기 위해 도입된 Ti과 실리콘기판과의 과도한 반응으로 인하여 누설전류 증가에 의한 불량이 발생될 수 있다.
또한, 장벽금속막 내에 염소(Cl)와 같은 부식성 원소가 잔류할 경우 금속플러그 및 배선의 부식에 의한 단선을 일으켜 초기 불량을 유발한다.
이와 달리 금속유기물을 사용한 CVD(MOCVD)를 적용할 경우 저온증착이 가능하나 막내에 잔류하는 탄소불순물에 의한 비저항 증가와 함께 고단차 접촉구 측벽 및 바닥에서의 단차피복성 문제를 내포한다. 특히, 구리를 금속배선으로 사용할 경 우 접촉구 내에 존재하는 구리플러그의 확산을 방지하기 위한 CVD-Al 플러그 사용시보다 장벽층 두께를 크게 증가시켜야 하며, 구리에 대한 장벽 특성이 우수하나 비저항이 TiN 보다 높은 TaN으로 장벽층 재료를 대체해야 하는 경우 구리배선 사용에 따른 배선 저항 개선효과가 크게 감소한다. 예를 들면, 구리를 이용한 싱글다마신(Single damascene)에 의한 배선 형성 방법이 접촉구 매몰과 배선을 동시에 형성하는 듀얼다마신(Dual damascene) 공정보다 배선폭이 0.2㎛인 경우 11%정도 낮은 배선저항을 나타내는데, 듀얼다마신의 경우 증가된 형상비로 인하여 장벽층 두께를 싱글다마신보다 증가시켜야 구리의 확산을 방지할 수 있기 때문이다. 이는 구리의 높은 확산성 때문에 200℃의 낮은 온도에서도 실리콘기판상에 형성된 접촉구 바닥의 장벽층 두께가 낮을 경우 기판 내부로 확산하여 구리-Si 화합물 형태의 깊은 레벨 트랩(Deep leve trap)을 형성하여 소자특성을 열화시키기 때문이다. 이러한 이유로 실리콘기판 상에 형성되는 접촉구 매몰은 지금까지 일반적으로 사용된 텅스텐플러그를 블랭킷텅스텐기술 및 에치백 방법으로 매몰한 후 구리배선을 형성하는 싱글다마신 방법을 적용한다. 또한, 최근 많이 평가중인 화학증착법에 의한 알루미늄의 경우 물리증착된 기판 표면이나 유기화합물을 사용하여 증착한 장벽층에서 핵형성이 균일하게 일어나지 않아 표면거칠기가 불량하다. 이를 개선하기 위해 화학 및 물리 증착을 대기노출없이 연속진행하여도 고단차 접촉구 측벽상에서의 피복성이 불량하여 플러그 형성이 불가능하며, 화학증착공정의 문제인 증착온도를 낮추기 위해 플라즈마와 원자층증착방식을 함께 사용하는 기술이 개발되었는데 이 경우 설비도입에 따른 신규투자가 요구되어 원가상승의 원인이 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 장벽금속층의 단차피복성을 확보하면서 저온 공정이 가능한 장벽금속층을 구비한 반도체소자의 금속배선 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 금속배선 제조 방법은 반도체 기판상에 층간 절연막을 형성하는 단계, 상기 층간 절연막의 소정영역을 식각하여 접촉구를 형성하는 단계, 상기 접촉구를 포함한 전면에 오믹금속층을 형성하는 단계, 상기 오믹금속층 상에 시드층을 형성하는 단계, 상기 시드층 상에 상기 시드층과의 환원반응에 의한 금속층 증착과 질화처리를 반복진행하여 장벽금속층을 형성하는 단계, 및 상기 장벽금속층 상에 상기 접촉구를 매립시키는 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 장벽금속층을 형성하는 단계는 상기 시드층 상에 상기 시드층과의 실리콘환원반응을 이용한 표면반응을 통해 금속층을 증착하는 단계, 및 상기 금속층을 질화시켜 상기 금속층을 상기 장벽금속층으로 변환시키는 단계를 포함하는 것을 특징으로 하고, 상기 금속층을 질화시키는 단계는 상기 금속층을 상기 장벽금속층으로 변환하기 위해 리모트플라즈마를 사용하는 것을 특징으로 하며, 상기 질화시키는 단계는 NH3, N2H4 또는 N2와 같은 질소를 포함하는 기체하에서 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4a 내지 도 4g는 본 발명의 제1실시예에 따른 금속 배선 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 게이트전극 또는 비트라인과 같은 반도체소자(42)가 형성된 실리콘기판(41) 상에 절연막(43)을 증착한 후, 절연막(43)을 사진 및 건식식각공정으로 식각하여 실리콘기판(41) 및 반도체소자(42)의 표면을 노출시키는 접촉구(44)를 형성한다. 여기서, 접촉구(44)는 여러가지 반도체소자(42) 및 실리콘기판(41)을 금속배선과 연결하기 위한 콘택홀 또는 비아홀로서, 소자집적화에 따라 고단차를 갖는다.
다음으로, 접촉구(44) 바닥에 형성된 자연산화막이나 접촉구(44) 바닥에 잔류하는 불순물을 제거하기 위해 습식식각공정을 진행한다. 이때, 습식식각공정은 황산(H2SO4)에 5분동안 침지(Dip)시킨 후 다시 200:1로 희석된 불산(HF) 용액에 90초동안 침지시킨다.
다음에, 직진성이 우수한 고밀도플라즈마를 이용한 건식식각공정을 진행하여 접촉구(44) 바닥에 잔류할 수 있는 자연산화막이나, 접촉구(44)를 형성하기 위한 건식식각시 접촉구(44) 바닥에 퇴적되어 잔류할 수 있는 CF와 같은 고분자층을 제거한다.
위와 같이, 접촉구(44)를 형성한 후에 두번에 걸쳐 후처리공정을 진행해주면 접촉구(44) 바닥의 표면을 자연산화막이나 불순물이 없이 깨끗하게 유지할 수 있다.
도 4b에 도시된 바와 같이, 고단차를 갖는 접촉구(44)의 측벽에서의 단차피복성이 불량한 물리증착방법(PVD), 예를 들면 IMP, LTS 또는 콜리메이트 방식을 사용하여 오믹금속층(45)을 형성한다. 여기서, 오믹금속층(45)은 접촉저항을 낮추기 위한 저저항 안정화 물질로서 바람직하게, Ti 또는 TiN으로 형성한다.
한편, 오믹금속층(45)의 두께는 절연막(43)의 최고 높이와 접촉구(44)의 직경을 고려하여 결정되며, 또한 누설전류 및 접촉저항과 같은 전기적 특성을 평가하여 두께를 최적화하여 결정한다.
도 4c에 도시된 바와 같이, 오믹금속층(45) 상에 텅스텐이 증착되기 위한 시드층(Seed layer, 46)을 증착하는데, 이때, 시드층(46)은 실리콘층 또는 수소(H)를 함유한 비정질실리콘층[SiHx(0≤x≤4)]으로 형성한다.
예를 들어, 시드층(46)으로 사용할 비정질실리콘층은 실리콘기판(41)을 챔버로 이송한 후 400℃∼500℃로 실리콘기판(41)을 진공 중에서 가열한 상태에서 Ar/SiH4 가스를 흘려주면서 저압분위기(예, 1torr∼10torr)로 일정시간 유지하여 표면반응구간에서 형성한다.
위와 같이, 시드층(46)으로 형성하는 비정질실리콘층은 표면반응을 통해 증착하므로 단차피복성이 우수하다.
상기한 시드층(46)의 두께는 시간 및 온도에 따라 증가하며 후속공정에서 증착할 예정인 텅스텐층의 두께를 기준으로 하여 결정한다.
도 4d에 도시된 바와 같이, 실리콘환원반응을 이용하여 시드층(46) 상에 텅스텐층(47)을 증착한다. 즉, 육불화텅스텐(WF6) 가스를 시드층(46) 상부에 흘려주면 다음과 같은 실리콘환원반응이 일어나 텅스텐층(47)이 증착된다.
[실리콘환원반응]
2WF6(g) + 3Si(s)->2W(s) + 3SiF4(g)
상기 실리콘환원반응시, 하부에 존재하는 시드층(46)내의 실리콘(Si)은 증착되는 텅스텐층(47) 두께의 1.2∼1.3배 정도가 소모되며, 텅스텐층(47) 증착후에 일정 두께로 잔류한다.
위와 같이, 실리콘환원반응에 의해 증착된 텅스텐층(47)은 밀착층 역할을 한다.
한편, 실리콘환원반응으로 증착된 텅스텐층(47)의 내부 및 표면 상에 미반응한 육불화텅스텐(WF6) 및 SiF4, SiHF3 형태의 반응생성물이 흡착되어 잔류할 수 있는데, 이러한 흡착물들을 제거하기 위해 아르곤(Ar)과 수소(H2)를 적절히 혼합한 혼합가스를 일정 시간동안 텅스텐층(47) 상부에 노출시킨다.
상기한 텅스텐층(47)은 금속배선 재료가 구리일 경우 확산장벽층의 특성을 강화하기 위해 그 두께 증가가 요구된다.
전술한 실리콘환원반응에 의해 증착된 텅스텐층(47)은 공정조건에 따라 다르 나 실리콘을 함유한 시드층(46) 상에서 셀프 리미팅(Self-limiting)하는 특성이 있으므로 이를 이용하여 텅스텐층(47)의 증착 및 질화처리를 반복진행하여, 텅스텐질화층으로 변환시킨다.
즉, 도 4e에 도시된 바와 같이, 시드층(46)과의 환원반응에 의해 텅스텐층(47)을 증착한 후 연속해서 텅스텐층(47)에 대한 질화처리를 진행하고, 이러한 텅스텐층(47)의 증착공정과 질화처리를 반복 진행하여 텅스텐층(47)을 장벽금속층인 텅스텐질화층(WN, 47a)으로 변환시킨다. 여기서, 텅스텐질화층(47a)은 확산장벽층 역할을 한다.
여기서, 질화처리는 NH3, N2H4, N2와 같은 질소를 포함하는 기체하에서 리모트플라즈마(Remote plasma)를 사용한다.
만일, 300℃ 이상의 높은 온도에서 텅스텐층(47)을 증착하면 급격하게 증착속도가 증가하고, 그로 인해 텅스텐층(47)의 밀도가 감소된다. 예를 들어, 증착시 총압력(Ptot)이 0.5torr이고, 육불화텅스텐(WF6)의 유량이 15sccm, Ar의 유량이 2slm로 할 때, 240℃의 증착온도에서는 증착속도가 1.1nm/min로 측정되지만, 290℃의 증착온도에서는 증착속도가 165nm/min로 측정된다.
위와 같이, 증착속도가 증가하면 접촉구(44)의 직경에 따라 연속막 형태를 갖는 장벽금속층의 두께로 충분한 2nm∼30nm 범위에서 정확한 두께 조절이 어려워진다. 한편, 450℃ 이상에서는 시드층(46)과의 반응[2WF6(g)+7Si(s)->2WSi2(s)+3SiF4(g)]에 의해 텅스텐실리사이드(WSix, x≤2)가 형성되어 비저항이 급 격히 증가된다. 예를 들어, 텅스텐의 비저항은 5 ∼10Ω-cm(TiN/TiW 밀착층 위), 31.7∼114μΩ-cm(236℃∼292℃, Si 기판 위)이지만, 텅스텐실리사이드의 비저항은 ∼500μΩ-cm(500℃, Si 기판 위) 정도로 매우 크다.
또한, 반응압력이 증가하면 셀프리미팅되는 텅스텐층(47)의 두께가 증가한다. 예컨대, 반응압력 Ptot이 0.5mtorr, 1.0mtorr, 2.0mtorr의 순서로 증가하면(이때, 증착온도는 345℃이고, WF6=20sccm, Ar=2slm), 셀프리미팅 두께 변화가 18nm, 32nm, 60nm로 변화한다.
위와 같이, 셀프리미팅되는 텅스텐층(47)의 두께가 증가하므로, 시드층(46) 증착시 SiH4를 노출시킬때 노출온도(400℃∼500℃), 리모트플라즈마(Remote plasma) 사용유무 및 노출시간을 달리하여 노출한 후, 증착온도(200℃∼300℃)와 압력(1mtorr ∼1torr)에 따른 텅스텐층(47)의 증착속도 변화를 평가하여 최적공정조건을 산출해야 한다. 리모트플라즈마를 사용할 경우에는 시드층(46)을 형성할때 400℃ 이하의 온도에서도 증착이 가능하다.
한편, 시드층(46) 부터 장벽금속층(47a)을 형성하는 단계는, 반응원들을 하나씩 단계적으로 반응실로 유입하거나, 각각의 반응원을 유입하는 사이에 불활성 기체를 일정 시간씩 유입시키는 방법으로 진행하므로써, 증착되는 막들의 단차피복성을 향상시키고 막내 불순물을 감소시킨다.
도 4f에 도시된 바와 같이, 화학증착법 또는 원자층증착법과 같이 우수한 단차피복성을 갖는 통상의 방법으로 제1알루미늄층(48a)을 증착하여 접촉구(44)를 매 몰시킨다.
계속해서, 대기중에 노출시킨 다음, 물리증착장비(PVD)에서 제2알루미늄층(48b)을 증착한 후 리플로우공정을 진행하여 평탄화를 실시한다.
이때, 대기중 노출이 진행되어 자연산화막이 제1알루미늄층(48a) 표면에 형성되므로, 제2알루미늄층(48b) 증착전에 아르곤플라즈마를 이용한 물리식각을 하여 자연산화막을 제거한 후(대기노출없이 진행한 경우는 생략) 제2알루미늄층(48b) 증착 및 리플로우 공정을 실시한다.
여기서, 리플로우 공정은 제2알루미늄층(48b)이 형성된 결과물을 진공 분위기 하에서 열처리하며, 이를 위하여, 제2알루미늄층(48b)이 형성된 결과물을 진공 분위기하에서 아르곤과 같은 불활성 가스 분위기로 수초∼수 분, 바람직하게는 30초∼180초 동안 350℃∼500℃로 열처리한다.
도 4g에 도시된 바와 같이, 리플로우 공정시에 기판에 가해지는 열과 제2알루미늄층(48b) 증착시의 물리적 식각에 의해 제2알루미늄층(48b)과 제1알루미늄층(48a)이 계면이 없는 단일층 알루미늄배선(48)이 형성된다. 즉, 리플로우 공정후 리플로우에 의하여 알루미늄층들이 이동하여 접촉구(44) 내부를 완전히 매립시킴과 동시에 평탄화된 상면을 가지는 알루미늄배선(48)이 형성된다.
상기한 알루미늄배선(48)은 하부가 제1알루미늄층으로 구성되는데, 제1알루미늄층(48a)이 그레인 성장을 통해 형성된 것이므로 결정성이 향상된다.
위와 같이, 리플로우 공정을 통해 알루미늄배선(48)을 형성한 후, 알루미늄배선(48) 상에 일반적으로 사용되는 반사방지막(49), 예를 들어, TiN, Ti/TiN을 물 리증착법으로 형성하여 완전 평탄화된 신뢰성이 우수한 금속배선 구조를 형성한다.
상술한 바와 같이, 제1실시예는 플러그 물질을 텅스텐이 아닌 화학증착법을 이용한 알루미늄(CVD-Al)으로 형성하기 위해서 계면반응개시온도 이상의 후속 공정이 있을 경우 텅스텐층(47)을 대기노출없이 일정온도 이상[400℃≤T≤500℃]으로 가열하며 NH3(또는 N2) 리모트플라즈마 처리를 하여 기판상에 형성된 텅스텐층을 텅스텐질화층[47a, WNx(x≤2)] 형태의 장벽금속층으로 변환시켜 상부에 형성되는 알루미늄층의 확산과 반응을 방지한다.
한편, 제1알루미늄층(48a)인 화학증착알루미늄(CVD-Al)의 접촉구(44) 매몰은 전도체상에서만 증착이 개시되는 알루미늄화합물인 DMAH[DiMethylAluminum Hydride]와 MPA[Methyl Pyrrolidine Alane] 등의 선택 성장 특성을 이용하면 기판 표면에 존재하는 텅스텐질화층 상에서만 증착이 되므로, 250℃∼400℃ 범위에서 1torr∼10torr로 증착한다.
이러한 선택적 증착 특성을 갖는 알루미늄 유기화합물을 사용해야만 기판으로 확산되는 과정에 유기 화합물이 저온에서 분해되어 불완전 반응이 일어나 발생되는 미립자 발생으로 인한 생산수율저하의 공정 조건 조절에 의한 방지 또는 최소화가 가능하다.
따라서, 종래에 많이 평가된 알루미늄유기화합물들인 TMA[Trimethyl Aluminum], TIBA[Triisobutyl Aluminum], DMEAA[Dimethyl Ethylamine Alane]와 같은 선택성장 특성이 없는 화합물을 사용하는 종래기술은, 장벽층이 증착된 접촉구 내에 금속플러그를 선택적으로 형성하는 동안 기상 분해되는 반응기체의 특성에 따른 장벽층을 제외한 절연막 상에서 핵형성이 일어날 수 있고, 장벽층 증착후 대기노출없이 연속으로 전면에 증착하는 경우에도 증착 방식에 무관하게 미립자 발생에 의한 생산수율저하가 초래된다.
도 5는 본 발명의 제2실시예에 따른 금속배선 구조를 도시한 도면이다.
도 5에 도시된 제2실시예는 저온에서 증착된 단차피복성이 우수한 장벽금속층, 즉 텅스텐질화층 상에 화학증착법만으로 알루미늄(CVD-Al)을 형성하여 접촉구 매몰을 위한 플러그뿐만 아니라 배선으로 사용하는 방법을 나타낸다.
도 5를 참조하면, 텅스텐질화층(47a) 상에 배선두께만큼 알루미늄층(48)을 화학증착법(CVD), 원자층증착법(ALD) 또는 반응 기체를 번갈아 가며 주입하는 다단계 방식을 사용하여 형성한다.
이어서, 대기 노출 없이 동일한 방법으로 구리층(50)을 알루미늄층(48) 내에 주입하고자 하는 양을 고려하여 일정 두께로 증착한다. 다음으로 구리 원자를 알루미늄층(48) 내에 분배하며 그레인 성장에 의한 신뢰성 향상을 위해 진공이 유지된 반응실 내에서 아르곤과 같은 불활성 기체 분위기로 일정시간 동안 열처리를 실시한다. 상기한 열처리시에 알루미늄층(48)이 평탄화된다.
끝으로, 평탄화된 알루미늄층(48) 및 구리층(50) 상에 반사방지막(49)을 증착하여 신뢰성이 우수한 평탄화된 금속배선구조를 형성한다.
만일 금속 배선에 인가되는 스트레스에 의한 배선의 단선 내성 향상 작용이 있는 실리콘과 같은 불순물의 첨가가 필요한 경우, 알루미늄층을 형성하기 이전 단 계인 텅스텐질화층 상부나 알루미늄층의 증착도중에 실리콘 함유 화합물을 수소 및 불활성 기체와 함께 단계적으로 하면 후속 열처리 동안에 알루미늄층(48)속에 포함될 수 있는 농도가 낮기 때문에 미량만이 확산되며 대부분은 텅스텐질화층(47b) 상에서 응집되는 형태로 잔류 실리콘 불순물이 막속에 포함된다.
도 6은 본 발명의 제3실시예에 따른 금속배선 구조를 도시한 도면이다.
도 6에 도시된 제3실시예는, 배선 저항이 가장 낮은 금속인 구리층을 저온 증착된 장벽금속층[텅스텐질화층] 상에 형성하는 방법이다.
도 6을 참조하면, 순수 알루미늄층을 이용한 접촉구 매몰과 배선을 동시에 형성하는 도 5와 달리, 장벽금속층인 텅스텐질화층(47a) 상에 화학증착법으로 구리층(CVD-Cu, 51)을 증착한 후, 구리층(51) 상에 반사방지막(49)을 형성한다.
도 6에서, 구리의 높은 확산성 때문에 비정질 실리콘 형성/텅스텐 증착/질화 처리로 이루어지는 장벽금속층(47a) 형성 과정을 수회 반복하여, 다층 배선 형성을 위한 후속 공정들로부터 기판에 인가되는 열에너지로 인해 일어나는 후속 구리 확산을 방지하고자 한다.
이때, 필요한 장벽금속층(47a) 두께 또는 반복 횟 수는 적용되는 반도체 장치에 따른 후속 열처리 온도 차이로 인해 달라질 수 있으므로 장치별로 최적화 하여 사용한다.
물리 증착 방식으로 1차 증착된 장벽금속층 상에 단차피복성이 우수한 2차 장벽금속층인 텅스텐질화층을 형성하는 경우, 적층되어 있는 장벽금속층 사이에 형성된 불연속층과 2가지 막의 결정 구조 차이로 인하여 구리 확산에 대한 장벽 특성 이 향상되므로 장벽층 강화를 위한 금속 증착 및 질화층 형성을 수 회 반복하지 않고 일정 두께로 1회에 형성할 수 있다. 즉, 텅스텐 질화층의 Cu 확산에 대한 장벽 특성이 우수하여 8nm 두께로 증착시 600℃/30분까지 Cu의 확산을 방지하며, 25nm의 경우 790℃/30분까지 확산 방지를 할 수 있다. 가열된 기판상에 [Cu(hfac)TMVS]와 같은 선택적 성장 특성이 있는 기체를 아르곤(Ar)과 함께 반응실로 유입하면 금속 배선인 구리(CVD-Cu)가 접촉구 내의 바닥과 측벽 그리고 표면에서 균일하게 도포되어 있으므로 동시에 증착이 개시되는 전면 증착 특성을 나타낸다. 즉, 단차 피복성 불량에 따른 초기의 핵 형성 개시에 소요되는 시간 차이로 인해 표면과 접촉구 내 측벽 그리고 바닥에서 일어나는 단차 피복성 변화에 대한 결과가 도 7a, 도 7b 및 도 8에 나타나 있다.
도 7a는 저온증착된 장벽금속층의 단차피복성을 보여주는 도면이고, 도 7b는 저온 증착된 장벽금속층상에서의 알루미늄배선의 단차피복성을 보여주는 도면이다.
도 7a을 참조하면, 고단차(종횡비=7, CD=0.3㎛)의 접촉구내에 장벽금속층을 저온에서 5nm 두께로 증착한 경우, 단차피복성이 매우 우수함을 알 수 있다.
예컨대, 비정질실리콘층 상에서 400℃ 이하의 저온에서 선택적 성장 조건으로 증착하여 형성된 장벽금속층의 단차 피복성을 측정하기 위해 장벽금속층 상에 통상 사용되는 텅스텐을 전면 증착하면, 접촉구가 틈새없이 완전히 매몰되고 있음을 알 수 있다.
도 7b를 참조하면, 장벽금속층 상에서 선택 성장 특성을 갖는 알루미늄 유기 화합물을 사용하여 증착하여 고단차(종횡비=20, CD=0.3㎛)를 갖는 접촉구를 완전히 매몰할 수 있음을 알수 있다.
도 7a 및 도 7b과 달리 직진성을 높여 접촉구 바닥에서의 단차 피복성을 높이는 물리 증착 기술인 이온화된 금속 플라즈마(IMP)를 이용하여 고단차 접촉구 내에 장벽층을 증착한 후와 그 보다 낮은 접촉구에 증착한 경우에 텅스텐이 전면증착 되었을 때 얻어지는 단차 피복성 결과가 도 8a 및 도 8b에 나타나 있다.
도 8a 및 도 8b는 물리증착된 장벽금속층(TiN)상에서의 배선의 단차피복성을 보여주는 도면이다.
도 8a에 도시된 바와 같이, 고단차 접촉구(종횡비=7.5) 내에 형성된 장벽금속층의 두께는 바닥에서 50% 정도가 확인되나 측벽에서는 거의 나타나지 않는다. 이러한 장벽금속층의 두께 차이는 대기 노출된 후 텅스텐의 전면증착시 초기 핵 형성 시간 차이를 증가시키는데, 대기 노출시 두께에 따른 밀도 변화로 인해 자연 산화에 의해 박막내의 산소 함유량이 크게 달라지기 때문이다. 즉, 접촉구 입구에서 아래 측벽으로 내려감에 따라 두께 감소가 되며 종횡비가 클수록 현저해짐을 알 수 있고, 이로 인해 전면 증착되는 텅스텐의 두께가 접촉구 아래로 내려감에 따라 감소하는 것을 종횡비가 낮은 경우(종횡비=2.6)인 도 8b에서도 나타나는데, 접촉구 표면과 입구에서 빠르게 증착이 개시됨에 따라 입구에서 돌출부를 형성하고 최종적으로 접촉구 내에 형성된 텅스텐 플러그 안에는 빈틈이나 공간이 형성된다.
상술한 본 발명은 전면에 증착된 단차 피복성이 우수한 장벽금속층을 이용하여 싱글 또는 2중 상감 구조의 배선공정에 적용할 수 있다.
도 9a 및 도 9b는 2중 상감기술을 이용한 금속배선 형성 방법을 도시한 도면 이다.
도 9a에 도시된 바와 같이, 통상적인 방법으로 2중 상감 구조를 형성한 후 기판 표면과 접촉구 및 배선과 같은 오목한 부분에 균일하게 시드층(46) 및 장벽금속층(47a)을 증착한다. 2중 상감구조는, 게이트전극 또는 비트라인과 같은 반도체소자(42)가 형성된 실리콘기판(41) 상에 제1절연막(43), 식각배리어막(52) 및 제2절연막(53)을 차례로 증착한 후, 제2절연막(53)을 먼저 식각하여 배선이 형성될 트렌치를 형성하고, 계속해서 제1절연막을 식각하여 플러그가 형성될 접촉구를 형성한다.
이후 화학 증착 방법에 의해 비저항이 낮은 금속막(54)으로 Cu 또는 Al을 하부층과 선택적인 증착 특성을 갖는 화합물을 이용하여 증착하면, 미립자 발생 문제없이 표면과 접촉구 및 배선 부분을 균일하게 증착하여 매몰할 수 있다.
도 9b에 도시된 바와 같이, CMP 및 세정을 실시하는데 반사방지막 증착을 위해 금속막(54) 상부가 옆의 절연막 높이 보다 낮게 되도록 한다.
한편, 도면에 도시되지 않았지만, 금속막(54)의 재결정화를 위한 열처리를 진행한 후, 노출된 금속막(54)의 상부에서만 선택적으로 금속층 증착 및 질화처리를 반복진행하여 장벽금속층을 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 다단계 반응기체 공급을 통해 표면 반응을 최대한 이용함에 동시에 금속막이 하부막의 종류와 상태에 따라 나타나는 선택적 증착 현상을 이용하여 400℃이하의 온도에서 장벽금속층으로 사용될 수 있는 금속막을 단차물이 형성된 기판 전면에 균일하게 증착하므로써, 설비 비용을 텅스텐 전면증착/식각 기술보다 현저히 낮출 수 있는 효과가 있고, 또한 물리 증착 및 화학 증착 설비들을 그대로 사용가능하므로 설비투자비용을 감소시킬 수 있는 효과가 있다.
또한, 본 발명은 플러그와 배선을 증착하는데 필요한 공정 단계수가 줄어들어 생산성과 수율의 증가를 구현할 수 있다.
그리고, 본 발명은 높은 종횡비를 갖는 고단차 미세 접속구를 포함하는 다층 배선 구조를 갖는 반도체 장치에서, 금속 배선의 위치에 상관 없이 접속구 매몰과 배선 형성이 가능하므로, 장치의 계속적인 미세화 추세와 무관하게 지속적으로 제품 생산 기술로 적용되어 제조 원가 절감 및 수율 향상을 구현할 수 있다.

Claims (14)

  1. 반도체 기판상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막의 소정영역을 식각하여 접촉구를 형성하는 단계;
    상기 접촉구를 포함한 전면에 오믹금속층을 형성하는 단계;
    상기 오믹금속층 상에 시드층을 형성하는 단계;
    상기 시드층 상에 상기 시드층과의 환원반응에 의한 금속층 증착과 질화처리를 반복진행하여 장벽금속층을 형성하는 단계; 및
    상기 장벽금속층 상에 상기 접촉구를 매립시키는 금속배선을 형성하는 단계
    를 포함하는 반도체소자의 금속배선 제조 방법.
  2. 제1항에 있어서,
    상기 장벽금속층을 형성하는 단계는,
    상기 시드층 상에 상기 시드층과의 실리콘환원반응을 이용한 표면반응을 통해 금속층을 증착하는 단계; 및
    상기 금속층을 질화시켜 상기 금속층을 상기 장벽금속층으로 변환시키는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 금속배선 제조 방법.
  3. 제2항에 있어서,
    상기 금속층을 질화시키는 단계는,
    상기 금속층을 상기 장벽금속층으로 변환하기 위해 리모트플라즈마를 사용하는 것을 특징으로 하는 반도체소자의 금속배선 제조 방법.
  4. 제3항에 있어서,
    상기 질화시키는 단계는,
    NH3, N2H4 또는 N2와 같은 질소를 포함하는 기체하에서 진행하는 것을 특징으로 하는 반도체소자의 금속배선 제조 방법.
  5. 제2항에 있어서,
    상기 금속층은,
    텅스텐층으로 형성하는 것을 특징으로 하는 반도체소자의 금속배선 제조 방법.
  6. 제2항에 있어서,
    상기 금속층을 형성하는 단계는,
    200℃∼300℃의 증착온도와 1mtorr∼1torr의 증착압력하에서 진행하는 것을 특징으로 하는 반도체소자의 금속배선 제조 방법.
  7. 제2항에 있어서,
    상기 금속층은,
    몰리브덴(Mo) 또는 시드층 환원 반응이 일어나는 내열성 금속으로 형성하는 것을 특징으로 하는 반도체소자의 금속 배선 제조 방법.
  8. 제1항에 있어서,
    상기 시드층은,
    실리콘층 또는 수소를 함유하는 실리콘층으로 형성하는 것을 특징으로 하는 반도체소자의 금속배선 제조 방법.
  9. 제8항에 있어서,
    상기 시드층은,
    400℃∼500℃에서 기판을 가열하면서 실리콘 함유 기체를 노출하여 증착하는 것을 특징으로 하는 반도체소자의 금속배선 제조 방법.
  10. 제1항에 있어서,
    상기 시드층과 장벽금속층을 형성하는 단계는,
    반응원들을 하나씩 단계적으로 반응실로 유입하거나, 각각의 반응원을 유입하는 사이에 불활성 기체를 일정 시간씩 유입시키는 것을 특징으로 하는 반도체소자의 금속배선 제조 방법.
  11. 제1항에 있어서,
    상기 금속배선을 형성하는 단계는,
    CVD-Al과 PVD-Al을 순차적으로 증착한 후 리플로우 공정을 진행하여 형성하는 것을 특징으로 하는 반도체소자의 금속배선 제조 방법.
  12. 제11항에 있어서,
    상기 CVD-Al 증착시, 반응원으로 DMAH 또는 MPA를 사용하는 것을 특징으로 하는 반도체소자의 금속배선 제조 방법.
  13. 제1항에 있어서,
    상기 금속배선을 형성하는 단계는,
    상기 접촉구를 완전히 매몰하도록 CVD-Al을 증착하는 단계;
    상기 CVD-Al 상에 구리층을 증착하는 단계; 및
    상기 CVD-Al내에 구리원자를 주입시키는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 금속배선 제조 방법.
  14. 제13항에 있어서,
    상기 구리층 증착시, 반응원으로 [Cu(hfac)(TMVS)]을 이용하는 것을 특징으로 하는 반도체소자의 금속배선 제조 방법.
KR1020040032847A 2004-05-10 2004-05-10 저온 장벽금속층을 이용한 금속배선 제조 방법 KR100688055B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020040032847A KR100688055B1 (ko) 2004-05-10 2004-05-10 저온 장벽금속층을 이용한 금속배선 제조 방법
DE102004062472A DE102004062472B4 (de) 2004-05-10 2004-12-20 Verfahren zur Herstellung einer Metallverbindungsleitung unter Verwendung einer bei niedriger Temperatur gebildeten Barrierenmetallschicht
US11/029,758 US7375024B2 (en) 2004-05-10 2004-12-22 Method for fabricating metal interconnection line with use of barrier metal layer formed in low temperature
JP2004373127A JP2005322882A (ja) 2004-05-10 2004-12-24 低温バリア金属層を用いた半導体素子の金属配線製造方法
CNB2004101041772A CN100431134C (zh) 2004-05-10 2004-12-30 使用低温形成的阻挡金属层制作金属互连线的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040032847A KR100688055B1 (ko) 2004-05-10 2004-05-10 저온 장벽금속층을 이용한 금속배선 제조 방법

Publications (2)

Publication Number Publication Date
KR20050107966A KR20050107966A (ko) 2005-11-16
KR100688055B1 true KR100688055B1 (ko) 2007-02-28

Family

ID=35239970

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040032847A KR100688055B1 (ko) 2004-05-10 2004-05-10 저온 장벽금속층을 이용한 금속배선 제조 방법

Country Status (5)

Country Link
US (1) US7375024B2 (ko)
JP (1) JP2005322882A (ko)
KR (1) KR100688055B1 (ko)
CN (1) CN100431134C (ko)
DE (1) DE102004062472B4 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7544606B2 (en) * 2005-06-01 2009-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method to implement stress free polishing
DE102006025405B4 (de) * 2006-05-31 2018-03-29 Globalfoundries Inc. Verfahren zur Herstellung einer Metallisierungsschicht eines Halbleiterbauelements mit unterschiedlich dicken Metallleitungen
KR100760920B1 (ko) * 2006-07-25 2007-09-21 동부일렉트로닉스 주식회사 반도체 집적회로 소자에서 구리 배선을 형성하는 방법
TWI343620B (en) * 2007-02-13 2011-06-11 Nanya Technology Corp Method of manufacturing a contact structure to avoid open issue
US7737026B2 (en) * 2007-03-29 2010-06-15 International Business Machines Corporation Structure and method for low resistance interconnections
JP2011082235A (ja) * 2009-10-05 2011-04-21 Toshiba Corp 半導体装置及びその製造方法
CN102437142A (zh) * 2011-08-17 2012-05-02 上海华力微电子有限公司 一种降低通孔电阻的金属互联结构及其形成方法
DE102011085084B4 (de) 2011-10-24 2022-01-13 Robert Bosch Gmbh Verfahren zum Herstellen einer elektrischen Durchkontaktierung in einem Substrat sowie Substrat mit einer elektrischen Durchkontaktierung
CN103579090A (zh) * 2012-08-10 2014-02-12 上海华虹Nec电子有限公司 肖特基通孔的制作工艺方法
CN103715171B (zh) * 2013-12-24 2017-01-25 京东方科技集团股份有限公司 导电金属互联线及其制备方法
CN105097695B (zh) * 2014-05-22 2018-08-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN105336670B (zh) * 2014-07-14 2018-07-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US9418856B2 (en) 2014-11-06 2016-08-16 Samsung Electronics Co., Ltd. Methods of forming titanium-aluminum layers for gate electrodes and related semiconductor devices
US11257755B2 (en) * 2020-06-15 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Metal loss prevention in conductive structures

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100266871B1 (ko) * 1996-06-28 2000-10-02 김영환 반도체 소자의 베리어 금속층 형성 방법
KR20030001103A (ko) * 2001-06-28 2003-01-06 주식회사 하이닉스반도체 원자층 증착법을 이용한 구리 배선용 확산 방지막 형성 방법

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03255632A (ja) * 1990-03-05 1991-11-14 Fujitsu Ltd 半導体装置及びその製造方法
JP2616554B2 (ja) * 1994-04-22 1997-06-04 日本電気株式会社 半導体装置の製造方法
US5552339A (en) * 1994-08-29 1996-09-03 Taiwan Semiconductor Manufacturing Company Furnace amorphous-SI cap layer to prevent tungsten volcano effect
JP3266492B2 (ja) * 1995-03-02 2002-03-18 川崎マイクロエレクトロニクス株式会社 半導体装置の製造方法
JPH09129575A (ja) * 1995-11-01 1997-05-16 Hitachi Ltd 半導体基板の製造方法及びその装置
US5916365A (en) * 1996-08-16 1999-06-29 Sherman; Arthur Sequential chemical vapor deposition
KR100269878B1 (ko) 1997-08-22 2000-12-01 윤종용 반도체소자의금속배선형성방법
KR100274603B1 (ko) * 1997-10-01 2001-01-15 윤종용 반도체장치의제조방법및그의제조장치
US6861356B2 (en) * 1997-11-05 2005-03-01 Tokyo Electron Limited Method of forming a barrier film and method of forming wiring structure and electrodes of semiconductor device having a barrier film
KR100272523B1 (ko) * 1998-01-26 2000-12-01 김영환 반도체소자의배선형성방법
JPH11217672A (ja) * 1998-01-30 1999-08-10 Sony Corp 金属窒化物膜の化学的気相成長方法およびこれを用いた電子装置の製造方法
US6228757B1 (en) * 1998-03-05 2001-05-08 Philips Semiconductors, Inc. Process for forming metal interconnects with reduced or eliminated metal recess in vias
US6372633B1 (en) * 1998-07-08 2002-04-16 Applied Materials, Inc. Method and apparatus for forming metal interconnects
US6174799B1 (en) * 1999-01-05 2001-01-16 Advanced Micro Devices, Inc. Graded compound seed layers for semiconductors
US6551872B1 (en) * 1999-07-22 2003-04-22 James A. Cunningham Method for making integrated circuit including interconnects with enhanced electromigration resistance using doped seed layer and integrated circuits produced thereby
WO2001029893A1 (en) * 1999-10-15 2001-04-26 Asm America, Inc. Method for depositing nanolaminate thin films on sensitive surfaces
US6579788B1 (en) * 2000-09-18 2003-06-17 Advanced Micro Devices, Inc. Method of forming conductive interconnections on an integrated circuit device
US20020081845A1 (en) * 2000-12-27 2002-06-27 Novellus Systems, Inc. Method for the formation of diffusion barrier
US6849545B2 (en) * 2001-06-20 2005-02-01 Applied Materials, Inc. System and method to form a composite film stack utilizing sequential deposition techniques
US7067424B2 (en) * 2001-12-19 2006-06-27 Koninklijke Philips Electronics N.V. Method of manufacturing an electronic device
US6720027B2 (en) * 2002-04-08 2004-04-13 Applied Materials, Inc. Cyclical deposition of a variable content titanium silicon nitride layer
US20040013803A1 (en) * 2002-07-16 2004-01-22 Applied Materials, Inc. Formation of titanium nitride films using a cyclical deposition process
KR100457843B1 (ko) * 2002-09-18 2004-11-18 삼성전자주식회사 반도체 장치에서 콘택 형성 방법
WO2004113585A2 (en) * 2003-06-18 2004-12-29 Applied Materials, Inc. Atomic layer deposition of barrier materials

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100266871B1 (ko) * 1996-06-28 2000-10-02 김영환 반도체 소자의 베리어 금속층 형성 방법
KR20030001103A (ko) * 2001-06-28 2003-01-06 주식회사 하이닉스반도체 원자층 증착법을 이용한 구리 배선용 확산 방지막 형성 방법

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
1002668710000 *
1020030001103 *

Also Published As

Publication number Publication date
DE102004062472A1 (de) 2005-12-08
KR20050107966A (ko) 2005-11-16
US20050250314A1 (en) 2005-11-10
DE102004062472B4 (de) 2010-08-05
CN100431134C (zh) 2008-11-05
CN1697156A (zh) 2005-11-16
US7375024B2 (en) 2008-05-20
JP2005322882A (ja) 2005-11-17

Similar Documents

Publication Publication Date Title
KR100546943B1 (ko) 반도체장치형성방법
US6803310B2 (en) Method for forming a plug metal layer
US6955983B2 (en) Methods of forming metal interconnections of semiconductor devices by treating a barrier metal layer
KR100599434B1 (ko) 반도체 소자의 금속배선 형성방법
US8372739B2 (en) Diffusion barrier for integrated circuits formed from a layer of reactive metal and method of fabrication
KR100688055B1 (ko) 저온 장벽금속층을 이용한 금속배선 제조 방법
US20060246714A1 (en) Method of forming a conductive contact
KR100455382B1 (ko) 듀얼 다마신 구조를 가지는 반도체 소자의 금속 배선 형성방법
US6576543B2 (en) Method for selectively depositing diffusion barriers
KR100715389B1 (ko) 높은 어스팩트비의 반도체 디바이스용 붕소-도핑 티타늄질화물층
US20020132469A1 (en) Method for forming metal wiring layer
KR0185230B1 (ko) 금속배선 및 반도체장치
KR20050011479A (ko) 반도체 소자의 텅스텐 콘택플러그 형성방법
KR100753416B1 (ko) 반도체 소자의 제조방법
KR20040047503A (ko) 알루미늄 금속 배선 형성방법
KR100578213B1 (ko) 비정질 3상 확산장벽층을 이용한 반도체장치의 제조 방법
KR100609049B1 (ko) 반도체 소자의 금속배선 형성방법
KR100551073B1 (ko) 펄스식 화학기상증착 방식을 이용한 박막 형성 방법
KR960006436B1 (ko) 반도체장치의 콘택플러그 형성방법
KR100440260B1 (ko) 반도체 소자의 비트라인 형성 방법
KR100735524B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR20080029664A (ko) 반도체 소자의 제조방법
KR20040078359A (ko) 반도체소자의 콘택 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120126

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee