KR0185230B1 - 금속배선 및 반도체장치 - Google Patents

금속배선 및 반도체장치 Download PDF

Info

Publication number
KR0185230B1
KR0185230B1 KR1019950026519A KR19950026519A KR0185230B1 KR 0185230 B1 KR0185230 B1 KR 0185230B1 KR 1019950026519 A KR1019950026519 A KR 1019950026519A KR 19950026519 A KR19950026519 A KR 19950026519A KR 0185230 B1 KR0185230 B1 KR 0185230B1
Authority
KR
South Korea
Prior art keywords
conductive film
film
contact hole
wiring
insulating film
Prior art date
Application number
KR1019950026519A
Other languages
English (en)
Inventor
카오루 미까기
Original Assignee
가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛뽕덴끼 가부시끼가이샤 filed Critical 가네꼬 히사시
Application granted granted Critical
Publication of KR0185230B1 publication Critical patent/KR0185230B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

금속 배선을 갖는 반도체 장치는 확산층을 경유하여 반도체 기판상에 제공된 절연막을 포함한다. 절연막내에 층간접촉 홀이 행성된다. 층간 접촉 홀의 하부에 금속 실리사이드층이 제공된다. 제 1 도전막은 절연막과 층간 접촉 홀상에 제공된 단일 또는 복수개의 금속막을 가진다. 제 2 도전막이 층간 접촉 홀에 제공된다. 제 3 도전막이 제 1 도전막과 제 2 도전막상에 제공된다.
제 4 도전막이 제 3 도전막상에 제공된다.
본 반도체 장치는 일렉트로마이그레이션 또는 스트레스 마이그레이션에 대하여 내성을 가진다. 배선이 멀티레벨 구조인 경우에도, 층간 접촉 홀 부분을 동종의 금속으로 상호연결시킴으로서 접촉 저항을 줄일 수 있다.

Description

금속 배선 및 반도체 장치
제1a와 1b도는 종래 기술의 제 1 예를 2 단계의 제조공정으로 설명하는 단면도.
제2a 내지 2e도는 종래 기술의 제 2 예를 5 단계의 제조공정으로 설명하는 단면도.
제3a 내지 3e도는 종래 기술 제 3 예를 5 단계의 제조공정으로 설명하는 단면도.
제4a 내지 4f도는 종래 기술의 제 4 예를 6 단계의 제조공정으로 설명하는 단면도.
제5a 내지 5f도는 본 발명의 제 1 실시예를 6 단계의 제조공정으로 설명하는 단면도.
제6a 내지 6e도는 본 발명의 제 2 실시예를 5 단계의 제조공정으로 설명하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
101 : 실리콘 기판 103 : 확산층
104a : 절연막 105 : 층간 접촉 홀
l07 : 실리사이드막 108 : 절연막 마스크
109a : 구리막
본 발명은 금속 배선을 갖는 반도체 장치에 관한 것이다.
종래 반도체 장치로는 미국특허 제 4,789,648 호와 제 4,944,836 호에 등에 개시되어있다. 종래의 제 1 반도체 장치는 제1a도 및 제1b 도와 연관하여 설명하겠으며, 종래의 제 2 반도체 장치는 제 2a도 내지 제 2e도와 연관하여 설명하겠다.
(a) 종래의 제 1 반도체 장치
처음에, 미국특허 제 4,789,6,48 호에 기술된 반도체 장치를 제 1a도 및 제 1b도와 연관하여 설명하겠다. 제1a도 및 제 1b도는 단계 1a와 단계1b로 이루어지는 반도체 장치(종래 기술의 제1 예)의 제조 공정을 설명하는 수직 단면도이다.
종래 기술의 제 1 예에 있어서, 제 1a 도에 도시된 것처럼, CVD등에 의하여 실리콘 기판(101)상에 실리콘 산화막으로된 절연막(104a)이 형성되었으며, 공지 기술에 의하여 홈 패턴이 형성되고, 그리고 나서 스퍼터링에 의하여 도전막으로서의 알루미늄막(114)이 형성되었다.
이때, 절연막(104a)의 두께는 필요한 배선막의 두께와 도전막 두께의 합과 같도록 설정된다. 금속막을 연마하는 다음 단계에서 스톱퍼(stopper)역활을 하는 실리콘 질화물이 절연막(104a)상에 형성될 것이다.
다음에, 알루미나(Al2O3) 입자를 첨가한 탈이온수로 이루어진 슬러리, 또는 Al2O3가 첨가된 질산 용액을 이용한 화학적-기계적 연마법(chemical-mechanical polishing, 이하 CMP) 에 의하여 알루미늄막(114) 이 연마제거되어, 제 1b도에 도시된 것처럼, 배선 재료(알루미늄막(114))로 채워진 홈 패틴을 갖는 홈 배선 구조를 형성시킨다.
(b) 종래의 제 2 반도체 장치
다음에, 미국특허 제 4,944,836 호 (이후로는 종래 기술의 제 2 예)에 기술된 반도체 장치를 제2a도내지 제 2e도와 연관하여 설명하겠다. 제2a도 내지 제 2e도는 단계 a에서 단계e로 이루어지는 반도체 장치(종래 기술의 제 2예)의 제조 공정을 설명하는 단면도이다.
종래 기술의 제2예에 있어서, 제 2a도에 도시된 것처럼, 공지 기술에 의하여 절연막(104a)과 하부의 알루미늄 배선(112)이 형성되었으며, 이 표면 위에 절연막(104b) (실리콘 산화막) 이 형성되었으며, 그다음에 리소그래피, 에칭등에 의하여 소정 영역에 Al2O3로된 스톱퍼(113) 가 형성되었다.
다음에, 제 2b 도와같이, 스톱퍼(113) 와 절연막(104b) 상에 실리콘산화막으로된 절연막(104c) 이 형성되었다.
다음에, 제 2c도와같이, 하부 알루미늄 배선(112)에 다다르는 층간 접촉 홀(105) 을 형성하기 위하여, 레지스트(도시되지 않음)를 마스크로 사용하는 선택적 에칭에 의하여 절연막(104c)과 절연막(104b)이 패턴지어진다.
이때, 스톱퍼(113)는 에칭되지 않기 때문에, 스톱퍼(113)의 개구부아래에 있는 절연막(104b)부분만이 제거된다.
다음에, 스퍼터링과 같은 공지 기술에 의하여, 제 2d도에 도시된 전체 표면상에 알루미늄막(114)이 형성된다.
다음에, 제 2e도와같이, CMP에 의하여 알루미늄막(114)이 연마제거되어, 알루미늄으로 채워진 층간 접촉 홀(105)과 알루미늄으로 채워진 홈 패턴을 갖는 홈 배선 구조를 형성한다.
(c) 종래의 제 3 반도체 장치
또 다른 종래의 반도체 장치는 Proceedings of 1993 VLSI Multilevel Interconnection Conference, pp. 15-21(1993) (이것을 종래 기술의 제3예라 칭함)에 기술되어있다. 상기 제3예는 그 제조 공정을 도시하는 수직단면도인 제 3a도내지제3e도와 연관되어 설명될 것이다.
종래 기술의 제 3 예에 있어서, 제 3a도에 도시되었듯이, 처음에, 회전 코팅에 의하여, 실리콘 기판(101)상에 PI 5180(폴리마이드수지)으로된 절연막(104a)이 500 내지 1000nm두께로 형성되었다.
다음에, 플라즈마 CVD기법에 의하여, 절연막(104a)의 상부에 실리콘 질화막인 스톱퍼(113)가 형성되었다.
다음 제 3b 도에서, 리소그래피 기법에 의하여, 소정 영역에 에칭 마스크인 포토레지스트(116)가 형성되었다.
제 3c 도에서, 상기 포토레지스트(116)를 마스크로 사용하는 반응성 이온 에칭에 의하여 스톱퍼(n3)와 절연막(104a) 이 에칭되어, 배선용 홈 패턴을 형성한다. 다음에, 포토레지스트(116)가 제거된다.
다음 제 3d도에서, 스퍼터링에 의하여 탄탈륨막(l06a)이 형성되며, 이어서 탄탈륨막(106a) 상에 구리막(109a) 이 형성되어 베선 홈 패턴을 매립한다.
다음 제 3e 도에서, 구리막(109a) 과 탄탈륨막(106a) 이 배선 홈패턴 내부에만 존재하도록, Damascene process 불리우는 공지된 CMP프로세스에 의하여 구리막(109a) 과 탄탈륨막(106a) 이 제거된다. 이때, 연마 단계에서 스톱퍼(113)는 스톱퍼층으로서의 역활을하며, 이는 절연막 (104a) 상의 스톱퍼(113) 의 연마 속도가 구리막(109a) 과 탄탈륨막(106a) 의 연마 속도보다 더 느리기 때문이다.
상기 종래 기술의 제 3 예에서, 주요 도전층이 구리로 만들어진 배선을 갖는 반도체 장치는 단계a 내지 e를 통하여 제조되었다.
(d)종래의 제 4 반도체 장치
또다른 종래의 반도체 장치는 일본 특개소제63-207153호(이것을 종래 기술의 제4예라 칭함)에 기술되어있다. 상기 제4예는 단계4a와 4b로 이루어지는 제조 공정을 도시하는 단면도인 제 4a도 내지 제4f도와 연관되어 설명될 것이다.
제 4a도에 도시된 상기 종래 기술의 제 4예에서, 실리콘 기판(도시되지 않음)상에 실리콘 산화막으로 이루어진 절연막(104a) 이 형성되었다.
다음에, 공지된 기술에 의하여 두께 1.0μm인 하부 알루미늄 배선(112)이 형성되며, 이 전체 표면상에 두께 1.0 내지 1.5μm의 PSG 로 이루어진 절연막(104b) 이 형성된다.
다음 제 4b도에 도시된 것처럼, 절연막(104b)상에는 두께가 1.0μm 인 상부 알루미늄 배선(115) 이 형성된다.
다음 제 4c도에 도시된 것처럼, 풀라즈마 CVD기법에 의하여 구성되어진 전체 표면상에는 두께 200nm의 실리콘 질화막으로 만들어진 스톱퍼(113) 가 형성된다.
다음 제 4d도에 도시된 것처럼, 에칭 마스크로서의 레지스트(도시되지 않음)를 사용하여 스톱퍼(L13)와 상부 알루미늄 배선(115) 과 절연막(104b) 이 부분적으로 제거되어, 하부 알루미늄 배선(112) 과 상부 알루미늄 배선(115) 이 교차하는 영역에 층간 접촉 홀(105)을 형성한다.
홀을 개구하기 위하여 위치를 맞추는 것은 한번으로 충분하며, 개구 지름을 협소하게 할 필요는 없으며 배선의 폭과 거의 동일한 직경을 가져야 한다. 따라서, 위치를 맞춤에 있어서 그 정밀도가 높지않아도 된다.
다음 제 4e도에 도시된 것처럼, 다운플로우 증기 증착법에 의하여 두께가 2000 내지 3000nm인 알루미늄막(114)이 형성되었다.
다음 제 4f도에 도시된 것처럼, 스톱퍼(113)상의 알루미늄막(114)이 연마되어, 층간 접촉 홀(105)내에 알루미늄막(1l4)매립된구조를 형성시킨다.
상기 종래 기술의 제 1 내지 제 4 예는 다음의 단점을 가진다.
종래 기술의 제 1예(미국특허 제 4,789,648호에 개시된 반도체 장치)에 있어서, CMP공정시의 절연막(104a)노출 시점이 연마가 끝나는 순간이다(제 1b도). 따라서, 전기 용량의 변화로서 끝나는 순간을 용이하게 검출할 수 있다.
상기 배선 자체는 알루미늄(알루미늄막(114), 또는 알루미늄 합금)의 단층 구조이기 때문에 층간 접촉 영역에서의 동일 금속과의 접촉은 낮은 접촉 저항을 형성한다. 그러나, 상기 종래 기술의 제 1 예는 일렉트로마이크레이션 (electromigration) 과 스트레스 마이그레이션(stress migration)에 대하여 내성이 약한 단점이있다.
따라서, 종래 기술의 제 1 예의 배선 자체는 계속적인 고신뢰성을 제공할 수 없다.
이러한 문제점을 극복하기 위하여, 일렉트로마이그레이션과 스트레스 마이그레이션에 대하여 높은 도전율과 내성을 갖는 구리나 금과 같은 금속을 사용할 수 있지만, 이들 금속은 실리콘 산화막과 반응하고 절연막과 밀착하는 문제점이 있어 적용하기 어렵다.
종래 기술의 제 2예(미국특허 제 4,944,836호에 개시된 반도체 장치)에 있어서도 종래 기술의 제 1 예와 유사하게, CMP 공정시의 절연막 노출 시점이 연마가 끝나는 순간이다. 따라서, 전기 용량의 변화로서, 끝나는 순간을 용이하게 검출할 수 있다.
상기 배선 자체는 알루미늄막,또는 알루미늄 합금의 단층 구조이기 때문에 층간 접촉 영역에서의 동일 금속과의 접촉은 낮은 접촉저항을 형성한다. 그러나, 상기 종래 기술의 제 1 예와 같이, 본 종래 기술의 제 2예도 일렉트로마이그레이션과 스트레스 마이그레이션에 대하여 내성이 약한 단점이 있다.
상기 종래 기술의 제 2 예에서, 실리콘 산화막과 반응하는 구리 또는 절연막과의 접착이 불량한 금(Au)과 같은 금속은 배선 재료로 사용할 수 없다.
또한, 상기 예의 구조와 공정에서, 연마 공정 시에 사용된 스톱퍼가 유전 상수가 큰 Al2O3일지라도(제 2a도의 Al2O3로된 스톱퍼(113)를 보라), 이것은 배선의 형성 후에 존재하며, 따라서 층간 용량이 증가한다. 이 때문에 전기적 특성이 저하된다.
종래 기술의 제 3 예는 다음과 같은 배선 구조를 사용한다.
즉, 탄탈륨막(106a) 이 구리막(109a)을 보호하며, 따라서 일렉트로마이그레이션과 스트레스 마이그레이션에 대하여 높은 내성을 갖게 한다.
또한, 연마에 의하여 배리어(barrier)금속인 탄탈륨이 제기되는 경우에도, 인마의 종점을 용이하게 검출할 수 있다.
그러나, 종래 기술의 제 3 예에 있어서, 배선의 구조가 멀티레벨 구조인 경우에, 층간 접촉 홀 영역은 상이한, 즉, 하부 멀티레벨배선 위의 도전막인 구리와 하부 멀티레벨 배선 아래의 도전막인 탄탈륨 금속과의 접촉을 제공하게 된다. 결과적으로, 상기 접촉 저항은 구리와 구리와의 접촉 경우보다 저항이 커지게 되며, 또한 멀티레벨배선의 전체 저항을 증가시키며, 따라서 획득되는 반도체 장치의 특성이 양호하지 못하다.
층간 접촉 영역에서 동종 금속과의 접촉이 제공되는 구조를 형성하기 위하여, 연마 공정시에 탄탈륨막(106a)을 남겨 놓은 후에 그 위에 구리막(109a) 을 형성시켜 종래 기술의 제 3 예에 의한 배선이 형성된다(제 3D, 3E 도). 이 경우에, 탄탈륨이 남아있기 때문에, 연마의 종점을 검출할 수 없다.
일본 특개소 제63-207153 호에 개시된 종래 기술의 제 4예에 있어서, 금속막의 CMP공정에서의 절연막이 노출되는시점에서 연마가 종결되고, 따라서, 전기 용량의 변화에 의하여 종점을 용이하게 검출할 수 있다.
그러나, 종래 기술의 제 1 및 제 2 예에 있어서, 배선 자체는 단일층의 알루미늄(알루미늄막(114)또는 알루미늄 합금) 구조를 가진다.(제 4f eh). 층강 접촉 영역에서 동정의 금속이 접촉하여 그 접촉 저항이 낮아졌지만, 종래 기술의 제 4 예도 역시 일렉트로마이그레이션과 스트레스 마이그레이션에 대하여 내성이 약한 단점이 있다.
상기 종래 기술의 제 4 예에 있어서, 층간 접촉 홀이 형성될때, 층간 접촉 홀과 거의 동일한 폭을 갖는 홀이 형성되며, 따라서 개구부를 특별히 협소하게 만들 필요는 없다(제 4d 도). 그러나, 위치 맞춤 패턴로서 맞춘 위치가 부정확하면, 하부 배선의 측벽상에 있는 절연막이 에칭되며, 따라서 이 에칭된 영역도 금속으로 채워지게 된다.
위치 맞춤 마진이 작으며 협소한 배선 피치를 갖는 미세 배선을 형성하는 경우에, 배선간의 단락이 발생할 수 있으며, 따라서 상기예를 미세 디자인 룰을 갖는 반도체 장치에 적용하기 어렵다.
또한, 제 4 예의 구조와 공정에 있어서, 높은 유전 상수를 갖는 실리콘 질화막을 연마공정시에 스톱퍼(113) 로 사용하였으며, 상기 스톱퍼(113)는 배선의 형성후에도 존재하며(제 4f도), 따라서 층간 용량이 증가한다. 이러한 반도체 장치는 우수한 전기 특성을 가지지 못한다.
따라서, 본 발명의 주목적은 상술한 종래 기술인 제 1 예 내지 제 2 예의 단점과 결점을 극복할 수 있는, 금속 배선을 갖는 반도체 장치를 제공하는 것이다.
본 발명의 제 2 목적은 일렉트로마이그레이션과 스트레스 마이그레이션에 대하여 높은 내성을 가지며 또한 장기간 고신뢰성을 갖는 반도체 장치를 제공하는 것이다.
본 발명의 제 3 목적은 층간 접촉 홀 영역에서 동종의 금속이 상호 접촉하게되는 구조를 채택함으로서 접촉 저항이 줄어든 반도체 장치를 제공하는 것이다.
본 발명의 제 4 목적은 배선 금속의 연마 공정시에 높은 정확성으로 연마 공정의 종결을 검출하게 하며, 제조시에 높은 수율과 안정된 전지적 특성을 가지는 반도체 장치를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 양태에 있어서, 확산층을 경유하여 반도체 기판상에 제공된 절연막과, 절연막내에 형성된 층간 접촉 홀과, 층간 접촉 홀의 하부에 제공된 금속 실리사이드층과, 절연막과 층간 접촉 홀 상에 제공된 단일 또는 복수개의 금속막을 갖는 제 1 도전막과, 층간 접촉 홀에 제공된 제 2 도전막과, 제 1 도전막과 제 2 도전막 상에 제공된 제 3 도전막과, 제 3 도전막 상에 제공된 제 4 도전막을 포함하는 금속 배선이 제공되었다.
본 발명의 또다른 양태에 있어서, 확산층을 경유하여 반도체 기판 상에 제공된 절연막과, 절연막내에 형성된 층간 접촉 홀과, 층간 접촉 홀의 하부에 제공된 금속 실리사이드층과, 절연막과 층간 접촉 홀상에 제공된 단일 또는 복수개의 금속막을 갖는 제 1 도전막과, 층간 접촉 홀에 제공된 제 2 도전막과, 제 1 도전막과 제 2 도전막 상에 제공된 제 3 도전막과, 제 3 도전막상에 제공된 제 4 도전막으로 이루어지는 것을 특징으로하는 금속 배선을 갖는 반도체 장치가 제공되었다.
본 발명에 있어서, 본 발명을 구현하는 반도체 장치는 일렉트로 마이그레이션과 스트레스 마이그레이션에 대하여 높은 전기 도전율과 내성을 갖는 배선 구조를 가지며, 또한 용융점이 높은 금속과 실리콘 질화막에 의하여 산화와 부식으로부터 보호되는 배선을 가진다.
또한, 배선이 멀티레벨 구조로 되어있는 경우에도, 층간 접촉 홀영역에서 동종의 금속이 접촉하여 접촉 저항이 줄어든다. 따라서, 본 배선은 종래 예보다 더 우수한 전기 특성과 높은 신뢰성을 제공한다.
또한, 본 발명의 반도체 장치에 있어서, 제조되는 배선 금속의 연마공정시에 높은 정확도를 유지하면서 연마 공정의 종점을 검출할수 있으며, 따라서 안정된 전기 특성과 높은 생산 수율이 보장된다.
본 발명의 바람직한 실시예를 도면과 연관시켜 설명하겠다.
본 발명은 후술된 실시예에 제한되지 않으며, 발명의 사상 범위로부터 벗어남이 없이 변형된 다양한 형태로 구현될 수 있다.
제5a도 내지 제5f도는 본 발명의 제 1 실시예 제조 공정을 단계적으로 도시하는 단면도이다. 제 1 실시예에서, 제5a도에 도시된 것처럼, 실리콘 기판(101) 상에 필드 산화막(102)과 확산층(103)을 형성시키기 위하여, 선택적 산화법과 이온 주입법과 같은 공지 기술을 사용하였다.
다음에,상기 구조위에 약 1000nm두께의 실리콘 산화막인 절연막(104a) 이 SiH4를 소오스로 사용하는 열적 CVD에 의하여 형성된다.
이 경우에, 상기 절연막(104a)은 단일층의 실리콘 산화막일 필요없으며, 인이나 보론을 포함하는 PSG 막이나 BPSG 막일 수도 있으며, 실리콘 산화막과 PSG 막이나 실리콘 산화막과 BPSG 막으로 이루어지는 다층 구조일 수도 있다.
다음에, 포토레지스트(도시되지 않음)를 마스크로 사용하는 반응성이온 에칭법에 의하여, 확산층까지 연장되는 층간 접촉 홀(105)이 형성되고, 그 후에 포토레지스트가 제거된다(제5a도).
제5b도에서, 2내지 10mTorr의 압력과 1.0내지 5.0KW이 RF전력 상태하의 D.C.마그네트론 스퍼터링에 의하여, 제 1 도전막인 탄탈륨막(106a)이 50내지 150nm의 두께로 형성된다.
다음에, 상기 구조물은 질소나 아르곤의 비산화 분위기 하에서 램프를 사용하여 10내지 30초동안 600내지 800℃에서 급속 열처리되어, 확산층(103) 이 탄탈륨막(106a) 과 반응하게되며, 따라서 확산층(103)과 탄탈륨막(106a)사이의 계면에 실리사이드막(107)이 형성된다(제5b도).
상기 실리사이드막(107)은 제 1 도전막인 탄탈륨막(106a) 과 확산층(103)의 접촉 저항을 낮추도록 형성된다.
제 1 도전막인 탄탈륨막(106a) 은, (1) 그 상층에 후공정으로 형성되는 구리막(109a) (제5c 도) 의 구리가 확산층(103) 으로 확산됨을 방지하고 (2) 구리막(109a) 과 베이스 절연막인 실리콘 산화막(절연막(l04a))간의 접착성을 개선시키고 (3) 일렉트로마이그레이션과 스트레스 마이그레이션에 대한 전체 배선의 내성을 개선시킬 목적으로 형성되었다.
제 1 실시예에서, 제 1 도전막으로서 탄탈륨막(106a) 이 사용되었지만, 탄탈륨이외의 다른 금속, 즉, 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오브(Nb), 크롬(Cr), 오스뮴(Os), 코발트(Co), 이리듐(Ir), 니겔(Ni), 팔라듐(Pd), 백금(Pt) 및 이들요소를 포함하는 합금이 사용될 수 있다.
다음 제5c도에서, SiH4와 N2O를 반응성 가스로 사용하는 플라즈마 CVD기법에 의하여 실리콘 산화막으로된 절연막 마스크(108)가 형성된다.
100 내지 300 sccm 의 SiH4, 500 내지 1500 sccm 외 N2O, 300 내지 400℃의 기판 온도, 0.25내지 5.0Torr의 압력, 0.25내지 2KW의 RF전력하에서, 200내지 500nm두께의 실리콘 산화막인 절연막이 우선 형성되며, 그 다음에 공지의 리소그래피와 드라이에칭법에 의하여 불필요한 영역을 제거시킴으로서 상기 절연막 마스크 (108) 이 형성된다.
실리콘 산화막으로된 절연막 마스크(108) 는, 다음 공정에서 구리막(109a) 연마시에(제5d도), 스톱퍼층으로서의 역할을 하며 또한 종점 검출막으로서의 역할도 한다.
다음에, 공지의 Cu-CVD에 의하여 탄탈륨막(106a)과 절연막 마스크(108)상에 200 내지 1000nm의 두께로 제 2 도전막인 구리막(109a) 이 형성된다(제5c도).
낮은 분해 온도를 가지고 비교적 저온하에서도 높은 증기압을 갖는 헥사플루오로아세틸아세토나토코퍼(hexafluomacetylacetonato copper(I))(이하, (hfa)Cu(vtms)로 칭함) 또는 코퍼 비스 헥사플루오로아세틸아세토나토(copper bis hexafluoroacetylacetonato)(이하, Cu(hfa)2로 칭함) 와 같은 화합물을 반응성 가스로 사용하거나, 또는 0.5 내지 20Torr의 압력하에서 100 내지 300℃의 온도에서 수소나 아르곤을 캐리어 가스로 사용하여, 구리막(109a) 형성용 Cu-CVD 가 실행된다.
이때, 층간 접촉 홀(105)(제5a도)의 직경이 매우 작은 경우에, 구리막(109a) 의 스텝 커버리지가 빈약하면 층간 접촉 홀(105)내에 공간이 형성될 수 있다. 따라서, 구리막(109a) 의 스텝 커버리지가 양호한 상태 하에서 Cu-CVD 를 실행할 필요가 있다.
(hfa)Cu(Vtms) 또는 Cu(hfa)2가 소오스로 사용되는 경우에, 상대적으로 낮은 온도에서 성장된 구리막(109a)은 우수한 스텝 커버리지를 가진다. 따라서, 제 1 실시예에서, Cu-CVD 는 상술한 바와 같이 100 내지 300℃, 바람직하게는 150 내지 200℃ 의 상대적 저온에서 실행될 수 있다.
구리막(109a)(제5c도)이 제 1 실시예의 제 2 도전막으로서 사용되었지만, 구리(Cu) 이외에, 알루미늄 또는 알루미늄에 기초한 합금, 금, 구리, 은, 이들 요소를 포함하는 합금이 사용될 수 있다.
다음 제5d도에서, CMP기법중의 하나인 다마신(Damascene)기법에 의하여 구리막(109a)과 절연막 마스크(108)가 연마 제거되고, 따라서 층간 접촉 홀(105)은 구리막(109a)으로 채워지고 탄탈륨막(106a)은 표면에 노출되는 구조로 된다.
이때, 증류수에 A12O3를 첨가한 슬러리가 연마제로 사용되며, 회전 연마 속도와 부하 인가 조건은 연마되는 재료와 연마 양에 따라서 변화된다.
일반적인 CMP기법에 의하여 연마된 표면의 전기 용량의 변화로서 연마의 종점이 검출되기 때문에, 종래의 방법에서는 연마의 종점을 미세하게 검출하는데 어려움이 있다.
그러나, 본 발명의 제 1 실시예에 있어서, 구리막(109a)의 아래에 절연막 마스크(108)가 존재하기 때문에 (제5c도), 절연막 마스크(108) 를 노출시키기 위하여 구리막(109a) 이 연마되는 경우에, 전기 용량이 다소 증가하게되고, 절연막 마스크(108) 가 완전히 연마되면 전기용량은 급속히 감소한다. 이러한 전기 용량의 변화를 검출함으로서, 구리막(109a)의 연마 단계를 포착하고 연마의 종점을 쉽게 포착할 수 있다.
따라서, 본 발명에 있어서, 탄탈륨(106a) 이 노출되는 순간에 연마가 종결되어 탄탈륨이 제거되는 것을 방지할 수 있다. 즉, 종래 방법과 비교시에 본 실시예는 더 우수한 제어성을 갖는 연마 효과를 기대할 수 있다.
언급한 바와같이, 제 1 실시예에서 절연막 마스크(108)로서 실리콘 산화막을 사용하였지만, 이 마스크는 반드시 실리콘 산화막일 필요는 없으며, 실리콘 질화막, 실리콘 산화 질화막, 또는 전기 용량을 제공할 수 있는 폴리마이드 수지막이 사용될 수 있다.
제5e도에서, 2 내지 10 mTorr 의 압력과 1.0 내지 5.0 KW 의 RF전력과 200내지 400℃의 기판 압력하에서, D.C.마그네트론 스퍼터링에 의하여 제 3 도전막인 구리막(109a)이 250내지 500nm의 두께로 형성되었으며, 그 다음에, 제 4 도전막인 탄탈륨막(106a) 이 20 내지 500nm의 두께로 형성된다.
제 3 도전막인 구리막(109a)은 반도체 장치 사이를 연결하는 배선의 주요 도전막으로서의 역할을하며, 제 1 실시예에서의 제 2 도전막인 구리막(109a)과 동일한 금속으로 형성되었다.
제 4 도전막인 탄탈륨막(106b) 은, (1) 제 3 도전막인 구리막(109b)의 구리가 산화되거나 부식되는 것을 방지하고 (2)상부 절연막과의 반응을 방지하고 절연막과의 접착성을 개선시키고 (3) 일렉트로마이그레이션과 스트레스 마이그레이션에 대한 전체 배선의 내성을 개선시킬 목적으로 형성되었다. 제 1 실시예에서, 탄탈륨막(106b)은 제 1 도전막인 탄탈륨막(106a)과 동종의 금속으로 형성된다.
다음에, 100 내지 300 sccm 의 SiH4, 200 내지 1200 sccm 의 NH3, 300내지 400℃의 기판 온도, 0.25내지 5.0Torr의 압력, 1.0내지 4KW 의 RF 전력하에서, 탄탈륨막(106a) 상에 200 내지 400 nm 두께의 실리콘 질화막으로 만들어진 에칭 마스크(110)가 형성되며, 그 다음에공지의 리소그래피와 드라이 에칭법에 의하여 불필요한 영역이 제거되어 패턴된 배선을 형성한다(제5e도).
다음 제5f도에서, 280℃의 온도, 2Pa의 압력, 20sccm의 SiCl4, 20 sccm 의 Cl2, 10 내지 30 sccm 의 NH3, 80 sccm 의 N2, 및 200 KW 의 RF 전력 조건하에서, SiCl4, Cl2, NH3및 N2를 사용하는 반응성 이온 에칭에 의하여 탄탈륨막(106b), 구리막(109b), 탄탈륨막(106a)이 계속적으로 에칭되어 배선이 패턴 되어진다.
이때, 에칭 반응동안에 생성된 실리콘 질화막의 성분과 유사한 생성물이 배선의 측벽에 부착되며, 상기 생성물은 측면 에칭과 부식을 방지하는 역할을 한다.
상기 공정에 의하여 제조된 제 1 실시예의 반도체 장치에 있어서, 층간 접촉 홀과 배선은 동종의 금속으로 연결되기 때문에, 접촉홀과 배선간의 접촉 저항은 종래의 반도체 장치보다 낮으며, 따라서 우수한 전기적 특성이 보장된다.
제 1 실시예의 반도체 장치에서, 고용융점을 갖는 탄탈륨 필름이 배선의 상하에 위치하고 있으며 실리콘 질화막과 성분이 유사한 생성물이 배선의 측벽에 존재하기 때문에, 주요 도전막인 구리막의 산화와부식이 억제되어 계속적인 고신뢰성의 배선을 가능하게 한다.
또한, 매립된 홈 배선에서는 배선을 더 두껍게 하는 것이 용이하며, 그 저항을 줄이기도 쉽다.
제 1 실시예의 반도체 장치는 MOS트랜지스터와 바이폴라 트랜지스터 등의 다양한 종류의 반도체 장치에 적합함은 물론 메모리와 논리회로에도 적합하다. 따라서, 본 발명은 다양한 종류의 반도체 장치와 회로에 적용되며, 특수한 형태에 제한되지 않는다.
제 6a도 내지 제 6e도는 본 발명의 제 2 실시예 반도체 장치의 단계적인 제조 공정을 도시하는 단면도이다.
제 2 실시예에 있어서, 제 6a도에 도시된 것처럼, 실리콘 기판(101), 필드 산화막(102), 확산층(103), 절연막(104a) 이 처음에 형성되고, 그 다음에 절연막(104a)을 통하여 확산층(103) 에 뻗어있는 층간 접촉홀(105) 이 형성된다.
다음에, 2내지 10mTorr의 압력과 1.0 내지 5.0KW의 RF전력상태하의 D.C.마그네트론 스퍼터링에 의하여, 제 1 도전막인 탄탈륨막(106a)이 50내지 150mm의 두께로 형성되며, 그 다음에 제 1 실시예처럼 실리콘 산화막으로된 절연막 마스크(108)가 형성된다.
450내지 600℃의 기판 온도와 2내지 10mTorr의 압력과 3.0 내지 8.0KW의 RF전력 상태하의 D.C.마그네트론 스퍼터링에 의하여, 탄탈륨막(106a) 과 절연막 마스크(108) 상에 제 2 도전막인 구리막(109a)이 200내지 500mm의 두께로 형성된다(제 6a도).
비록 제 2 실시예에서 탄탈륨막(106a) 과 구리막(109a) 을 사용하였지만, 탄탈륨이외에 텅스텐, 몰리브덴을 사용할 수 있으며, 구리이외에 알루미늄, 알루미늄에 기초한 합금 및 금등이 사용될 수 있다.
제 6b도에서, 구리막의 스퍼터링시에 있어서, 진공 상태를 유지하면서 30내지 120초 동안 50내지 700℃에서 열처리가 행해졌으며, 따라서 구리막(109a) 이 층간 접촉 홀(105) 내로 흘러서 채워진다. 이 때, 탄탈륨막(106a) 은 확산층(103) 과 반응하여 실리사이드막(107)을 형성한다.
제 2실시예에 사용된 스퍼터링은 제 1실시예에 사용된 Cu-CVD 기법보다 빈약한 스텝 커버리지를 가지기 때문에, 층간 접촉 홀(105)내로의 구리막(109a)의 충만율이 떨어진다. 그러나, 진공 열처리로 인하여 층간 접촉 홀(105) 내에 구리막(109a) 이 충분히 채워진다.
다음 제 6c도에서, CMP기법중의 하나인 다마신기법에 의하여 구리막(109a)과 절연막 마스크(108)가 연마 제거되며, 따라서 층간 접촉 홀(105)은 구리막(109a)으로 채워지며 탄탈륨막(106a)이 표면에 노출된다.
이때, 증류수에 Al2O3를 첨가한 연마 슬러리가, 회전 연마 속도와 부하 인가 조건은 연마되는 재료와 연마양에 따라서 변화된다.
일반적인 CMP기법에서, 연마된 표면의 전기 용량 변화에 의하여 연마의 종결을 알 수 있기 때문에, 종래의 방법은 연마의 종결을 정확히 알아내는데 어려움이 있다.
그러나, 본 발명의 제 2 실시예에서, 구리막(109a)의 아래에 절연막 마스크(108)가 존재하기 때문에(제 6b 도), 절연막 마스크(108)를 노출시키기 위하여 구리막(109a) 이 연마되는 경우에, 전기 용량이 다소증가하게되고, 절연막 마스크(108)가 완전히 연마되면 전기 용량은 급속히 감소한다. 이러한 전기 용량의 변화를 검출함으로서, 구리막(109a)의 연마 단계를 포착하고 연마의 종점을 쉽게 포착할 수 있다. 따라서, 본 발명에 있어서, 탄탈륨(106a)이 노출되는 순간에 연마가 종결되어 탄탈륨이 제거되는 것을 방지할 수 있다. 즉, 종래방법과 비교시에 본 실시예는 더 우수한 제어성을 갖는 연마 효과를 기대할 수 있다.
제 2 실시예에서 절연막 마스크(108)로서 실리콘 산화막을 사용하였지만, 이 마스크는 반드시 실리콘 산화막일 필요는 없으며, 실리콘 질화막, 또는 전기 용량을 제공할 수 있는 폴리마이드 수지막이 사용될 수 있다.
제 6d 도에서, 2 내지 10 mTorr 의 압력과 1.0 내지 5.0 KW의 RF 전력과 200 내지 400℃의 기판 압력하에서, D.C. 마그네트론 스퍼터링에 의하여 제 3 도전막인 구리막(109b)이 250내지500mm의 두께로 형성되었으며, 그 다음에, 상기 구조위에 제 4 도전막인 탄탈륨막(106b)이 20내지 50nm의 두께로 형성된다.
제 3 도전막인 구리막(109b)은 반도체 장치 사이를 연결하는 배선의 주요 도전막으로서의 역할을 하며, 제 2 실시예에서의 제 2 도전막인 구리막(109a) 과 동일한 금속으로 형성되었다.
제 4 도전막인 탄탈륨막(106b) 은, (1) 제 3 도전막인 구리막(109b)의 구리가 산화되거나 부식되는 것을 방지하고(2)상부 절연막과의 반응을 방지하고 절연막과의 접착성을 개선시키고 (3) 일렉트로마이그레이션과 스트레스 마이그레이션에 대한 전체 배선의 내성을 개선시킬 목적으로 형성되었다. 제 1 실시예에서, 탄탈륨막(106b)은 제 1 도전막인 탄탈륨막(106a)과 동종의 금속으로 형성된다.
다음에, 100 내지 300 sccm 의 SiH4, 200 내지 1200 sccm 의 NH3, 300 내지 400℃의 기판 온도, 0.25내지 5.0Torr의 압력, 1.0내지 4KW의 RF 전력하에서, 탄탈륨막(106a) 상에 200 내지 400mm 두께의 실리콘 질화막으로 만들어진 에칭 마스크(110)가 형성되며,그 다음에 공지의 리소그래피와 드라이 에칭법에 의하여 불필요한 영역이 제거되어 패턴된 배선을 형성한다(제 6d도).
다음 제 6e도에서, 280℃의 온도, 2Pa의 압력, 20sccm의 SiCl4, 20sccm 의 Cl2, 10 내지 30 sccm 의 NH3, 80 sccm 의 N2, 및 200 KW의 RF 전력 조건하에서, SiCl4, Cl2, NH3및 N2를 사용하는 반응성 이온 에칭에 의하여 탄탈륨막(106b), 구리막(109b),탄탈륨막(106a)이 계속적으로 에칭되어 배선이 패턴 되어진다.
또한,구리막(109b)상의 탄탈륨막(106b)과 에칭 마스크(110)와 탄탈륨막(106b) 의 측벽에 부착된 실리콘 질화막과 유사한 화합물의 반응생성물과, 구리막(109b) 과 탄탈륨막(106a) 은 CF4또는 CHF3와 같은 가스를 사용하는 반응성 이온 에칭에 의하여 제거된다.
에칭조건은, 실리콘 질화막(에칭 마스크(110))의 에칭 속도에 대한 실리콘 산화막(절연막(104a))의 에칭 속도비가 커야 하며 실리콘 산화막(절연막(104a))은 에칭되기 어려워야한다.
다음에, 수소를 반응제로 사용하는 선택적 W-CVD 에 의하여, 두께가 15내지 20nm인 W막(111)이 배선(구리막(109b))주위에만 선택적으로 형성된다.
W의 선택적 성장은 다음의 조건하에서 수행된다. 즉, 350 내지 400℃의 온도, 20 내지 80mTorr의 압력, 0.5내지 1.0sccm의 조건하에서 수행된다. 상기 조건 노출비에 따라서, 약 5 내지 7nm/min 의 느린 속도로 W가 성장하며, 따라서 W막의 두께 제어가 용이하다.
제 2 실시예에 형성된 W막(111)은 배선의 부식과 산화를 방지한다.
W막(111)성장시에 우수한 선택성을 얻기위하여, 다음과 같은 두가지 사전 처리가 수행되어야한다.
첫 번째 사전처리에서 불화수소 용액을 사용하여 구리막(109b)과 절연막 마스크(108)의 에칭시에 절연막(104a)의 표면에 만들어진 흠집을 제거한다.
다음의 사전처리는 황산과 같은 구리를 용해시키는 용액을 사용하여 구리막(109b)의 표면을 클리닝한다.
상기 5 번의 공정에 의하여 제조된 제 2 실시예에 의한 반도체 장치에 있어서, 층간 접촉 홀과 배선은 동종의 금속으로 연결되어있기 때문에, 접촉 홀과 배선간의 접촉 저항은 종래의 반도체 장치보다 낮으며, 따라서 제 1 실시예와 같이 우수한 전기적 특성이 보장된다.
용융점이 높은 탄탈륨막(106a)은 배선의 상하에 위치하며 W막은 배선 부근을 덮고 있기 때문에, 주요 도전막인 구리막의 산화와 부식이 억제되며, 따라서 고신뢰성의 배선 형성이 가능하다.
또한, 매립된 홈 배선에서는 배선을 더 두껍게 하는 것이 용이하며, 그 저항을 줄이기도 쉽다.
제1실시예와 유사하게, 제 2 실시예의 반도체 장치는 MOS트랜지스터와 바이폴라 트랜지스터 등의 다양한 종류의 반도체 장치에 적합함은 물론 메모리와 논리회로에도 적합하다.

Claims (10)

  1. (정정) 확산층을 경유하여 반도체 기판상에 제공된 절연막과, 상기 절연막내에 형성된 층간 접촉 홀과, 상기 층간 접촉 홀의 하부에 제공된 금속 실리사이드층과, 상기 절연막과 층간 접촉 홀 상에 제공된 단일 또는 복수개의 금속막을 갖는 제 1 도전막과,상기 층간 접촉 홀에 제공된 제 2 도전막과, 상기 제 1 도전막과 제 2 도전막 상에 제공된 제 3 도전막과, 상기 제 3 도전막 상에 제공된 제 4 도전막을 포함하는 것을 특징으로 하는 금속 배선.
  2. 금속 배선을 갖는 반도체 장치에 있어서, 확산층을 경유하여 반도체 기판상에 제공된 절연막과,상기 절연막내에 형성된 층간 접촉 홀과, 상기 층간 접촉 홀의 하부에 제공된 금속 실리사이드층과, 상기 절연막과 층간 접촉 홀 상에 제공된 단일 또는 복수개의 금속막을 갖는 제 1 도전막과, 상기 층간 접촉 홀에 제공된 제 2 도전막과, 상기 제 1 도전막과 제 2 도전막 상에 제공된 제 3 도전막과, 상기 제 3 도전막 상에 제공된 제 4 도전막을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 l 항에 있어서, 상기 제 1 도전막은 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니 오브(Nb), 탄탈륨(Ta), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 오스뮴(Os), 코발트(Co), 이리듐(Ir), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 및 이들 요소를 포함하는 합금과 합성물의 그룹으로부터 선택된 한 종류 이상의 재료로된 단일 또는 복수개의 금속막으로 이루어짐을 특징으로 하는 금속 배선.
  4. 제 1 항에 있어서, 상기 제 2 도전막과 제 3 도전막은 알루미늄(Al), 구리(Cu),은(Ag), 금(Au), 및 이들 요소를 포함하는 합금의 그룹으로부터 선택된 한 종류 이상외 재료로 형성되어짐을 특징으로하는 금속 배선.
  5. 제 1 항에 있어서, 상기 제 4 도전막은 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오브(Nb), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 및 이들 요소를 포함하는 합금과 합성물의 그룹으로부터 선택된 한 종류 이상의 재료로 형성되어짐을 특징으로 하는 금속 배선.
  6. 제 1 항에 있어서, 상기 제 1 도전막과 제 4 도전막이 동종의 재료로 형성되고,상기 제 2 도전막과 제 3 도전막이 동종의 재료로 형성되어짐을 특징으로 하는 금속 배선.
  7. 제 2 항에 있어서, 상기 제 1 도전막은 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오브(Nb), 탄탈륨(Ta), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 오스뮴(Os), 코발트(Co), 이리듐(Ir), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 및 이들 요소를 포함하는 합금과 합성물의 그룹으로부터 선택된 한 종류이상의 재료로된 단일 또는 복수개의 금속막으로 이루어짐을 특징으로하는 반도체 장치.
  8. 제 2 항에 있어서, 상기 제 2 도전막과 제 3 도전막은 알루미늄(Al), 구리(Cu),은(Ag), 금(Au), 및 이들 요소를 포함하는 합금의 그룹으로부터 선택된 한 종류 이상의 재료로 형성되어짐을 특징으로하는 반도체 장치.
  9. 제 2 항에 있어서, 상기 제 4 도전막은 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오브(Nb), 크롬(Cr), 몰리브덴(Mo), 텅스텐(AV), 및 이들 요소를 포함하는 합금과 합성물의 그룹으로부터 선택된 한 종류 이상의 재료로 형성되어짐을 특징으로하는 반도체 장치.
  10. 제 2 항에 있어서, 상기 제 1 도전막과 제 4 도전막이 동종의 재료로 형성되고,상기 제 2 도전막과 제 3 도전막이 동종의 재료로 형성되어짐을 특징으로 하는 반도체 장치.
KR1019950026519A 1994-08-30 1995-08-25 금속배선 및 반도체장치 KR0185230B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP94-228781 1994-08-30
JP6228781A JP2701751B2 (ja) 1994-08-30 1994-08-30 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
KR0185230B1 true KR0185230B1 (ko) 1999-04-15

Family

ID=16881753

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950026519A KR0185230B1 (ko) 1994-08-30 1995-08-25 금속배선 및 반도체장치

Country Status (3)

Country Link
US (1) US6274932B1 (ko)
JP (1) JP2701751B2 (ko)
KR (1) KR0185230B1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5949114A (en) * 1996-11-07 1999-09-07 Micron Technology, Inc. Semiconductor device having increased breakdown voltage and method of fabricating same
KR100430682B1 (ko) * 1996-12-31 2004-07-12 주식회사 하이닉스반도체 반도체소자의금속배선형성방법
US6222267B1 (en) 1997-06-17 2001-04-24 Yamaha Corporation Semiconductor device and manufacturing thereof
KR100477833B1 (ko) * 1997-12-27 2005-06-21 주식회사 하이닉스반도체 반도체소자의장벽금속막형성방법
US6660647B1 (en) * 1998-03-12 2003-12-09 Hitachi, Ltd. Method for processing surface of sample
US6164993A (en) * 1999-02-12 2000-12-26 Micron Technology, Inc. Zero insertion force sockets using negative thermal expansion materials
JP4322347B2 (ja) 1999-03-15 2009-08-26 エルピーダメモリ株式会社 半導体装置およびその製造方法
US6506675B1 (en) * 1999-07-09 2003-01-14 Kabushiki Kaisha Toshiba Copper film selective formation method
JP4554011B2 (ja) * 1999-08-10 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP2001284347A (ja) * 2000-03-31 2001-10-12 Canon Sales Co Inc 成膜方法及び半導体装置の製造方法
US6429531B1 (en) * 2000-04-18 2002-08-06 Motorola, Inc. Method and apparatus for manufacturing an interconnect structure
US6573606B2 (en) * 2001-06-14 2003-06-03 International Business Machines Corporation Chip to wiring interface with single metal alloy layer applied to surface of copper interconnect
KR100421914B1 (ko) * 2001-12-28 2004-03-11 엘지.필립스 엘시디 주식회사 액정표시장치 제조 방법
US6905964B2 (en) 2003-01-09 2005-06-14 Chartered Semiconductor Manufacturing Ltd. Method of fabricating self-aligned metal barriers by atomic layer deposition on the copper layer

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4789648A (en) 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
US4944836A (en) 1985-10-28 1990-07-31 International Business Machines Corporation Chem-mech polishing method for producing coplanar metal/insulator films on a substrate
JPS62241373A (ja) * 1986-04-11 1987-10-22 Mitsubishi Electric Corp 半導体装置
JPS63207153A (ja) 1987-02-24 1988-08-26 Fujitsu Ltd 半導体装置の製造方法
JPH01298765A (ja) * 1988-05-27 1989-12-01 Fujitsu Ltd 半導体装置及びその製造方法
JPH0244719A (ja) * 1988-08-05 1990-02-14 Hitachi Ltd 銅配線の構造，製法及び製造装置
JPH02278827A (ja) * 1989-04-20 1990-11-15 Nec Corp 半導体集積回路装置の配線構造とその形成方法
US5270254A (en) * 1991-03-27 1993-12-14 Sgs-Thomson Microelectronics, Inc. Integrated circuit metallization with zero contact enclosure requirements and method of making the same
JPH06208968A (ja) * 1993-01-08 1994-07-26 Toshiba Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JPH0869980A (ja) 1996-03-12
JP2701751B2 (ja) 1998-01-21
US6274932B1 (en) 2001-08-14

Similar Documents

Publication Publication Date Title
US6992005B2 (en) Semiconductor device and method of manufacturing the same
EP0279588B1 (en) Contact in a contact hole in a semiconductor and method of producing same
KR100711526B1 (ko) 구리 연결선을 갖는 반도체 장치의 제조방법
US7070687B2 (en) Apparatus and method of surface treatment for electrolytic and electroless plating of metals in integrated circuit manufacturing
US6878632B2 (en) Semiconductor device having a conductive layer with a cobalt tungsten phosphorus coating and a manufacturing method thereof
US6350687B1 (en) Method of fabricating improved copper metallization including forming and removing passivation layer before forming capping film
US6706626B2 (en) Method of fabricating contact plug
US6054398A (en) Semiconductor interconnect barrier for fluorinated dielectrics
US7319071B2 (en) Methods for forming a metallic damascene structure
US20030207564A1 (en) Copper dual damascene interconnect technology
US6274923B1 (en) Semiconductor device and method for making the same
US6384481B1 (en) Single step electroplating process for interconnect via fill and metal line patterning
KR0185230B1 (ko) 금속배선 및 반도체장치
WO2000019524A9 (en) Ic interconnect structures and methods for making same
CN101188210A (zh) 半导体结构的形成方法
EP1330842B1 (en) Low temperature hillock suppression method in integrated circuit interconnects
US6518173B1 (en) Method for avoiding fluorine contamination of copper interconnects
JP2004505447A (ja) 界面および接着性が改良された銅配線キャップ層を形成する方法
US20090093115A1 (en) Method for forming metal line of semiconductor device by annealing aluminum and copper layers together
KR100338941B1 (ko) 반도체소자의 컨택 형성방법
JP2000156406A (ja) 半導体装置およびその製造方法
KR100450738B1 (ko) 알루미늄 금속 배선 형성방법
US6602787B2 (en) Method for fabricating semiconductor devices
US6927160B1 (en) Fabrication of copper-containing region such as electrical interconnect
US6291346B1 (en) Titanium silicide layer formation method

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20031205

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee