KR100477833B1 - 반도체소자의장벽금속막형성방법 - Google Patents

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Abstract

본 발명은 금속장벽막으로 Ti/TiN막을 사용하였을 때 나타나는 TiSi2막의 열공정에 따른 상전이로 인하여 장벽금속막의 파괴 및 콘택저항증가 등의 문제점을 극복하기 위한 반도체 소자의 장벽금속막 형성 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 실리콘 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 상기 실리콘 기판을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 통하여 노출된 상기 실리콘 기판과 콘택되는 티타늄지르코늄합금막을 형성하는 단계; 상기 티타늄지르코늄합금막 상에 티타늄질화막을 형성하는 단계; 및 상기 실리콘 기판과 상기 티타늄지르코늄합금막을 반응시켜 티타늄지르코늄실리사이드막을 형성하기 위해 열처리 공정을 실시하는 단계를 포함하는 반도체 소자의 장벽금속막 형성 방법을 제공한다.

Description

반도체 소자의 장벽금속막 형성 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 콘택 저항을 감소시킬 수 있는 반도체 소자의 장벽금속막 형성 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 소자에서 층간절연막의 선택적 식각으로 형성되는 콘택홀을 통하여 상부금속막과 하부의 전도막이 콘택된다. 일반적으로 하부의 전도막은 실리콘 기판을 의미하는데 상부금속막으로부터 이러한 실리콘 기판으로 금속성분이 침투하여 콘택 저항을 증가시키는 문제점이 유발된다. 이러한 문제점을 극복하기 위하여 Ti/TiN막의 장벽금속막을 형성한다.
즉, 도1에 도시된 바와 같이 불순물이 도핑된 영역(12)이 형성된 실리콘 기판(11) 상부에 층간절연막(13)을 형성하고, 이러한 층간절연막을 선택식각하여 상기 불순물이 도핑된 영역(12)을 노출시키는 콘택홀을 형성한다. 그리고, 노출된 불순물이 도핑된 영역(12)과 콘택되는 상부금속막을 증착하기 전에 장벽금속막으로 물리적 기상 증착법(이하 PVD방법)에 의한 Ti막(14), TiN막(15)을 차례로 적층한다.
이러한, 실리콘 기판(11)과 TiN막(15) 사이에 증착하는 Ti(14)막은, TiN막(15)과 실리콘 기판(11)과의 접착력 향상 및 열처리후 형성되는 TiSi2에 의한 콘택 저항 감소 등의 장점을 나타낸다.
그러나 TiSi2막의 형성은 소자의 저항을 감소시키는 장점을 갖는 반면 후속으로 진행되는 650℃ 이상의 고온 열처리 공정에 의하여 저심사방정계(이하 C-49상이라 함)를 나타내는 TiSi2막이 부분적으로 면심사방정계(이하 C-54상이라 함)로 상전이 된다. 이러한 C-54상은 실리콘 기판(11) 등의 하부층보다 표면에너지가 높기 때문에 TiSi2막의 부분적인 응집화를 유발하여 TiN(15) 등의 장벽금속막 표면이 거칠어져 장벽금속막을 파괴시키며 결과적으로 소자의 콘택 저항을 증가시키며 열적 안정성이 감소되며 누설 전류 등이 커져 전기적 특성이 저하되는 문제점을 야기시키다.
상기와 같은 제반 요구 사항에 의해 안출된 본 발명은, 반도체 소자의 제조시, 장벽금속막으로 Ti/TiN막을 사용하였을 때 나타나는 TiSi2막의 열공정에 따른 상전이로 인하여 장벽금속막의 파괴 및 콘택저항증가 등의 문제점을 극복할 수 있는 반도체 소자 제조 방법을 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은, 실리콘 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 상기 실리콘 기판을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 통하여 노출된 상기 실리콘 기판과 콘택되는 티타늄지르코늄합금막을 형성하는 단계; 상기 티타늄지르코늄합금막 상에 티타늄질화막을 형성하는 단계; 및 상기 실리콘 기판과 상기 티타늄지르코늄합금막을 반응시켜 티타늄지르코늄실리사이드막을 형성하기 위해 열처리 공정을 실시하는 단계를 포함하는 반도체 소자의 장벽금속막 형성 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도2a 내지 도2c는 본 발명의 일실시예에 따른 반도체 소자의 장벽금속막 형성 방법을 나타내는 공정 단면도이다.
먼저, 도2a에 도시된 바와 같이, 실리콘 기판(21) 상부에 게이트산화막(23), 폴리실리콘막(24)을 적층한후 패터닝하고, 노출되는 실리콘 기판(21)에 불순물을 고농도로 주입하여 소스 및 드레인 영역(22)을 형성하여 트랜지스터를 형성한다. 이러한 트랜지스터를 절연시키는 층간절연막으로 SiO2막(25)을 증착한 후, 상기 소스 및 드레인 영역(22)을 노출시키는 콘택홀을 형성한다. 그리고, 전처리 공정을 통해 콘택홀 저면에 형성된 자연 산화막(도시되지 않음)을 제거한 후, 고진공으로 유지된 반응성 스퍼터링 장치를 이용하여 Zr(26)막 또는 Ti-Zr막을 증착 한다. 그 위에 TiN막(27)을 증착하여 산소 및 질소 분위기에서 열처리한다. 열처리는 급속열처리(Rapid Temperature Process)나 퍼니스(furnace)모두 사용하여 실시 가능하다.
다음으로, 도2b에 도시된 바와 같이, TiN막(27)의 결정립계로 산소나 질소등으로 스터핑(stuffing)공정을 해주기 위해 열처리하는데, 이때 소스 및 드레인 영역(22)과 Zr(26)막 또는 Ti-Zr막과의 반응으로 C-49상의 ZrSi2(29)이나 TiZrSix를 형성시켜 콘택 저항을 감소시켜준다. 또한 층간절연막으로 사용한 SiO2막(25)과 접하는 Zr막(26)을 ZrSiXOY(28)로 변형된다.
마지막으로, 도2c에 도시된 바와 같이, 열처리 후 CVD(chemical vapor deposition) 혹은 PVD(physical vapor deposition)법을 이용하여 Al합금 혹은 텅스텐 등의 금속 배선층을 증착한다.
전술한 바와 같이 본 발명은, 장벽금속막 형성에 있어서 기존의 Ti/TiN막 대신 Zr/TiN막이나 Zr-Ti합금막/TiN막을 사용하고 고온의 열처리 공정에 따라 응집화 되지 않는 ZrSi2이나 TiZrSix를 형성함으로써 장벽금속막의 파괴를 방지하여 특성을 향상시키게 한다.
본 발명에서 제시한 Zr은 Ti과 같은 족의 원소로 화학적 성질이 Ti와 매우 비슷하나, ZrSi2(29)는 TiSi2처럼 열처리 온도에 따라 C-49상에서 C-54상으로 상전이를 갖지 않고 C-49상의 단일상을 갖는다. 또한 Zr은 실리사이드를 형성할 때 실리콘 소모량이 적으며 열처리후 표면 거칠기에서 TiSi2보다 뛰어나 기존의 실리콘 기판/Ti/TiN에서 TiSi2 형성에 의한 TiN박막의 확산 방지능력의 열화 현상을 개선할 수 있다. 또한 소량의 Zr을 첨가한 Ti-Zr 합금막을 사용할 때 전기적 특성이 TiSi2와 비숫한 TiZrSix화합물을 형성하여 TiN의 전기적 및 열적 안정성 향상을 추구할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은, 장벽금속막의 형성에 있어서, Zr막 이나 Zr이 첨가된 Zr-Ti합금막을 이용하여 열처리 공정후 ZrSi2/TiN이나 TiZrSix/TiN구조의 장벽금속막을 형성함으로, 종래에 장벽금속막이 파괴되는 현상을 방지할 수 있을 뿐만 아니라 콘택저항의 증가를 방지하여 결과적으로 소자의 수율 및 신뢰성을 향상시킨다.
도1은 종래 기술에 따른 장벽금속막의 단면도.
도2a 내지 도2c는 본 발명의 일실시예에 따른 반도체 소자의 장벽금속막 형성 방법.
* 도면의 주요부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 소스 및 드레인 영역
23 : 게이트 산화막 24 : 폴리실리콘막
25 : SiO2막
26 : 지르코늄막(Zr) 27 : 티타늄나이트라이드(TiN)막
28, 29 : 지르코늄실리사이드막(ZrSi2)
30: 알루미늄막

Claims (6)

  1. 실리콘 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 실리콘 기판을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 통하여 노출된 상기 실리콘 기판과 콘택되는 티타늄지르코늄합금막을 형성하는 단계;
    상기 티타늄지르코늄합금막 상에 티타늄질화막을 형성하는 단계; 및
    상기 실리콘 기판과 상기 티타늄지르코늄합금막을 반응시켜 티타늄지르코늄실리사이드막을 형성하기 위해 열처리 공정을 실시하는 단계
    를 포함하는 반도체 소자의 장벽금속막 형성 방법.
  2. 제1항에 있어서,
    상기 티타늄지르코늄합금막을 100Å 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 장벽금속막 형성 방법.
  3. 제1항에 있어서,
    상기 티타늄지르코늄합금막에서 지르코늄의 첨가 비율은 2.5% 내지 50%인 것을 특징으로 하는 반도체 소자의 장벽금속막 형성 방법.
  4. 제1항에 있어서,
    상기 열처리 공정은 300℃ 내지 850℃ 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 장벽금속막 형성 방법.
  5. 제1항에 있어서,
    상기 열처리 공정은 N2 또는 O2 공정분위기에서 실시하는 것을 특징으로 하는 반도체 소자의 장벽금속막 형성 방법.
  6. 제5항에 있어서,
    상기 열처리 공정은 아르곤을 포함하는 N2 분위기에서 실시하는 것을 특징으로 하는 반도체 소자의 장벽금속막 형성 방법.
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