KR100268802B1 - 반도체 소자의 금속배선 형성방법 - Google Patents
반도체 소자의 금속배선 형성방법 Download PDFInfo
- Publication number
- KR100268802B1 KR100268802B1 KR1019970028715A KR19970028715A KR100268802B1 KR 100268802 B1 KR100268802 B1 KR 100268802B1 KR 1019970028715 A KR1019970028715 A KR 1019970028715A KR 19970028715 A KR19970028715 A KR 19970028715A KR 100268802 B1 KR100268802 B1 KR 100268802B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- tin
- forming
- contact hole
- metal wiring
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 43
- 239000002184 metal Substances 0.000 title claims abstract description 36
- 239000004065 semiconductor Substances 0.000 title claims abstract description 6
- 230000015572 biosynthetic process Effects 0.000 title description 3
- 238000009792 diffusion process Methods 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 230000004888 barrier function Effects 0.000 claims abstract description 13
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 13
- 239000010703 silicon Substances 0.000 claims abstract description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 12
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 42
- 238000010438 heat treatment Methods 0.000 claims description 11
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 238000005546 reactive sputtering Methods 0.000 claims description 4
- 238000005240 physical vapour deposition Methods 0.000 claims description 3
- 229910000838 Al alloy Inorganic materials 0.000 claims description 2
- 229910010421 TiNx Inorganic materials 0.000 abstract 4
- 229910008479 TiSi2 Inorganic materials 0.000 abstract 1
- 230000003667 anti-reflective effect Effects 0.000 abstract 1
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 52
- 238000000151 deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000005755 formation reaction Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910010380 TiNi Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32051—Deposition of metallic or metal-silicide layers
- H01L21/32053—Deposition of metallic or metal-silicide layers of metal-silicide layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
- H01L21/76864—Thermal treatment
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 확산방지 금속층 형성을 위해 TiNx/TiNy다중 층으로 형성하여 후속 열처리 공정에서 Ti가 많은 TiNx층만이 Tisi2형성 반응에 기여하여 매우 얇은 Tisi2를 형성할 수 있어 양호한 콘택 특성을 얻을 수 있고, 또한 TiNy층이 고온 열처리 후에도 매우 안정하게 유지될 수 있어 종래의 Ti/TiN 공정 내지는 TiNx공정보다 개선된 결과를 얻어 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있는 기술이다.
Description
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 확산방지금속층을 반응성 스퍼터링 방법으로 형성한 후, 고온 열처리하여 실리콘 기판과의 사이에 얇은 금속층을 형성함에 의해 소자의 전기적 특성을 양호하게 하고, 확산 방지능력을 확보할 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.
종래의 일반적인 금속배선 형성 공정은 아래의 공정단계로 이루어진다.
즉, 하부 절연막 상부에 하부금속층을 도포한 후 패턴 공정으로 하부 금속배선을 형성한다. 그 후 얇은 절연막을 증착시킨 다음 상기 절연막을 평탄화한다. 그 후 금속배선들간의 연결을 위해 콘택 마스크를 이용한 식각공정으로 콘텍홀을 형성하고, Al을 금속배선 물질로 하여 화학기상증착(Chemical Vapor Deposition; 이하 CVD 라 칭함)방법으로 증착한다. 이 후 에치백(etchback) 공정으로 상기 증착된 금속배선 물질을 식각하여 상기 콘택홀내에 금속 플러그를 형성한다.
다음으로 전체구조 상부에 식각 차단층을 형성한 후 절연물질로서 SiO2를 CVD 방법으로 증착한다.
그 후 상기 종착된 SiO2막의 상부에 상부 금속배선을 다시 형성하기 위해 금속 배선 물질인을 증착한 후 평탄화시키고, 상기 평탄화된 배선물질 상부에 절연물질로 다시 절연층을 형성한다.
이상 상기와 같은 종래의 기술에 따른 금속 배선 형성 방법에 있어서, 확산방지 금속층을 적층할 시 Si-기판/Ti/TiN이나 Si-기판/TiN 혹은 Si-기판/TiNx등의 확산방지 금속층을 적층하는 기술을 널리 사용하고 있다.
그러나 상기의 종래의 방법들은 Ti와 Si-기판과의 반응에 의한 접합손실, TiN 층만의 증착에 의한 높은 콘택저항 그리고 TiNx단일층 증착에 의한 Tisi2형성두께 조절의 난이성등이 고집적 소자에의 적용을 어렵게 하는 문제점이 있다.
따라서 본 발명은 상기의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 확산 방지 금속층을 반응성 스퍼터링 방법으로 형성한 후, 고온 열처리하여 실리콘 기판과의 사이애 얇은 금속층을 형성함에 의해 소자의 전기적 특성을 양호하게 하고, 확산 방지능력을 확보할 수 있는 반도체 소자의 금속배선 형성방법을 제공함에 그 목적이 있다.
제1도 내지 제4도는 본 발명의 방법에 따른 금속 배선 형성 공정단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 절연막
3 :TiNx층 4 : TiNy층
5 : TiN2층 6 : Tisi2층
7 : 금속배선층 8 : 반사 방지층
9 : 콘택홀
상기 목적을 달성하기 위한 본 발명의 방법에 의하면, 실리콘기판 상주에 콘택홀이 구비된 절연막을 형성하는 단계와, 전체표면 상부에 확산방지층으로 Ti를 다량 함유하는 TiNx층(0＜x＜1)을 형성하는 단계와, 상기 TiNy층(0＜x＜1) 상부에 확산방지층으로 N을 다량 함유하는 TiNy층(1≤y≤1.2)을 형성하는 단계와, 급속열처리공정을 실시하여 상기 콘택홀 저부에서 상기 실리콘기판과 상기 TiNx층이 반응하여 Tisi2층이 형성되도록 하는 동시에 상기 TiNx층과 TiNy층은 TiNz(0.8≤z≤1.2)으로 형성되도록 하는 단계와, 전체표면 상부에 금속배선층과 반사방지층을 순차적으로 형성하는 단계로 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대한 상세한 설명을 하기로 한다.
제1도 내지 제4도는 본 발명의 방법에 따른 금속 배선 형성 공정단계를 도시한 단면도이다.
먼저 실리콘기판(1)의 상부에 절연막(2)을 형성한 후 금속 배선들간의 연결을 위해 상기 절연막(2)을 콘택 마스크를 이용한 식각공정으로 콘택홀(9)을 형성한다. 이때, 상기 콘택홀(9)은 비트라인 형성을 위한 콘택홀(9)일 수도 있다.
그 후 전처리 공정을 통해 콘택홀(9)의 하부에 형성된 자연 산화막을 제거한다. 그리고 고진공으로 유지된 반응성 스퍼터링 장치를 이용하여 Ti가 많이 함유된(Ti-rich) TiNx층(3)을 형성한다. 이때, 상기 TiNx층(3)에서 x의 범위는 0＜x＜1으로 한다.
이때 상기 TiNx층(3)의 두께는 증착장치의 성능과 소자의 콘택 단차비에 따라 다르나 일반적으로 예정된 전체 확산방지 금속층 두께의 10∼60%를 증착하여 추후 형성되어질 두께를 조절한다. (제1도 참조).
다음, TiNx층(3) 형성후 전체구조 상부에 TiNy층(4)을 형성한다. 이때, 상기 TiNy층(4)에서 y의 범위는 1≤y≤1.2로 하고, 증착조건은 상기 TiNx층(3) 형성시와 동일한 스퍼터링 챔버에서 진공파괴 없이 인시튜(insitu)로 증착하는 조건으로 한다.
상기 TiNy층(4)은 후속 열처리 공정에서도 TiNi2층 형성에 기여하지 않고 단지 확산 방지 금속 역할만을 한다. (제2도 참조)
이후, 급속열처리공정(rapid thermal process, RTP)이나 로(Furnace) 등을 이용한 열처리 공정을 실시한다. 이때, 상기 콘택홀(7)의 저부에 실리콘기판(1)/Tisi2층(6)/TiNz층(5)의 적층구조가 형성된다. 이때, 상기 TiNz층(5)에서 z의 범위는 0.8≤z≤1.2로 하고, 상기 급속열처리공정은 650∼850℃ 사이의 온도와 N2혹은 N2+ Ar 분위기 하에서 진행한다.
상기 Tisi2층(6)은 열처리 온도와 시간에 따라 C49나 C54상으로 형성될 수도 있고, C49나 C54 상이 혼재된 상으로 형성될 수도 있다. (제3도 참조)
상기 열처리공정 후, 화학기상증착(Chemical Vapor Deposition, CVD) 혹은 물리기상증착(Physical Vapor Ddposition, PVD )법을 이용하여 Al 합금 혹은 W등의 금속배선층(7)을 형성한다. 그 후 금속 배선 마스크 작업을 위해 상기 금속배선층(7)의 상부에 반사방지층(8)을 형성한다. (제4도 참조)
따라서 상기한 바와 같이, 확산 방지층 형성에 있어 종래의 Ti/TiN층 대신 TiNx/TiNy층을 형성하여 원하는 두께의 Tisi2형성을 가능하게 한다.
한편, 본 발명은 얇은 접합을 갖는 소자의 금속 콘택에서 뿐만 아니라, 후속 열공정0℃ 이상인 경우에 있어서도 적용함으로써, 후속 열공정에 관계없이 열안정성을 확보할 수 있다. 특히 기가(giga) 디램 소자급에서의 W-비트라인 공정의 확산 방지 금속으로의 사용이 유망시 되고, 또한 고유전체 공정에서 필요로 하는 전극 확산 방지 막으로의 사용도 가능하다.
이상 상술한 바와 같은 본 발명의 방법에 의하면, 확산 방지 금속층 형성을 위해 TiNx/TiNy다중층으로 형성하기 때문에 후속 열처리 공정에서 Ti가 많은 TiNx층만이 Tisi2형성 반응에 기여하여 매우 얇은 Tisi2를 형성할 수 있어 양호한 콘택 특성을 얻을 수 있다.
또한 TiNy층이 고온 열처리 후에도 매우 안정하게 유지될 수 있어 종래의 Ti/TiN 공정 내지는 TiNx공정보다 개선된 결과를 얻을 수 있다.
Claims (5)
- 실리콘기판 상부에 콘택홀이 구비된 절연막을 형성하는 단계와, 전체표면 상부에 확산방지층으로 Ti를 다량 함유하는 TiNx층(0＜x＜1)을 형성하는 단계와, 상기 층(0＜x＜1) 상부에 확산방지층으로 N을 다량 함유하는 TiNy층(1≤y≤1.2)을 형성하는 단계와, 급속열처리공정을 실시하여 상기 콘택홀 저부에서 상기 실리콘기판과 상기 TiNx층이 반응하여 Tisi2층이 형성되도록 하는 동시에 상기 TiNx층과 TiNy층은 TiNz(0.8≤z≤1.2)으로 형성되도록 하는 단계와, 전체표면 상부에 금속배선층과 반사방지층을 순차적으로 형성하는 단계로 구성되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1항에 있어서, 상기 TiNx층의 두께는 형성하고자 하는 확산방지 금속층의 전체 두께중 10~60% 범위로 반응성 스퍼터링법으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1항에 있어서, 상기 급속열처리 공정은 650~850℃ 사이의 온도와 N2혹은 N2+ Ar 분위기하에서 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1항에 있어서, 상기 금속배선층은 화학기상증착방법 또는 물리기상증착방법으로 증착된 Al합금층 또는 W층을 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1항에 있어서, 상기 콘택홀은 비트라인 콘택홀인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970028715A KR100268802B1 (ko) | 1997-06-28 | 1997-06-28 | 반도체 소자의 금속배선 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970028715A KR100268802B1 (ko) | 1997-06-28 | 1997-06-28 | 반도체 소자의 금속배선 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990004588A KR19990004588A (ko) | 1999-01-15 |
| KR100268802B1 true KR100268802B1 (ko) | 2000-11-01 |
Family
ID=19512075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970028715A KR100268802B1 (ko) | 1997-06-28 | 1997-06-28 | 반도체 소자의 금속배선 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100268802B1 (ko) |
-
1997
- 1997-06-28 KR KR1019970028715A patent/KR100268802B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990004588A (ko) | 1999-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5084417A (en) | Method for selective deposition of refractory metals on silicon substrates and device formed thereby | |
| US5221853A (en) | MOSFET with a refractory metal film, a silicide film and a nitride film formed on and in contact with a source, drain and gate region | |
| US5970370A (en) | Manufacturing capping layer for the fabrication of cobalt salicide structures | |
| US6162649A (en) | Method of manufacturing ferroelectric memory device | |
| US6514841B2 (en) | Method for manufacturing gate structure for use in semiconductor device | |
| US5202287A (en) | Method for a two step selective deposition of refractory metals utilizing SiH4 reduction and H2 reduction | |
| US6121139A (en) | Ti-rich TiN insertion layer for suppression of bridging during a salicide procedure | |
| US6100191A (en) | Method for forming self-aligned silicide layers on sub-quarter micron VLSI circuits | |
| US20030132521A1 (en) | Method for electrical interconnection employing salicide bridge | |
| US4954852A (en) | Sputtered metallic silicide gate for GaAs integrated circuits | |
| KR100290467B1 (ko) | 반도체소자의확산방지막형성방법 | |
| JP2002026021A (ja) | 半導体装置のメタルパターンの形成方法 | |
| KR100268802B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR0174878B1 (ko) | 확산 장벽층 형성방법 | |
| KR100548596B1 (ko) | 반도체장치의 제조방법 | |
| KR20000041456A (ko) | 티타늄 폴리사이드 게이트 전극 형성방법 | |
| KR19980060526A (ko) | 반도체 소자의 금속 배선 형성방법 | |
| KR100307827B1 (ko) | 반도체소자의 금속배선 콘택 형성방법 | |
| JP3288010B2 (ja) | 半導体素子の金属配線形成方法 | |
| KR20040001861A (ko) | 금속게이트전극 및 그 제조 방법 | |
| KR100342826B1 (ko) | 반도체소자의베리어금속층형성방법 | |
| KR100400769B1 (ko) | 반도체 소자의 확산 방지막 형성 방법 | |
| KR100515076B1 (ko) | 반도체 소자의 확산방지막 형성 방법 | |
| KR100564417B1 (ko) | 반도체소자의 비트라인 형성방법 | |
| KR100477833B1 (ko) | 반도체소자의장벽금속막형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090624 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |