JP2002026021A - 半導体装置のメタルパターンの形成方法 - Google Patents

半導体装置のメタルパターンの形成方法

Info

Publication number
JP2002026021A
JP2002026021A JP2001166573A JP2001166573A JP2002026021A JP 2002026021 A JP2002026021 A JP 2002026021A JP 2001166573 A JP2001166573 A JP 2001166573A JP 2001166573 A JP2001166573 A JP 2001166573A JP 2002026021 A JP2002026021 A JP 2002026021A
Authority
JP
Japan
Prior art keywords
film
pattern
metal
forming
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001166573A
Other languages
English (en)
Other versions
JP4307544B2 (ja
Inventor
Won-Sang Song
源祥 宋
In-Sun Park
仁善 朴
Kyohan Gu
京範 具
Young-Cheon Kim
榮泉 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2002026021A publication Critical patent/JP2002026021A/ja
Application granted granted Critical
Publication of JP4307544B2 publication Critical patent/JP4307544B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/7685Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855After-treatment introducing at least one additional element into the layer
    • H01L21/76856After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76867Barrier, adhesion or liner layers characterized by methods of formation other than PVD, CVD or deposition from a liquids

Abstract

(57)【要約】 【課題】 品質が向上した半導体装置のメタルパターン
を容易に製造することができる半導体装置のメタルパタ
ーンの形成方法を提供する。 【解決手段】 基板200や絶縁膜210の上部にTi
膜およびメタル膜を形成する。得られたTi膜およびメ
タル膜をパターニングしてTi膜パターンおよびメタル
膜パターンからなる配線層パターンを形成する。Ti膜
パターンの露出した部分と反応し主生成物としてTiN
膜221cを形成する窒素含有化合物の雰囲気下で熱処
理する。メタル膜を形成した後に、他工程の間接的な影
響によって安定性や付着力が弱化される問題を解決し、
向上した品質を有する半導体装置のメタルパターン22
0を形成することができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置のメタル
パターンの形成方法に関するものであり、より具体的に
は、メタル膜パターンの形成後に他工程の間接的な影響
によって安定性や付着力が弱くなる問題を解決し、向上
した品質を有する半導体装置のメタルパターンの形成方
法に関するものである。
【0002】
【従来の技術】近来、コンピュータのような情報媒体の
急速な普及に伴って、半導体装置は飛躍的に発展してい
る。その機能面において、半導体装置は高速に動作する
ことと同時に大容量の貯蔵能力を有することが要求され
る。このような要求に応じて、半導体装置は集積度、信
頼性および応答速度などを向上させる方向に製造技術が
発展している。これによって、半導体装置の集積度向上
のために製造技術に関する要求が厳しくなっているだけ
でなく、製造技術と関連して半導体装置を構成する物質
に関する要求も厳しくなっている。
【0003】特に、半導体装置の集積度を向上させるた
めに素子の線幅がサブ−ミクロン以下のサイズに減少す
ることに従って、チャネル長さ、活性領域間の距離、ビ
アホールやスタッドの大きさ、メタル間接触幅などの値
が減少する。これによって、トランジスターではショー
トチャネル効果(SCE:short channel
effect)または安定性の面でいろいろな問題が
発生し、メタルパターンではメタル線幅の減少によって
抵抗や膜付着力の面で問題が発生している。
【0004】特に、メタル膜を塗布してメタルパターン
を形成する工程の実施や、後続の他工程の間接的な影響
によって、メタル膜パターンの安定性や付着力が劣化す
る場合がある。図1から図4には、従来の方法によるメ
タルパターンの形成方法を工程順序に従って簡略化して
説明するための断面図を示した。
【0005】まず、図1を参照すれば、不純物ドーピン
グ領域101が形成された半導体基板100の上部には
フォトリソグラフィによって形成された開口部112を
有するシリコン酸化物の絶縁膜110が形成されてい
る。図2に示すように、メタルパターンを形成するため
の工程を実施するのに、まず、Tiをスパッタリングや
CVD方法により約30〜500Å厚みに蒸着して、T
i膜121を形成する。Ti膜121は、後続して蒸着
されるメタル物質と下部のシリコン酸化物層との間の付
着力を向上させるために適用される。この上部に後続工
程で形成されるメタル膜のメタル物質が下部の活性領域
に浸透することを防止するための長壁層として、TiN
膜122を約50〜2000Å厚みに形成する。以後、
タングステン、アルミニウムなどのようなメタルを約3
00〜8000Å厚みに塗布してメタル膜123を形成
し、これの上部にSiNを塗布してSiN膜124を形
成する。
【0006】SiN膜124はシラン(SiH4)ガス
と窒素(N2)ガスの混合ガスまたはシラン(SiH4
ガスと酸化窒素(N2O)ガスの混合ガスの存在下で約
400〜600℃の温度で加熱すれば、低圧化学気相堆
積(LPCVD:low pressure chem
ical vapor deposition)方法で
SiNが堆積して形成される。低圧化学気相堆積方式は
200から700torr(2.66×104から9.
31×104Pa)程度の反応容器内で単純な熱エネル
ギーによる化学反応を利用して薄膜を堆積する方法であ
って、膜の均一性とステップカバレッジが優れ、多数の
ウェーハ上に一度に堆積工程を実施することができるた
めに、いろいろな面で多くの長所を有する堆積方法であ
る。
【0007】その後、フォトレジストを塗布し、フォト
リソグラフィによってフォトレジストパターン130を
形成する。図3を参照すれば、フォトレジストパターン
130をエッチングマスクにして上部膜から順に異方性
エッチングを実施し、所望の膜パターンになるようにす
る。得られるパターンは、上部からフォトレジストパタ
ーン130、SiNパターン124a、メタル膜パター
ン123a、TiNパターン122aおよびTiパター
ン121aが順に形成されている。メタル膜パターン1
33aの上部のSiNパターン124aは、後に実施さ
れるフォトリソグラフィ工程で反射防止膜としての役割
をし、メタルパターンの側壁に形成されるSiNスペー
サのショルダーを補強する役割もする。このようなパタ
ーンを形成すれば、図面に示されたように各パターンの
側壁即ち、Tiパターンの側壁121b、TiNパター
ンの側壁122b、メタル膜パターンの側壁123bな
らびにSiNパターンの側壁124bが露出するという
ことが分かる。
【0008】図4を参照すれば、フォトレジストパター
ン130を除去して得られるパターンの上部にSiNを
塗布した後、エッチバック工程によりエッチングして、
メタルパターンの側壁に以後メタルの酸化を防止しSA
C(self aligned contact ho
le)形成工程のためのSiNスペーサ125を形成
し、メタルパターン120を得る。前記SAC工程につ
いて簡単に説明すると、次のような工程である。
【0009】最近、半導体装置は0.15μm以下のデ
ザインルールを有することに伴い、コンタクトホールの
線幅(CD:critical dimension)
は縮小され、コンタクトホールが形成される層間絶縁層
(ILD:interlayer dielectri
c)はより厚く形成される。その結果、コンタクトホー
ルの形成時に工程マージンの確保が難しくなることに伴
い、最近では工程マージンの確保のために側壁にスペー
サを形成している。ここで、スペーサを工程マージンと
して確保するために、これをショルダーマージン(sh
ouldermargin)ともいう。
【0010】SiNスペーサ125は、SiN膜124
を形成するときと同様に、LPCVD方法によって形成
されるが、この時も約400〜600℃の温度で加熱さ
れる。上述したようなメタルパターンの形成工程の実施
中にメタル膜に影響を及ぼす要因として、以下の例を挙
げることができる。
【0011】メタルパターンの形成後、後続のスペーサ
形成工程などによってメタル膜が影響を受ける例とし
て、熱的負担(thermal budget)による
不良発生を挙げることができる。熱的負担によって絶縁
膜のようにメタルパターンの周辺にある膜からガスが発
生する可能性があるが、発生したガスのうちで、特に酸
素、水蒸気などは酸化剤であるために、周辺の露出した
メタルパターン、特に反応性が大きいTiパターンの露
出した部分を酸化させる可能性がある。この場合、メタ
ルパターンの付着力や安定性が減少する。具体的には、
酸化されたTiパターンの上部にはストレスが強いメタ
ル膜パターンが形成されているために、Tiパターン縁
部分のストレス集中点に臨界値以上のストレスが加われ
ば、膜の脱落が惹起される可能性がある。
【0012】図5は、半導体素子に適用される絶縁膜を
後続の膜形成工程で適用される条件で熱処理したときに
発生するガスを測定して得られたグラフであって、aは
2Oガスの測定結果であり、bはO2ガスの測定結果で
ある。絶縁膜としては、シリコン酸化物を適用し、後続
して形成される膜としては、スペーサとして形成される
SiN膜を適用した。図面から、相当な量の酸化剤ガス
が発生することを確認することができる。このような酸
化剤ガスの発生量はウェーハ一枚については大きく問題
にならない程度であるが、工程を同時に進行するウェー
ハの枚数が約10枚程度に多くなると、これに比例して
ガスの発生量が多くなり、メタルパターンのリフティン
グが誘発される。
【0013】前記した問題点を解決するためにいろいろ
の方法が呈示されている。米国特許第5,310,45
6号および第5,314,576号(bothissu
ed to kadomura)では、保護膜でメタル
の側壁を保護する工程を開示している。しかし、この方
法は費用が高くて現実に適用することが難しく、非効率
的であるという問題がある。かつ、米国特許第5,70
5,428号(issued to Liu et a
l.)では、メタル膜のエッチング工程を実行するとき
に、適切なエッチング条件に追加して窒素(N2)ガス
を注入することによって、メタルパターンの側壁に窒化
膜を形成する方法を開示している。しかし、この方法に
よると、適切なエッチング条件に窒素(N2)ガスが追
加して注入されるために、所望されていないポリマーが
形成されて残留物として残り、エッチング効率が下が
り、エッチング選択比が減少する問題がある。さらに、
設備の種類によってはエッチングするときに高い真空度
が要求される場合があるが、窒素(N2)ガスの添加に
よってエッチングが十分に行われない場合がある。
【0014】他の方法として、酸素を利用したアッシン
グ(ashing)工程を実施するときに、H2Oを添
加してメタル膜の縁部分にメタル酸化物を形成する方法
があるが、この方法によると酸化物が均等に形成され
ず、メタルの種類、メタルのグレーンサイズ、ならびに
メタルが接している界面の質に従って酸化物が部分的に
形成されるおそれがあり、これをコントロールすること
が難しく、むしろメタルの付着力を弱化させる場合があ
るという問題がある。
【0015】
【発明が解決しようとする課題】したがって、本発明の
目的は、メタルパターンを形成するために実施される工
程中で発生する従来の問題点を解決し、品質が向上した
半導体装置のメタルパターンを容易に形成することがで
きる半導体装置のメタルパターンの形成方法を提供する
ことにある。
【0016】
【課題を解決するための手段】前記の目的を達成するた
めの本発明は、基板上にTi膜およびメタル膜を順に形
成する段階と、Ti膜およびメタル膜をパターニングし
Ti膜パターンおよびメタル膜パターンからなる配線層
パターンを形成する段階と、Ti膜パターンの露出した
部分と反応し主生成物としてTiNを形成する窒素含有
化合物の雰囲気下で熱処理を実施する段階とを含むこと
を特徴とする半導体装置のメタルパターンの形成方法を
提供する。
【0017】前記の目的は、基板上にTi膜およびメタ
ル膜を順に形成する段階と、Ti膜およびメタル膜をパ
ターニングしTi膜パターンおよびメタル膜パターンか
らなる配線層パターンを形成する段階と、配線層パター
ン上にメタル窒化物を塗布してメタル窒化物層を形成す
る段階と、メタル窒化物層をエッチングして前記Ti膜
パターンおよびメタル膜パターンの側壁にメタル窒化物
パターンを形成する段階とを含むことを特徴とする半導
体装置のメタルパターンの形成方法によっても達成され
る。
【0018】基板は半導体基板または絶縁膜でありう
る。本発明では、反応性が高く他工程の実行中にいろい
ろな問題点を発生する可能性のあるTi膜の露出した部
分を窒素含有化合物として処理し窒化膜に形成すること
で、これを保護し、露出したTi膜に伴う諸問題点を事
前に防止することができるようにする。
【0019】
【発明の実施の形態】以下、図面を参照して本発明の望
ましい実施例を詳細に説明する。図6から図10には本
発明の第1実施例によるメタルパターンの形成方法を説
明するために、工程順序によって簡略化した断面図とし
て示した。図6を参照すれば、不純物ドーピング領域2
01が形成された半導体基板200の上部にはフォトリ
ソグラフィによって形成された開口部212を有するシ
リコン酸化物の絶縁膜210が形成されている。
【0020】図7に示すように、メタルパターンを形成
するための工程を実施することとして、まず、Tiをス
パッタリングやCVD方法により約30〜500Å厚み
に蒸着して、後続して蒸着されるメタル物質と下部のシ
リコン酸化物層との間の付着力を向上させるためのTi
膜221を形成する。これの上部には後続工程で形成さ
れるメタル膜のメタル物質が下部の活性領域に浸透する
ことを防止するための長壁層として、TiN膜222を
約50〜2000Å厚みに形成する。通常、シリコン膜
とメタル膜の間にはTi膜/TiN膜が長壁層として適
用され、メタル膜とメタル膜との間にはTi膜/TiN
膜が適用される。以後、タングステン、アルミニウムな
どのようなメタルをCVDまたはスパッタリング方法に
よって約300〜8000Å厚みに塗布して、メタル膜
223を形成する。
【0021】メタル膜を形成するためのメタル物質とし
ては、タングステン、アルミニウム、アルミニウム−銅
合金、アルミニウム−銅−タングステン合金、アルミニ
ウム−スカンジウム合金、銅、コバルト、金、銀、モリ
ブデンなどが例外なしに適用されうる。これらのうち
で、タングステンは抵抗率が低く、高融点メタルである
ために、化学気相蒸着特性およびステップカバレッジが
優れ、相当に適用が望ましい。タングステンソースとし
ては、融点が高くて常温で固体であるWCl6(tun
gsten hexachloride)よりは常温で
沸騰点を有するWF6(tungsten hexaf
luoride)が広く使用されている。
【0022】アルミニウムは、融点が600℃で低く、
シリコンと混ざるときの温度が575℃で低いために、
後に高温で工程を実施するときに脆弱化し、ボイドが発
生しやすいという問題があるが、タングステンに比べて
相対的に価格が安く低い抵抗率を有し、工程制御が容易
であり、リフロー特性に優れるために、広く使用されて
いる物質である。銅は、酸化珪素と珪素に対する拡散係
数が大きく、広く使用されていない。銅が例えば、酸化
珪素絶縁層に拡散すれば、絶縁膜が導電性を有すること
になって、絶縁特性が悪くなる。しかし、銅は価格が安
くて抵抗が小さいために、長壁層を利用してこれを適用
しようとする努力が続けられている。
【0023】本発明では、Ti/メタルを含むいろいろ
なシステムを適用でき、Ti/TiN/W、Ti/W、
Ti/TiN/Al、Ti/Alシステムのメタル膜が
より望ましく適用される。形成されたメタル膜223の
上部にSiNを塗布してSiN膜224を形成する。S
iN膜224は、シラン(SiH4)ガスと窒素
(N2)ガスの混合ガスまたはシラン(SiH4)ガス
と酸化窒素(N2O)ガスの混合ガスの存在下で約40
0〜600℃の温度で加熱すれば、LPCVD方法によ
りSiNが堆積して形成される。
【0024】その後、フォトレジストを塗布し、フォト
リソグラフィによってフォトレジストパターン230を
形成する。図8に示すように、フォトレジストパターン
230をエッチングマスクにして、RIE(react
ive ion etching)方法によって上部膜
から順に異方性エッチングを実施した後に、フォトレジ
ストパターン230を除去して所望の膜パターンを形成
する。得られるパターンは、上部からSiNパターン2
24a、メタル膜パターン223a、TiNパターン2
22aおよびTiパターン221aが順に形成されてい
る。メタル膜パターン223aの上部に形成されたSi
Nパターン224aは後で実施されるフォトリソグラフ
ィで反射防止膜としての役割もし、メタルパターンの側
壁に形成されるSiNスペーサでのショルダーを補強す
る役割もする。このようなパターンを形成すれば、図面
に示したように各パターンの側壁即ち、Tiパターンの
側壁221b、TiNパターンの側壁222b、メタル
膜パターンの側壁223bならびにSiNパターンの側
壁224bが露出するということが分かる。得られるエ
ッチングパターンから、反応性に優れて弱ストレス性メ
タルであるTi膜が最下部に位置し、これより強ストレ
ス性のメタル膜がTiN膜を媒介としてTiN膜の上部
に位置することが分かる。
【0025】図9に示すように、窒素含有化合物の雰囲
気下で熱処理してエッチングされたTi膜の露出した部
分を窒化して、TiN膜を形成する。窒素含有化合物と
しては、窒素ガス、アンモニアガス、窒素イオンを含む
化合物または窒素原子を含む化合物などのように、エッ
チングによって露出したTiメタルの表面に窒化物、即
ちTiNを形成することができる全ての窒素化合物が例
外なしに適用される。望ましくは、窒素含有化合物とし
て、窒素ガスを使用するようにする。熱処理はRTA
(rapid thermal annealing)
工程またはファーネスアニーリング工程により実施され
る。
【0026】このような熱処理工程は、使用される設備
によって工程条件が異なる。例えば、早い時間内に所望
の温度に到達することができるRTA設備のような場合
には、短い時間内に熱処理が終るが、所望の温度に到達
する時間が長いファーネス内では、長時間が必要とされ
る。従って、このような熱処理工程を通じてTi膜の側
壁に約10から500Å厚み、望ましくは約10から5
0Å厚みのTiN膜221cが形成される程度の条件に
より、熱処理を実施するようにする。
【0027】本発明者による反復的な実験結果による
と、RTA設備内でRTA工程として熱処理を実施する
ときには、約1×10-10から760torr(1.3
3×10-8から1.02×105Pa)の圧力範囲、約
500から750℃の温度下で約3から40秒間実施す
るようにする。望ましくは、常圧下かつ約650℃の温
度下で約20秒間熱処理を実施する。
【0028】前記の熱処理によると、Ti膜の露出した
部分が主生成物としてTiN膜に形成される。しかし、
熱処理雰囲気下で酸素の存在を避けることは難しく、窒
素と酸素を同時に含む化合物の雰囲気下で熱処理が実施
されるので、副生成物としてTiONが形成される可能
性がある。このように、TiONが形成されても、本発
明の効果を得ることには大きな支障がないので、これの
形成を避けるための別途の追加工程を必要としない。た
だ、酸素の供給があまりに多くなると、望ましくないT
iO2などの化合物が形成される可能性があるので、こ
のような点を考慮して工程条件を調節する必要がある。
【0029】ファーネスアニーリング設備内で熱処理を
実施する場合には、約1×10-10から760torr
(1.33×10-8から1.02×105Pa)の圧力
範囲、約500から750℃の温度下で約40から60
分間実施することが望ましい。図10に示すように、得
られるパターンの上部に約400〜600℃の温度でL
PCVD方法によりSiNを塗布した後に、エッチバッ
ク工程を実施し、メタルパターンの側壁に以後メタルの
酸化を防止しSAC形成工程のためのSiNスペーサ2
25を形成し、側壁にスペーサが形成されたメタルパタ
ーン220を得るようにする。このようなSiNスペー
サ225を形成するためのSiN膜形成工程は、熱処理
工程に続いてインサイチュ(in situ)で実施す
ることもできる。この場合、TiN膜の露出した部分を
窒化させるために実施される工程と後続のSiNスペー
サ225を形成するためのSiN膜形成工程とが連係さ
れて実施されるので、窒化膜形成のための工程を追加す
る負担が減るという利点がある。本実施例によると、メ
タルパターンのエッチングに後続する熱工程であるSi
Nスペーサ225形成工程が、露出したTi膜に対する
保護工程(passivation)の実施後に実施さ
れるので、後続の熱工程によるTi膜の酸化とこれから
惹起される諸問題点とが解決される。
【0030】図11は、本発明の第2実施例によって得
られるメタルパターンの断面図である。図9に示すTi
膜の側壁にTiN膜を形成するための熱処理工程を実施
する間には、エッチングによって露出したメタル膜の側
壁223bに窒化物223cを形成することができる
が、形成される窒化物223cの厚みはメタルの種類に
よって反応性に差異があるために均一でない。このよう
なメタルの窒化物は以後、工程の実施に全く不定的な影
響を及ぼさず、むしろメタル膜を保護してくれる役割を
するために望ましいこととして認識される。
【0031】本発明の第3実施例として、図8のように
フォトレジストパターンを利用して下部のメタル膜をエ
ッチングした後、得られたパターンの上部に低温でメタ
ル窒化物を約10から500Å厚み、望ましくは約10
から500Å厚みに塗布し、これをエッチバック工程を
利用して基板が露出するまでエッチングすることで、メ
タルパターンの側壁にメタル窒化物層を形成し、露出し
たTi膜によって惹起される不良を防止することもでき
る。
【0032】以下、本発明の第3実施例を図12から図
14を参照して詳細に説明する。図12参照すれば、図
8のように上部からSiNパターン224a、メタル膜
パターン223a、TiNパターン222aおよびTi
パターン221aが順に形成されている。このようなパ
ターンを形成すれば、図面に示されたように、各パター
ンの側壁即ち、Tiパターンの側壁221b、TiNパ
ターンの側壁222b、メタル膜パターンの側壁223
bならびにSiNパターンの側壁224bが露出する。
【0033】図13に示すように、得られるエッチング
パターンの上部にTiNをスパッタリングやCVD方法
によって約10から500Å厚み、望ましくは約50Å
厚みに塗布して、薄いTiN膜226を形成する。図1
4に示すように、以後基板が露出するまでエッチバック
工程を実施して、エッチングパターンの側壁にスペーサ
形態のTiNパターン226aを形成する。
【0034】得られるパターンの上部にSiNを塗布し
た後、エッチバック工程を利用してエッチングすること
で、メタルパターンの側壁に以後、メタルの酸化を防止
しSAC工程のためのSiNスペーサを形成して、側壁
にスペーサが形成されたメタルパターンを得る。
【0035】本実施例によると、追加としてメタルの窒
化膜を蒸着しエッチングすべきであるという面では厄介
であるが、このような処理を通じてメタルパターンの付
着力と安定性を向上させることができるために、得られ
る効果を考慮すればあまり厄介な作業ではないと思われ
る。適用が望ましいメタルの窒化物としては、TiN、
WNなどを例示することができる。より望ましくは、メ
タルの窒化物の蒸着は窒素含有化合物の雰囲気下で実施
するようにする。
【0036】以上のように、上述した本発明の望ましい
各実施例では、ビットラインの形成方法を例として説明
したが、例示した基板および絶縁膜の上部に形成される
メタルパターンだけでなく、層間絶縁膜の上部に層間連
結(interconnection)のために適用さ
れるメタルパターンなどにも適用できることは勿論であ
る。また、具体的な素子としては、DRAM、SRA
M、CMOS、Bi−MOS、MOSFETなど長壁層
を含むメタルパターンを有する素子に全て適用できる。
【0037】かつ、上述の実施例では、反応性に優れた
Ti膜が露出する部分に対して一種の保護膜として窒化
膜を形成する場合を例示したが、Ti膜だけでなく、本
発明者が提示する問題点を解決することができる手段と
して、本発明の思想が適用される全てのメタル膜を適用
できることを理解すべきものである。以上、本発明の実
施例を詳細に説明したが、本発明はこれに限定されず、
本発明が属する技術分野において通常の知識を有するも
のであれば本発明の思想と精神を離れることなく、本発
明を修正または変更できるであろう。
【0038】
【発明の効果】以上、本発明の方法によると、メタルパ
ターンを形成した後に、後続の熱工程のような他工程の
間接的な影響によって発生した安定性や付着力が弱化す
るという問題を解決することができるので、これによる
不良発生が除去された優れた半導体装置のメタルパター
ンを形成することができる。
【0039】また、本発明の方法によると、メタルパタ
ーンの側壁に窒化膜を形成する工程が別途のステップで
行われるために、他工程に全く影響を及ぼさず、反応性
が高いTi膜を容易に保護することができるので、これ
に伴う不良作用や逆効果なしに所望の効果を得ることが
できる。
【0040】さらに、メタルパターンのエッチング工程
が実施された後に、後続の熱工程を行う前、窒素原子を
含む雰囲気下で熱処理をするので、反応性が高いTi膜
を窒化させてこれを保護すると同時に、高温で熱処理を
して周辺の絶縁膜などからのガス発生を誘導すること
で、後続の熱工程でのガス発生量を減らす効果を得るこ
とができる。これによって、熱工程を同時に進行するウ
ェーハの枚数が10枚以上に増加しても、メタルパター
ンのリフティングが殆ど発生しないという効果を得るこ
とができる。
【図面の簡単な説明】
【図1】従来の半導体装置のメタルパターンの形成方法
を工程手順によって簡略化して説明するための断面図で
ある。
【図2】従来の半導体装置のメタルパターンの形成方法
を工程手順によって簡略化して説明するための断面図で
ある。
【図3】従来の半導体装置のメタルパターンの形成方法
を工程手順によって簡略化して説明するための断面図で
ある。
【図4】従来の半導体装置のメタルパターンの形成方法
を工程手順によって簡略化して説明するための断面図で
ある。
【図5】従来の半導体素子に適用される絶縁膜を後続工
程で適用される条件で熱処理したときに発生するガス量
を測定して得られた結果を示すグラフである。
【図6】本発明の第1実施例による半導体装置のメタル
パターンの形成方法を工程手順によって簡略化して説明
するための断面図である。
【図7】本発明の第1実施例による半導体装置のメタル
パターンの形成方法を工程手順によって簡略化して説明
するための断面図である。
【図8】本発明の第1実施例による半導体装置のメタル
パターンの形成方法を工程手順によって簡略化して説明
するための断面図である。
【図9】本発明の第1実施例による半導体装置のメタル
パターンの形成方法を工程手順によって簡略化して説明
するための断面図である。
【図10】本発明の第1実施例による半導体装置のメタ
ルパターンの形成方法を工程手順によって簡略化して説
明するための断面図である。
【図11】本発明の第2実施例による半導体装置のメタ
ルパターンの形成方法によって得られるメタルパターン
を示す断面図である。
【図12】本発明の第3実施例による半導体装置のメタ
ルパターンの形成方法を工程手順によって簡略化して説
明するための断面図である。
【図13】本発明の第3実施例による半導体装置のメタ
ルパターンの形成方法を工程手順によって簡略化して説
明するための断面図である。
【図14】本発明の第3実施例による半導体装置のメタ
ルパターンの形成方法を工程手順によって簡略化して説
明するための断面図である。
【符号の説明】
200 半導体基板 201 不純物ドーピング領域 210 絶縁膜 212 開口部 220 メタルパターン 221 Ti膜 221a Tiパターン 221b Tiパターンの側壁 222 TiN膜 222a TiNパターン 222b TiNパターンの側壁 223 メタル膜 223c 窒化物 224 SiN膜 224a SiNパターン 224b SiNパターンの側壁 225 SiNスペーサ 226 TiN膜 226a TiNパターン 230 フォトレジストパターン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 具 京範 大韓民国京畿道骨龍仁市樹脂邑豊徳千里三 星4次アパート107棟502号 (72)発明者 金 榮泉 大韓民国京畿道龍仁市器興邑農書里サン7 −1番地 Fターム(参考) 4M104 AA01 BB02 BB14 BB30 BB33 CC01 DD16 DD37 DD43 DD65 DD66 DD78 DD80 DD86 EE02 EE05 EE09 EE16 EE17 FF13 FF18 FF22 GG16 HH09 5F033 HH08 HH09 HH10 HH11 HH13 HH14 HH15 HH18 HH19 HH20 HH33 HH34 JJ01 JJ08 JJ09 JJ10 JJ11 JJ13 JJ14 JJ15 JJ18 JJ19 JJ20 JJ33 KK01 MM08 MM10 MM13 NN06 NN07 PP06 PP15 QQ04 QQ08 QQ09 QQ10 QQ16 QQ31 QQ37 QQ78 QQ81 QQ82 QQ98 RR04 RR05 RR06 TT08 VV16 WW02 WW05 XX12 XX20 5F083 JA36 JA37 JA38 JA39 JA40 KA05 PR10 PR15 PR21 PR33 PR34

Claims (18)

    【特許請求の範囲】
  1. 【請求項1】 基板上にTi膜およびメタル膜を順に形
    成する段階と、 前記Ti膜および前記メタル膜をパターニングし、Ti
    膜パターンおよびメタル膜パターンからなる配線層パタ
    ーンを形成する段階と、 前記Ti膜パターンの露出した部分と反応し主生成物と
    してTiNを生成する窒素含有化合物の雰囲気下で熱処
    理を実施する段階とを含むことを特徴とする半導体装置
    のメタルパターンの形成方法。
  2. 【請求項2】 前記Ti膜および前記メタル膜を形成す
    る段階以後にフォトレジストパターンを形成する段階を
    さらに含み、 前記配線層パターンを形成する段階以後に前記フォトレ
    ジストパターンを除去する段階をさらに含むことを特徴
    とする請求項1に記載の半導体装置のメタルパターンの
    形成方法。
  3. 【請求項3】 前記Ti膜の厚みは、30Åから500
    Åであることを特徴とする請求項1に記載の半導体装置
    のメタルパターンの形成方法。
  4. 【請求項4】 前記Ti膜および前記メタル膜を形成す
    る段階は、前記Ti膜の上部にTiN膜を形成する段階
    を含み、前記メタル膜は前記TiN膜の上部に形成さ
    れ、前記TiN膜は前記パターニングの工程を実施する
    ときにエッチングされることを特徴とする請求項1に記
    載の半導体装置のメタルパターンの形成方法。
  5. 【請求項5】 前記TiN膜の厚みは、50Åから20
    00Åであることを特徴とする請求項4に記載の半導体
    装置のメタルパターンの形成方法。
  6. 【請求項6】 前記メタル膜の上部にSiN膜を形成す
    る段階をさらに含み、前記SiN膜は前記パターニング
    の工程を実施するときにエッチングされることを特徴と
    する請求項1に記載の半導体装置のメタルパターンの形
    成方法。
  7. 【請求項7】 前記メタル膜は、タングステン、アルミ
    ニウム、銅、コバルト、これらのメタルの合金、ならび
    にこれらのメタルを含む化合物からなる一群から選択さ
    れた少なくとも一つのメタルにより形成されることを特
    徴とする請求項1に記載の半導体装置のメタルパターン
    の形成方法。
  8. 【請求項8】 前記窒素含有化合物は、窒素ガス、アン
    モニアガス、窒素イオンを含む化合物、または窒素原子
    を含む化合物のいずれかであることを特徴とする請求項
    1に記載の半導体装置のメタルパターンの形成方法。
  9. 【請求項9】 前記熱処理は、前記パターニングされた
    Ti膜の露出した部分と反応して10Åから500Å厚
    みのTiN膜を形成することができる時間実施されるこ
    とを特徴とする請求項1に記載の半導体装置のメタルパ
    ターンの形成方法。
  10. 【請求項10】 前記熱処理は、RTA設備内で実施さ
    れ、1.33×10 -8から1.02×105Paの圧力
    範囲内かつ500から750℃の温度下で3から40秒
    実施されることを特徴とする請求項9に記載の半導体装
    置のメタルパターンの形成方法。
  11. 【請求項11】 前記熱処理は、パニスアニーリング設
    備内で実施され、1.33×10-8から1.02×10
    5Paの圧力範囲内かつ500から750℃の温度下で
    約40から60分間実施されることを特徴とする請求項
    9に記載の半導体装置のメタルパターンの形成方法。
  12. 【請求項12】 前記熱処理の後、インサイチュでスペ
    ーサ形成のための絶縁膜物質の蒸着工程を実施する段階
    をさらに含むことを特徴とする請求項1に記載の半導体
    装置のメタルパターンの形成方法。
  13. 【請求項13】 前記熱処理により、前記Ti膜パター
    ンの露出した部分に副生成物としてTiONが形成され
    ることを特徴とする請求項1に記載の半導体装置のメタ
    ルパターンの形成方法。
  14. 【請求項14】 前記基板は、半導体基板または絶縁膜
    であることを特徴とする請求項1に記載の半導体装置の
    メタルパターンの形成方法。
  15. 【請求項15】 前記メタル膜上にSiN膜を形成する
    段階をさらに含み、前記SiN膜は前記Ti膜、前記T
    iN膜および前記メタル膜のパターニングおよびエッチ
    ングをするときにエッチングされることを特徴とする請
    求項4に記載の半導体装置のメタルパターンの形成方
    法。
  16. 【請求項16】 基板上にTi膜およびメタル膜を順に
    形成する段階と、 前記Ti膜および前記メタル膜をパターニングし、Ti
    膜パターンおよびメタル膜パターンからなる配線層パタ
    ーンを形成する段階と、 前記配線層パターン上にメタル窒化物を塗布し、メタル
    窒化物層を形成する段階と、 前記メタル窒化物層をエッチングし、前記Ti膜パター
    ンおよび前記メタル膜パターンの側壁にメタル窒化物パ
    ターンを形成する段階とを含むことを特徴とする半導体
    装置のメタルパターンの形成方法。
  17. 【請求項17】 前記メタル窒化物は、TiNまたはW
    Nであることを特徴とする請求項16に記載の半導体装
    置のメタルパターンの形成方法。
  18. 【請求項18】 前記基板は、半導体基板または絶縁膜
    であることを特徴とする請求項16に記載の半導体装置
    のメタルパターンの形成方法。
JP2001166573A 2000-06-28 2001-06-01 半導体装置のメタルパターンの形成方法 Expired - Fee Related JP4307544B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR2000P35892 2000-06-28
KR1020000035892A KR100363013B1 (ko) 2000-06-28 2000-06-28 반도체 장치의 금속 패턴 형성 방법

Publications (2)

Publication Number Publication Date
JP2002026021A true JP2002026021A (ja) 2002-01-25
JP4307544B2 JP4307544B2 (ja) 2009-08-05

Family

ID=19674376

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001166573A Expired - Fee Related JP4307544B2 (ja) 2000-06-28 2001-06-01 半導体装置のメタルパターンの形成方法

Country Status (3)

Country Link
US (1) US6451691B2 (ja)
JP (1) JP4307544B2 (ja)
KR (1) KR100363013B1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6617689B1 (en) * 2000-08-31 2003-09-09 Micron Technology, Inc. Metal line and method of suppressing void formation therein
US6511911B1 (en) * 2001-04-03 2003-01-28 Advanced Micro Devices, Inc. Metal gate stack with etch stop layer
US6815337B1 (en) * 2004-02-17 2004-11-09 Episil Technologies, Inc. Method to improve borderless metal line process window for sub-micron designs
KR100536808B1 (ko) * 2004-06-09 2005-12-14 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법
US20080012143A1 (en) * 2006-07-12 2008-01-17 Jin Ha Park Semiconductor Device and Method of Fabricating the Same
US8076778B2 (en) * 2009-09-30 2011-12-13 Macronix International Co., Ltd. Method for preventing Al-Cu bottom damage using TiN liner
US8410580B2 (en) * 2011-01-12 2013-04-02 Freescale Semiconductor Inc. Device having conductive substrate via with catch-pad etch-stop
KR20150092581A (ko) * 2014-02-05 2015-08-13 삼성전자주식회사 배선 구조물 및 그 형성 방법
CN110021574A (zh) * 2019-04-19 2019-07-16 上海华虹宏力半导体制造有限公司 半导体器件结构及其制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6232610A (ja) * 1985-08-05 1987-02-12 Fujitsu Ltd 半導体装置の製造方法
JPS62283625A (ja) * 1986-06-02 1987-12-09 Fujitsu Ltd 半導体装置の電極の製造方法
KR0176715B1 (ko) 1990-07-30 1999-04-15 오가 노리오 드라이에칭방법
JPH05343363A (ja) * 1992-06-08 1993-12-24 Matsushita Electric Ind Co Ltd ドライエッチング方法
US5314576A (en) 1992-06-09 1994-05-24 Sony Corporation Dry etching method using (SN)x protective layer
US5514908A (en) * 1994-04-29 1996-05-07 Sgs-Thomson Microelectronics, Inc. Integrated circuit with a titanium nitride contact barrier having oxygen stuffed grain boundaries
JP2768304B2 (ja) * 1995-04-13 1998-06-25 日本電気株式会社 半導体装置の製造方法
US5705428A (en) 1995-08-03 1998-01-06 Chartered Semiconductor Manufacturing Pte, Ltd. Method for preventing titanium lifting during and after metal etching
KR100232160B1 (ko) * 1995-09-25 1999-12-01 김영환 반도체 장치의 커패시터 구조 및 그 제조방법
US5754390A (en) * 1996-01-23 1998-05-19 Micron Technology, Inc. Integrated capacitor bottom electrode for use with conformal dielectric
KR100276389B1 (ko) * 1998-07-03 2000-12-15 윤종용 커패시터 및 그 제조방법
US6187674B1 (en) * 1998-12-08 2001-02-13 United Microelectronics Corp. Manufacturing method capable of preventing corrosion and contamination of MOS gate
US6277745B1 (en) * 1998-12-28 2001-08-21 Taiwan Semiconductor Manufacturing Company Passivation method of post copper dry etching

Also Published As

Publication number Publication date
US6451691B2 (en) 2002-09-17
US20020001945A1 (en) 2002-01-03
KR20020001314A (ko) 2002-01-09
KR100363013B1 (ko) 2002-11-29
JP4307544B2 (ja) 2009-08-05

Similar Documents

Publication Publication Date Title
US5397744A (en) Aluminum metallization method
JPH01252763A (ja) 金属珪化物形成方法
JP3129232B2 (ja) 半導体装置の製造方法
JP2809196B2 (ja) 半導体装置の製造方法
JP3057435B2 (ja) 半導体デバイスの電極保護膜の形成方法
JP2002026021A (ja) 半導体装置のメタルパターンの形成方法
KR100457843B1 (ko) 반도체 장치에서 콘택 형성 방법
JPH06260446A (ja) 配線構造の製造方法
JP3221480B2 (ja) 半導体装置の製造方法
JPH113892A (ja) 半導体装置の製造方法
JPH02296323A (ja) 集積回路装置の製造方法
JP2871943B2 (ja) 半導体装置の製造方法
JPH06232155A (ja) 半導体装置の製造方法
KR0149572B1 (ko) 구리막 식각방법
JP3360835B2 (ja) 配線形成方法
JP3067433B2 (ja) 半導体装置の製造方法
KR100268802B1 (ko) 반도체 소자의 금속배선 형성방법
KR100290778B1 (ko) 반도체소자의게이트 형성방법
KR100342826B1 (ko) 반도체소자의베리어금속층형성방법
KR19980033883A (ko) 반도체 디바이스의 금속배선 형성방법
JPH10335261A (ja) 半導体装置の製造方法
JPH09293781A (ja) 半導体装置の製造方法
KR101142333B1 (ko) 반도체 소자의 콘택플러그 형성방법
KR100353822B1 (ko) 반도체 소자의 게이트 전극 형성방법
JPH0629240A (ja) 半導体装置並びにその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050620

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060425

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060725

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061207

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20070306

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20070309

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070524

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070621

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070921

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090407

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090429

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120515

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130515

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees