JPH10335261A

JPH10335261A - 半導体装置の製造方法

Info

Publication number: JPH10335261A
Application number: JP13706497A
Authority: JP
Inventors: Yasuhiro Chiba; 安浩千葉
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-05-27
Filing date: 1997-05-27
Publication date: 1998-12-18

Abstract

(57)【要約】【課題】本発明は、シリサイド膜を形成する際に、細
線効果が生じることを防止して、微細なライン上であっ
ても低抵抗のシリサイド膜の形成を可能にする半導体装
置の製造方法を提供することを目的とする。【解決手段】ゲート電極１４並びにソース領域１６及
びドレイン領域１８を含む基体全面にＴｉ膜２２を成膜
し、第１回目のＲＴＡ法を用いたアニール処理によりＴ
ｉ膜２２を下地のＳｉと反応させて高抵抗相のＣ−４９
ＴｉＳｉ₂膜２４、２６、２８を形成し、第２回目の
高圧アニール処理により低抵抗相のＣ−５４ＴｉＳｉ
₂膜３０、３２、３４に相転移する。このとき、第２回
目のアニール処理を圧力７０ＭＰａという高圧下で行っ
てＴｉＳｉ₂膜にストレスを印加し、相転移を促進する
ため、細線効果を生じることなく、微細なライン上であ
っても低抵抗相のＣ−５４ＴｉＳｉ₂膜３０、３２、
３４が形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特にシリコン領域を含む基体全面に金属膜
を形成し、熱処理により金属とＳｉ（シリコン）とを反
応させてシリコン領域上にシリサイド膜を自己整合的に
形成する、いわゆるサリサイド（ＳＡＬＩＣＩＤＥ；Se
lf-Alinged Slicide）プロセスに関するものである。

【０００２】

【従来の技術】昨今の半導体デバイスの低抵抗化、高速
化の要求から、ゲート（Gate）及びソース／ドレイン
（Ｓ／Ｄ）領域上に低抵抗シリサイド膜を自己整合的に
形成するサイサイド技術が注目されている。このような
場合のシリサイド材料としては、Ｔｉ（チタン）シリサ
イドやＣｏ（コバルト）シリサイド等が活発に検討され
ている。Ｃｏシリサイドの場合、ｎ⁺型拡散層又はｐ⁺
型拡散層上にＣｏシリサイド膜を形成しても、Ｃｏシリ
サイド膜のシート抵抗が線幅依存性を有していないこと
から、ｎ⁺型拡散層又はｐ⁺型拡散層の幅が狭くなって
もＣｏシリサイド膜のシート抵抗Ｒｓは殆ど変動しな
い。このため、微細なライン上にＣｏシリサイド膜を形
成する場合にそのシート抵抗Ｒｓが上昇する、いわゆる
細線効果を生じることはない。

【０００３】しかし、このＣｏシリサイド膜は、半導体
プロセスにおける使用実績がないというだけではなく、
例えば図１３及び図１４のグラフに示されるように、ｎ
⁺型拡散層及びｐ⁺型拡散層上にそれぞれＣｏシリサイ
ド膜を形成した場合、これらのｎ⁺型拡散層及びｐ⁺型
拡散層においてばらつきの大きなリーク電流が発生する
という問題がある。

【０００４】特に、ｎ⁺型拡散層上にＣｏシリサイド膜
を形成する場合には、ｎ⁺型拡散層上に形成したＣｏ膜
をシリサイド化する際のアニール処理温度によりリーク
電流の発生に大きな差異が生じる。即ち、アニール処理
温度が４００℃から４５０℃に上昇すると、リーク電流
は急激に増大する。そして、アニール処理温度が４５０
℃から更に７００℃に上昇するにつれて、リーク電流は
僅かながら減少する傾向を示す。

【０００５】従って、Ｃｏシリサイドは、上述のように
細線効果がないことから今後更に微細化する半導体デバ
イスへの適用を考えた場合に極めて有利である反面、シ
リサイド化反応の初期において発生するＣｏシリサイド
のスパイクに起因するリーク電流が実デバイスへの適用
の大きな障害となっている。

【０００６】他方、Ｔｉシリサイドの場合、図１５及び
図１６のグラフに示されるように、ｎ⁺型拡散層及びｐ
⁺型拡散層上にＴｉシリサイド膜を形成すると、ｎ⁺型
拡散層の幅Ｗが狭くなるほどＴｉシリサイド膜のシート
抵抗Ｒｓが増大する線幅依存性を示すため、微細なライ
ン上にＴｉシリサイド膜を形成したときにそのシート抵
抗Ｒｓが上昇する細線効果を生じることになる。

【０００７】しかし、このような細線効果があるもの
の、現在までの半導体プロセスにおいてＴｉやＴｉＮな
どの材料に使用実績があることから、Ｔｉサリサイド・
プロセスを改良することにより、細線効果を抑制して、
今後更に微細化する半導体デバイスに適用することも検
討されている。以下、従来のＴｉシリサイド・プロセス
を図１７〜図２１を用いて説明する。

【０００８】先ず、例えばＬＯＣＯＳ（Local Oxidatio
n of Slicon ；選択酸化）法を用いて、シリコン基板５
０上にＬＯＣＯＳ膜５２を選択的に形成して素子分離を
行った後、素子領域のシリコン基板５０上に、ゲート酸
化膜（図示せず）を介して、多結晶シリコン層からなる
ゲート電極５４を形成する。続いて、例えばイオン注入
法を用いて、ＬＯＣＯＳ膜５２及びゲート電極５４をマ
スクに素子領域のシリコン基板５０表層部に不純物を選
択的に添加して、ソース領域５６及びドレイン領域５８
を形成する。

【０００９】続いて、基体全面にＳｉＯ₂膜（シリコン
酸化膜）を堆積した後、ドライエッチング法により、こ
のＳｉＯ₂膜をエッチング除去すると共に、ゲート電極
５４側面にＳｉＯ₂膜を残存させ、ゲート電極５４側面
にＳｉＯ₂膜からなるサイドウォール６０を形成する
（図１７参照）。次いで、例えばスパッタ法を用いて、
基体全面にＴｉ膜６２を一様に成膜する（図１８参
照）。

【００１０】次いで、ＲＴＡ（Rapid Thermal Annealin
g ；短時間熱処理）法を用い、処理温度６００℃程度の
条件において、第１回目のアニール処理を行い、ゲート
電極５４並びにソース領域５６及びドレイン領域５８上
のＴｉ膜６２を下地のＳｉと反応させ、高抵抗相のＴｉ
シリサイドである比抵抗６０〜９０μΩ−ｃｍのＣ−４
９ＴｉＳｉ₂膜６４、６６、６８をそれぞれ形成す
る。このとき、ＬＯＣＯＳ膜５２及びサイドウォール６
０上には、Ｔｉ膜６２が未反応なままの状態で残存する
（図１９参照）。

【００１１】次いで、ウェット（ｗｅｔ）エッチング法
を用いて、ＬＯＣＯＳ膜５２及びサイドウォール２０上
に未反応のまま残っているＴｉ膜６２を選択的にエッチ
ング除去する（図２０参照）。

【００１２】次いで、ＲＴＡ法を用い、処理温度８００
℃程度の条件において、第２回目のアニール処理を行
い、ゲート電極５４並びにソース領域５６及びドレイン
領域５８上のＣ−４９ＴｉＳｉ₂膜６４、６６、６８
を低抵抗相のＴｉシリサイドである比抵抗１４〜１６μ
Ω−ｃｍのＣ−５４ＴｉＳｉ₂膜７０、７２、７４に
相転移する（図２１参照）。

【００１３】即ち、この従来のＴｉシリサイド・プロセ
スは、ＬＯＣＯＳ法、イオン注入法、ドライエッチング
法等を用いて、ＬＯＣＯＳ膜５２によって分離された素
子領域のシリコン基板５０上にゲート酸化膜を介して多
結晶シリコン層からなるゲート電極５４を形成し、シリ
コン基板５０表層部にソース領域５６及びドレイン領域
５８を形成し、ゲート電極５４側面にサイドウォール６
０を形成する工程と、スパッタ法を用いて、基体全面に
Ｔｉ膜６２を成膜する工程と、ＲＴＡ法を用いた第１回
目のアニール処理により、ゲート電極５４並びにソース
領域５６及びドレイン領域５８上のＴｉ膜６２を下地の
Ｓｉと反応させ、高抵抗相のＴｉシリサイドであるＣ−
４９ＴｉＳｉ₂膜６４、６６、６８をそれぞれ形成す
る工程と、ウェットエッチング法を用いて、ＬＯＣＯＳ
膜５２及びサイドウォール６０上の未反応Ｔｉ膜６２を
除去した後、ＲＴＡ法を用いた第２回目のアニール処理
により、Ｃ−４９ＴｉＳｉ₂膜６４、６６、６８を低
抵抗相であるＣ−５４ＴｉＳｉ₂膜７０、７２、７４
にそれぞれ相転移する工程との４つの主要な工程からな
る。

【００１４】このように、従来のＴｉシリサイド・プロ
セスにおいては、低抵抗相のＣ−５４ＴｉＳｉ₂膜７
０、７２、７４を形成するためのＲＴＡ法によるアニー
ル処理を行う際に、Ｔｉ膜６２を下地のＳｉと反応させ
て高抵抗相のＣ−４９ＴｉＳｉ₂膜６４、６６、６８
を形成する処理温度６００℃程度の第１回目のアニール
処理と、これらのＣ−４９ＴｉＳｉ₂膜６４、６６、
６８をＣ−５４ＴｉＳｉ₂膜７０、７２、７４に相転
移する処理温度８００℃程度の第２回目のアニール処理
との２段階に分けていることにより、ゲート電極５４並
びにソース領域５６及びドレイン領域５８上にＴｉＳｉ
₂膜６４、６６、６８が形成されるだけでなく、隣接す
るサイドウォール６０上にまでＴｉＳｉ₂膜が形成され
る、いわゆる這い上がり現象の発生が防止される。この
ため、サイドウォール２０上に形成されたＴｉＳｉ₂膜
を介してゲート電極１４上のＴｉＳｉ₂膜３０とソース
領域１６及びドレイン領域１８上のＴｉＳｉ₂膜３２、
３４とが短絡する、即ちゲート電極１４とソース領域１
６及びドレイン領域１８とが短絡する、いわゆるブリッ
ジング現象が発生することもなく、ゲート電極５４並び
にソース領域５６及びドレイン領域５８上に低抵抗相の
ＴｉＳｉ₂膜７０、７２、７４が自己整合的に形成され
る。

【００１５】

【発明が解決しようとする課題】しかしながら、上記従
来のＴｉシリサイド・プロセスにおいては、図１５及び
図１６のグラフに示されるように、ｎ⁺型拡散層及びｐ
⁺型拡散層上にＴｉシリサイド膜を形成すると、初期Ｔ
ｉ膜の膜厚が厚くなるほどＴｉシリサイド膜のシート抵
抗Ｒｓは減少するが、ｎ⁺型拡散層の幅Ｗが狭くなるほ
どＴｉシリサイド膜のシート抵抗Ｒｓが増大する線幅依
存性を示す。そして、このＴｉシリサイド膜のシート抵
抗Ｒｓの線幅依存性は初期Ｔｉ膜の膜厚が厚くなるほど
大きい。

【００１６】即ち、例えば幅１μｍ以下の微細なライン
上にＴｉＳｉ₂膜を形成した場合、Ｃ−４９ＴｉＳｉ
₂膜からＣ−５４ＴｉＳｉ₂膜への相転移がスムーズ
に進行しなくなるため、単位体積中のＣ−４９ＴｉＳ
ｉ₂とＣ−５４ＴｉＳｉ₂との存在率が変化し、微細
なライン上に形成される程Ｃ−４９ＴｉＳｉ₂の比率
が高くなり、その結果、ＴｉＳｉ₂膜のシート抵抗Ｒｓ
が徐々に増加してしまい、細線効果を生じることにな
る。

【００１７】そこで本発明は、上記事情を鑑みてなされ
たものであり、シリサイド膜を形成する際に、細線効果
が生じることを防止して、微細なライン上であっても低
抵抗のシリサイド膜の形成を可能にする半導体装置の製
造方法を提供することを目的とする。

【００１８】

【課題を解決するための手段】上記課題は、以下の本発
明に係る半導体装置の製造方法により達成される。即
ち、請求項１に係る半導体装置の製造方法は、シリコン
領域を含む基体全面に金属膜を形成した後、第１回目の
熱処理により金属膜とシリコン領域のＳｉとを反応させ
て、シリコン領域上に高抵抗相のシリサイド膜を自己整
合的に形成し、第２回目の熱処理により高抵抗相のシリ
サイド膜を相転移させて、低抵抗相のシリサイド膜を形
成する半導体装置の製造方法であって、第２回目の熱処
理を行う際に、大気圧より高い圧力を印加して高抵抗相
のシリサイド膜から低抵抗相のシリサイド膜への相転移
を行うことを特徴とする。

【００１９】このように請求項１に係る半導体装置の製
造方法においては、高抵抗相のシリサイド膜を低抵抗相
のシリサイド膜に相転移する第２回目の熱処理を、大気
圧より高い圧力を印加して行うことにより、この高い圧
力によってシリサイド膜にストレスが印加されてその相
転移が促進されるため、細線効果が防止され、微細なラ
イン上であっても低抵抗相のシリサイド膜が形成され
る。

【００２０】また、請求項２に係る半導体装置の製造方
法は、上記請求項１に係る半導体装置の製造方法におい
て、シリサイド膜が、高抵抗相のシリサイド膜から低抵
抗相のシリサイド膜に相転移する際に体積減少する材料
からなる構成とすることにより、シリサイド膜へのスト
レス印加による相転移の促進効果が大きくなるため、更
に微細なライン上であっても低抵抗相のシリサイド膜が
容易に形成される。なお、高抵抗相のシリサイド膜から
低抵抗相のシリサイド膜に相転移する際に体積減少する
材料からなるシリサイド膜としては、ＴｉＳｉ₂膜が好
適である。

【００２１】また、請求項４に係る半導体装置の製造方
法は、上記請求項３に係る半導体装置の製造方法におい
て、シリコン領域を含む基体全面にＴｉ膜を形成した後
に、このＴｉ膜上に酸化防止用の薄膜を形成する工程が
含まれる構成とすることにより、本来は非常に酸化され
易い金属膜であるＴｉ膜が大気開放されることなく酸化
防止用の薄膜によって覆われるため、Ｔｉ膜が大気暴露
によって表面酸化されることから保護される。なお、こ
のＴｉ膜の酸化防止用の薄膜としては、ＴｉＮ膜が好適
である。

【００２２】

【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を説明する。（第１の実施形態）図１〜図５は、それぞれ本発明の第
１の実施形態に係るＴｉシリサイド・プロセスを説明す
るための工程断面図である。先ず、例えばＬＯＣＯＳ法
を用いて、シリコン基板１０上にＬＯＣＯＳ膜１２を選
択的に形成し、素子分離を行う。その後、ＬＯＣＯＳ膜
１２によって分離された素子領域のシリコン基板１０上
に、ゲート酸化膜（図示せず）を介して多結晶シリコン
層からなるゲート電極１４を形成する。

【００２３】続いて、例えばイオン注入法を用いて、Ｌ
ＯＣＯＳ膜１２及びゲート電極１４をマスクに素子領域
のシリコン基板１０表層部に不純物を選択的に添加し
て、ソース領域１６及びドレイン領域１８を形成する。
続いて、基体全面にＳｉＯ₂膜を堆積した後、ドライエ
ッチング法により、このＳｉＯ₂膜をエッチング除去す
ると共に、ゲート電極１４側面にこのＳｉＯ₂膜を残存
させる。こうして、ゲート電極１４側面にＳｉＯ₂膜か
らなるサイドウォール２０を形成する（図１参照）。

【００２４】次いで、例えばスパッタ法を用いて、基体
全面に膜厚３０ｎｍのＴｉ膜２２を一様に成膜する（図
２参照）。なお、このＴｉ膜２２を形成する際の成膜条
件は、ＤＣパワー：０．８ｋＷ圧力：０．４Ｐａヒータ用のＡｒ（アルゴン）ガス流量：３０ｓｃｃｍプロセス用のＡｒガス流量：６０ｓｃｃｍ基板加熱温度：１５０℃ である。

【００２５】次いで、ＲＴＡ法を用いて、全面にＴｉ膜
２２が成膜された基体に対してＮ₂（窒素）雰囲気中に
おける第１回目のアニール処理を行い、ゲート電極１４
並びにソース領域１６及びドレイン領域１８上のＴｉ膜
２２を下地のＳｉと反応させ、高抵抗相のＴｉシリサイ
ドであるＣ−４９ＴｉＳｉ₂膜２４、２６、２８をそ
れぞれ形成する。このとき、ＬＯＣＯＳ膜１２及びサイ
ドウォール２０上には、Ｔｉ膜２２が未反応なままの状
態で残存している（図３参照）。

【００２６】なお、これらのＣ−４９ＴｉＳｉ₂膜２
４、２６、２８を形成する際の第１回目のＲＴＡ法を用
いたアニール処理条件は、Ｎ₂雰囲気ガス流量：１０ｓｃｃｍ処理温度：６００℃ 処理時間：３０秒である。

【００２７】このとき、処理温度６００℃、処理時間３
０秒という条件においてアニール処理を行っているた
め、サイドウォール２０上にもＴｉＳｉ₂膜が形成され
て、ゲート電極１４上のＴｉＳｉ₂膜２４とソース領域
１６及びドレイン領域１８上のＴｉＳｉ₂膜２６、２８
とが短絡する、即ちゲート電極１４とソース領域１６及
びドレイン領域１８とが短絡する、いわゆるＴｉＳｉ₂
膜の這い上がりによるブリッジング現象が起きることは
ない。

【００２８】次いで、ウェットエッチング法を用いて、
ＬＯＣＯＳ膜１２及びサイドウォール２０上に未反応の
ままの状態で残存しているＴｉ膜２２を選択的にエッチ
ング除去する（図４参照）。なお、この未反応Ｔｉ膜２
２のウェットエッチング条件は、薬液：硫酸過水（Ｈ₂ＳＯ₄：Ｈ₂Ｏ₂＝４：１）薬液温度：３０℃処理時間：３分である。

【００２９】次いで、ファーネスによるバッチ処理によ
り、ゲート電極１４並びにソース領域１６及びドレイン
領域１８上にそれぞれＣ−４９ＴｉＳｉ₂膜２４、２
６、２８が形成された基体に対して高圧のＮ₂雰囲気中
における第２回目のアニール処理を行い、これらのＣ−
４９ＴｉＳｉ₂膜２４、２６、２８を低抵抗相である
Ｃ−５４ＴｉＳｉ₂膜３０、３２、３４に相転移する
（図５参照）。なお、これらのＴｉＳｉ₂膜２４、２
６、２８をＴｉＳｉ₂膜３０、３２、３４に相転移する
際の第２回目のアニール処理条件は、圧力：７０ＭＰａ処理温度：７００℃ 処理時間：１０分である。

【００３０】なお、この第２回目のアニール処理に、Ｒ
ＴＡ法ではなく、ファーネスによるバッチ処理を用いた
のは、ＴｉＳｉ₂膜の這い上がりの問題が生じなるため
である。

【００３１】以上のように本実施形態によれば、ゲート
電極１４並びにソース領域１６及びドレイン領域１８を
含む基体全面に膜厚３０ｎｍのＴｉ膜２２を一様に成膜
し、第１回目のＲＴＡ法を用いたアニール処理によりＴ
ｉ膜２２を下地のＳｉと反応させて、高抵抗相のＣ−４
９ＴｉＳｉ₂膜２４、２６、２８をそれぞれ形成し、
第２回目の高圧アニール処理により低抵抗相のＣ−５４
ＴｉＳｉ₂膜３０、３２、３４に相転移させている
が、Ｃ−４９ＴｉＳｉ₂膜２４、２６、２８からＣ−
５４ＴｉＳｉ₂膜３０、３２、３４に相転移する際、
第２回目のＲＴＡ法を用いたアニール処理を圧力７０Ｍ
Ｐａという高圧下において行うことにより、この高圧力
によってＴｉＳｉ₂膜にストレスが印加されてそのＣ−
４９ＴｉＳｉ₂膜からＣ−５４ＴｉＳｉ₂膜への相
転移が促進されるため、細線効果を生じさせることな
く、例えば幅１μｍ以下の微細なライン上であっても低
抵抗相のＣ−５４ＴｉＳｉ₂膜３０、３２、３４を形
成することが可能になる。従って、今後更に微細化する
半導体デバイスに対してもＴｉサリサイド・プロセスを
容易に適用することが可能になり、更に微細化された半
導体デバイスにおいてもその高速化を実現することがで
きる。

【００３２】（第２の実施形態）図６〜図１２は、それ
ぞれ本発明の第２の実施形態に係るＴｉシリサイド・プ
ロセスを説明するための工程断面図である。なお、上記
図１〜図５に示す構成要素と同一の要素には同一の符号
を付して説明を省略する。先ず、ＬＯＣＯＳ法を用い
て、シリコン基板１０上にＬＯＣＯＳ膜１２を選択的に
形成して素子分離を行い、ＬＯＣＯＳ膜１２によって分
離された素子領域のシリコン基板１０上に、ゲート酸化
膜（図示せず）を介して多結晶シリコン層からなるゲー
ト電極１４を形成する。続いて、イオン注入法を用い
て、素子領域のシリコン基板１０表層部に不純物を選択
的に添加して、ソース領域１６及びドレイン領域１８を
形成した後、ＳｉＯ₂膜の堆積及びそのドライエッチン
グにより、ゲート電極１４側面にＳｉＯ₂膜からなるサ
イドウォール２０を形成する（図６参照）。

【００３３】次いで、スパッタ法を用いて、基体全面に
膜厚３０ｎｍのＴｉ膜２２を一様に成膜する（図７参
照）。なお、このＴｉ膜２２を形成する際の成膜条件
は、上記第１の実施形態の場合と同様である。

【００３４】次いで、例えばスパッタ法を用いて、Ｔｉ
膜２２を一様に成膜した基体を大気開放することなく、
このＴｉ膜２２上に膜厚２０ｎｍのＴｉＮキャップ膜３
６を成膜する（図８参照）。なお、このＴｉＮキャップ
膜３６を形成する際の成膜条件は、ＤＣパワー：６．５ｋＷ圧力：０．４Ｐａヒータ用のＡｒガス流量：１５ｓｃｃｍプロセス用のＮ₂ガス流量：１３５ｓｃｃｍ基板加熱温度：１５０℃ である。

【００３５】このとき、前の工程におけるスパッタチャ
ンバ内において基体全面に成膜されたＴｉ膜２２は、大
気開放されることなく、その全面がＴｉＮキャップ膜３
６によって覆われるため、本来は非常に酸化され易い金
属膜であるＴｉ膜２２が大気暴露されてその表面が酸化
されることから保護される。即ち、ＴｉＮキャップ膜３
６は、Ｔｉ膜２２の酸化防止用膜として機能する。

【００３６】次いで、ＲＴＡ法を用いて、全面にＴｉ膜
２２及びＴｉＮキャップ膜３６が順に積層された基体に
対してＮ₂雰囲気中における第１回目のアニール処理を
行い、ゲート電極１４並びにソース領域１６及びドレイ
ン領域１８上のＴｉ膜２２を下地のＳｉと反応させ、高
抵抗相のＴｉシリサイドであるＣ−４９ＴｉＳｉ₂膜
２４、２６、２８をそれぞれ形成すると共に、ＬＯＣＯ
Ｓ膜１２及びサイドウォール２０上には、未反応Ｔｉ膜
２２を残存する（図９参照）。なお、これらのＣ−４９
ＴｉＳｉ₂膜２４、２６、２８を形成する際の第１回
目のアニール処理条件は、上記第１の実施形態の場合と
同様である。このときも、上記第１の実施形態の場合と
同様に、処理温度６００℃、処理時間３０秒という条件
においてアニール処理を行っているため、ＴｉＳｉ₂膜
の這い上がりによるブリッジング現象が起きることはな
い。

【００３７】次いで、例えばウェットエッチング法を用
いて、Ｔｉ膜２２の酸化防止用膜としてＴｉ膜２２上に
成膜したＴｉＮキャップ膜３６をエッチング除去する
（図１０参照）。なお、このＴｉＮキャップ膜３６のウ
ェットエッチング条件は、薬液：アンモニア過水（ＮＨ₄ＯＨ：Ｈ₂Ｏ₂：Ｈ₂Ｏ
＝１：２：６）薬液温度：３０℃ 処理時間：１０分である。

【００３８】次いで、ウェットエッチング法を用いて、
ＬＯＣＯＳ膜１２及びサイドウォール２０上の未反応Ｔ
ｉ膜２２を選択的にエッチング除去する（図１１参
照）。なお、この未反応Ｔｉ膜２２のウェットエッチン
グ条件は、上記第１の実施形態の場合と同様である。

【００３９】次いで、ファーネスによるバッチ処理によ
り、ゲート電極１４並びにソース領域１６及びドレイン
領域１８上にそれぞれＣ−４９ＴｉＳｉ₂膜２４、２
６、２８が形成された基体に対して高圧のＮ₂雰囲気中
における第２回目のアニール処理を行い、これらのＣ−
４９ＴｉＳｉ₂膜２４、２６、２８を低抵抗相である
Ｃ−５４ＴｉＳｉ₂膜３０、３２、３４に相転移する
（図１２参照）。なお、これらのＣ−４９ＴｉＳｉ₂
膜２４、２６、２８をＣ−５４ＴｉＳｉ₂膜３０、３
２、３４に相転移する際の第２回目のアニール処理条件
は、上記第１の実施形態の場合と同様である。

【００４０】以上のように本実施形態によれば、上記第
１の実施形態にいわゆるＴｉキャップ・プロセスを組み
合わせることにより、即ちゲート電極１４並びにソース
領域１６及びドレイン領域１８を含む基体全面にＴｉ膜
２２を成膜した後、このＴｉ膜２２上に酸化防止用膜と
してＴｉＮキャップ膜３６を成膜し、続いて第１回目の
ＲＴＡ法を用いたアニール処理によりＣ−４９ＴｉＳ
ｉ₂膜２４、２６、２８をそれぞれ形成し、第２回目の
高圧アニール処理によりＣ−５４ＴｉＳｉ₂膜３０、
３２、３４に相転移することにより、成膜後のＴｉ膜２
２全面がＴｉＮキャップ膜３６によって覆われ、大気暴
露による表面酸化から保護されるため、その後の第１回
目のアニール処理によるＣ−４９ＴｉＳｉ₂膜２４、
２６、２８の形成、更に第２回目のアニール処理による
Ｃ−５４ＴｉＳｉ₂膜３０、３２、３４への相転移を
安定して行うことができる。従って、上記第１の実施形
態の場合と同様の効果を奏することに加え、低抵抗のＣ
−５４ＴｉＳｉ₂膜３０、３２、３４をより安定に形
成することができるため、更に信頼性の高い、より高速
な半導体デバイスを作製することが可能になる。

【００４１】

【発明の効果】以上、詳細に説明した通り、本発明に係
る半導体装置の製造方法によれば、次のような効果を奏
することができる。即ち、請求項１に係る半導体装置の
製造方法によれば、高抵抗相のシリサイド膜を低抵抗相
のシリサイド膜に相転移する第２回目の熱処理を大気圧
より高い圧力を印加して行うことにより、この高い圧力
によってシリサイド膜にストレスが印加されてその相転
移が促進されるため、細線効果を生じさせることなく、
微細なライン上であっても低抵抗相のシリサイド膜を容
易に形成することが可能になる。従って、今後更に微細
化する半導体デバイスに対してもＴｉサリサイド・プロ
セスを容易に適用することが可能になり、更に微細化さ
れた半導体デバイスにおいてもその高速化を実現するこ
とができる。

【００４２】また、請求項２に係る半導体装置の製造方
法によれば、上記請求項１に係る半導体装置の製造方法
において、シリサイド膜が、例えばＴｉＳｉ₂のような
高抵抗相のシリサイド膜から低抵抗相のシリサイド膜に
相転移する際に体積減少する材料からなることにより、
シリサイド膜へのストレス印加による相転移の促進効果
が大きくなるため、更に微細なライン上であっても低抵
抗相のシリサイド膜を容易に形成することが可能にな
る。

【００４３】また、請求項４に係る半導体装置の製造方
法によれば、上記請求項３に係る半導体装置の製造方法
において、シリコン領域を含む基体全面にＴｉ膜を形成
した後に、このＴｉ膜上に例えばＴｉＮ膜からなる酸化
防止用の薄膜を形成する工程が含まれることにより、Ｔ
ｉ膜が大気暴露によって表面酸化されることから保護さ
れるため、上記請求項３に係る半導体装置の製造方法の
場合よりも更に安定してＣ−４９ＴｉＳｉ₂膜の形
成、更にＣ−５４ＴｉＳｉ₂膜への相転移を行うこと
ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るＴｉシリサイド
・プロセスを説明するための工程断面図（その１）であ
る。

【図２】本発明の第１の実施形態に係るＴｉシリサイド
・プロセスを説明するための工程断面図（その２）であ
る。

【図３】本発明の第１の実施形態に係るＴｉシリサイド
・プロセスを説明するための工程断面図（その３）であ
る。

【図４】本発明の第１の実施形態に係るＴｉシリサイド
・プロセスを説明するための工程断面図（その４）であ
る。

【図５】本発明の第１の実施形態に係るＴｉシリサイド
・プロセスを説明するための工程断面図（その５）であ
る。

【図６】本発明の第２の実施形態に係るＴｉシリサイド
・プロセスを説明するための工程断面図（その１）であ
る。

【図７】本発明の第２の実施形態に係るＴｉシリサイド
・プロセスを説明するための工程断面図（その２）であ
る。

【図８】本発明の第２の実施形態に係るＴｉシリサイド
・プロセスを説明するための工程断面図（その３）であ
る。

【図９】本発明の第２の実施形態に係るＴｉシリサイド
・プロセスを説明するための工程断面図（その４）であ
る。

【図１０】本発明の第２の実施形態に係るＴｉシリサイ
ド・プロセスを説明するための工程断面図（その５）で
ある。

【図１１】本発明の第２の実施形態に係るＴｉシリサイ
ド・プロセスを説明するための工程断面図（その６）で
ある。

【図１２】本発明の第２の実施形態に係るＴｉシリサイ
ド・プロセスを説明するための工程断面図（その７）で
ある。

【図１３】ｎ⁺型拡散層上にＴｉシリサイド膜を形成す
る際のシリサイド温度によるリーク電流の累積度数分布
を示すのグラフである。

【図１４】ｐ⁺型拡散層上にＴｉシリサイド膜を形成す
る際のシリサイド温度によるリーク電流の累積度数分布
を示すのグラフである。

【図１５】ｎ⁺型拡散層上に形成されたＴｉシリサイド
膜のシート抵抗Ｒｓの線幅依存性を示すのグラフであ
る。

【図１６】ｐ⁺型拡散層上に形成されたＴｉシリサイド
膜のシート抵抗Ｒｓの線幅依存性を示すのグラフであ
る。

【図１７】従来のＴｉシリサイド・プロセスを説明する
ための工程断面図（その１）である。

【図１８】従来のＴｉシリサイド・プロセスを説明する
ための工程断面図（その２）である。

【図１９】従来のＴｉシリサイド・プロセスを説明する
ための工程断面図（その３）である。

【図２０】従来のＴｉシリサイド・プロセスを説明する
ための工程断面図（その４）である。

【図２１】従来のＴｉシリサイド・プロセスを説明する
ための工程断面図（その５）である。

【符号の説明】

１０……シリコン基板、１２……ＬＯＣＯＳ膜、１４…
…ゲート電極、１６……ソース領域、１８……ドレイン
領域、２０……サイドウォール、２２……Ｔｉ膜、２
４、２６、２８……Ｃ−４９ＴｉＳｉ₂膜、３０、３
２、３４……Ｃ−５４ＴｉＳｉ₂膜、３６……ＴｉＮ
キャップ膜、５０……シリコン基板、５２……ＬＯＣＯ
Ｓ膜、５４……ゲート電極、５６……ソース領域、５８
……ドレイン領域、６０……サイドウォール、６２……
Ｔｉ膜、６４、６６、６８……ＴｉＳｉ₂膜、７０、７
２、７４……ＴｉＳｉ₂膜。

Claims

【特許請求の範囲】

【請求項１】シリコン領域を含む基体全面に金属膜を
形成した後、第１回目の熱処理により前記金属膜と前記
シリコン領域のＳｉとを反応させて、前記シリコン領域
上に高抵抗相のシリサイド膜を自己整合的に形成し、第
２回目の熱処理により前記高抵抗相のシリサイド膜を相
転移させて、低抵抗相のシリサイド膜を形成する半導体
装置の製造方法であって、前記第２回目の熱処理を行う際に、大気圧より高い圧力
を印加して前記高抵抗相のシリサイド膜から前記低抵抗
相のシリサイド膜への相転移を行うことを特徴とする半
導体装置の製造方法。
【請求項２】請求項１記載の半導体装置の製造方法に
おいて、前記シリサイド膜が、高抵抗相のシリサイド膜から低抵
抗相のシリサイド膜に相転移する際に体積減少する材料
からなることを特徴とする半導体装置の製造方法。
【請求項３】請求項２記載の半導体装置の製造方法に
おいて、前記金属膜が、Ｔｉ膜であり、前記シリサイド膜が、ＴｉＳｉ₂膜であることを特徴と
する半導体装置の製造方法。
【請求項４】請求項３記載の半導体装置の製造方法に
おいて、前記シリコン領域を含む基体全面に前記Ｔｉ膜を形成し
た後に、前記Ｔｉ膜上に酸化防止用の薄膜を形成する工
程が含まれることを特徴とする半導体装置の製造方法。
【請求項５】請求項４記載の半導体装置の製造方法に
おいて、前記酸化防止用の薄膜が、ＴｉＮ膜からなることを特徴
とする半導体装置の製造方法。