JPH11195619A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11195619A JPH11195619A JP85898A JP85898A JPH11195619A JP H11195619 A JPH11195619 A JP H11195619A JP 85898 A JP85898 A JP 85898A JP 85898 A JP85898 A JP 85898A JP H11195619 A JPH11195619 A JP H11195619A
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Abstract
(57)【要約】
【課題】ＳＡＬＩＣＩＤＥプロセスにおいて、酸素含有
量が少なく低抵抗である高融点金属シリサイド層を、よ
り少ない工程で製造できる半導体装置の製造方法を提供
する。 【解決手段】素子分離領域１２、ゲート電極１３、サイ
ドウォール１４およびソース／ドレイン領域１５が形成
されている半導体基板１１の全面に、コバルト層１６を
成膜し、水素雰囲気で第１の熱処理を行うことにより、
酸化コバルト層２０の還元と、コバルト層１６のシリサ
イド化反応を同時に行って、コバルトモノシリサイド層
１８を形成する。さらに、未反応コバルトをエッチング
により除去した後、水素雰囲気で第２の熱処理を行い、
低抵抗であるコバルトジシリサイド層１９を形成する半
導体装置の製造方法。
量が少なく低抵抗である高融点金属シリサイド層を、よ
り少ない工程で製造できる半導体装置の製造方法を提供
する。 【解決手段】素子分離領域１２、ゲート電極１３、サイ
ドウォール１４およびソース／ドレイン領域１５が形成
されている半導体基板１１の全面に、コバルト層１６を
成膜し、水素雰囲気で第１の熱処理を行うことにより、
酸化コバルト層２０の還元と、コバルト層１６のシリサ
イド化反応を同時に行って、コバルトモノシリサイド層
１８を形成する。さらに、未反応コバルトをエッチング
により除去した後、水素雰囲気で第２の熱処理を行い、
低抵抗であるコバルトジシリサイド層１９を形成する半
導体装置の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、ＳＡＬＩＣＩＤＥプロセスのシリサ
イド化熱処理を水素雰囲気中で行うことにより、酸素含
有量が少なく、低抵抗の金属シリサイド膜が形成された
半導体装置の製造方法に関する。
方法に関し、特に、ＳＡＬＩＣＩＤＥプロセスのシリサ
イド化熱処理を水素雰囲気中で行うことにより、酸素含
有量が少なく、低抵抗の金属シリサイド膜が形成された
半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の微細化、高速化に伴い、Ｌ
ＤＤ（Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉｎ）構造
と、ゲートおよびソース・ドレイン上に低抵抗シリサイ
ド膜を、自己整合的に形成する技術とを組み合わせた、
ＳＡＬＩＣＩＤＥ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌ
ｉｃｉｄｅ）プロセスが採用されている。ＳＡＬＩＣＩ
ＤＥプロセスにおいて、シリサイド化に用いられる金属
材料としては、低抵抗という条件からチタン、コバル
ト、ニッケルが主に検討されている。
ＤＤ（Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉｎ）構造
と、ゲートおよびソース・ドレイン上に低抵抗シリサイ
ド膜を、自己整合的に形成する技術とを組み合わせた、
ＳＡＬＩＣＩＤＥ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌ
ｉｃｉｄｅ）プロセスが採用されている。ＳＡＬＩＣＩ
ＤＥプロセスにおいて、シリサイド化に用いられる金属
材料としては、低抵抗という条件からチタン、コバル
ト、ニッケルが主に検討されている。
【０００３】図１〜図３、図５、図６、図１１、図１２
に、例えば、コバルトに適用した場合の、従来のＳＡＬ
ＩＣＩＤＥプロセスによる半導体装置の製造工程を示
す。まず、図２に示すように、例えば、ｎ型であるシリ
コン基板１１の表面に、通常のＬＯＣＯＳ法等により素
子分離領域１２を形成し、素子分離領域１２によって区
画された部分に、ゲート酸化膜を形成する。その上層
に、多結晶シリコン層とタングステンシリサイド層から
なるタングステンポリサイド層を堆積させ、パターニン
グを行ってゲート電極１３を形成する。
に、例えば、コバルトに適用した場合の、従来のＳＡＬ
ＩＣＩＤＥプロセスによる半導体装置の製造工程を示
す。まず、図２に示すように、例えば、ｎ型であるシリ
コン基板１１の表面に、通常のＬＯＣＯＳ法等により素
子分離領域１２を形成し、素子分離領域１２によって区
画された部分に、ゲート酸化膜を形成する。その上層
に、多結晶シリコン層とタングステンシリサイド層から
なるタングステンポリサイド層を堆積させ、パターニン
グを行ってゲート電極１３を形成する。
【０００４】全面に酸化シリコン等からなる酸化膜を堆
積した後、ドライエッチングによりゲート電極１３側面
以外の酸化膜を除去し、ゲート電極１３側面に、酸化シ
リコン等からなるサイドウォール１４を形成する。さら
に、イオン注入等の方法により、シリコン基板１１表層
部にボロン等の不純物を拡散させ、ソース／ドレイン領
域１５を形成する。
積した後、ドライエッチングによりゲート電極１３側面
以外の酸化膜を除去し、ゲート電極１３側面に、酸化シ
リコン等からなるサイドウォール１４を形成する。さら
に、イオン注入等の方法により、シリコン基板１１表層
部にボロン等の不純物を拡散させ、ソース／ドレイン領
域１５を形成する。
【０００５】次に、図３に示すように、スパッタリング
法によりコバルト層１６を、例えば、１０ｎｍの膜厚で
全面に形成する。図１１に示すように、スパッタリング
法によりコバルト層１６上層に、窒化チタン層を成膜
し、コバルト層１６表面の酸化を防止するためのＴｉＮ
キャップ１７とする。
法によりコバルト層１６を、例えば、１０ｎｍの膜厚で
全面に形成する。図１１に示すように、スパッタリング
法によりコバルト層１６上層に、窒化チタン層を成膜
し、コバルト層１６表面の酸化を防止するためのＴｉＮ
キャップ１７とする。
【０００６】次に、図１２に示すように、コバルトシリ
サイド層を形成するための第１のＲＴＡ処理（５５０
℃）を行う。これにより、ゲート電極１３上およびソー
ス／ドレイン領域１５上のコバルト層１６が基板１１表
面のシリコンと固相反応し、コバルトモノシリサイド
（ＣｏＳｉ）層１８が形成される。
サイド層を形成するための第１のＲＴＡ処理（５５０
℃）を行う。これにより、ゲート電極１３上およびソー
ス／ドレイン領域１５上のコバルト層１６が基板１１表
面のシリコンと固相反応し、コバルトモノシリサイド
（ＣｏＳｉ）層１８が形成される。
【０００７】続いて、図５に示すように、ＴｉＮキャッ
プ１７をウェットエッチングにより除去した後、図６に
示すように、素子分離領域１２上およびサイドウォール
１４表面の、シリサイド化していない未反応コバルトを
選択的にエッチングして除去する。さらに、ＣｏＳｉ層
１８を、より低抵抗であるコバルトジシリサイド（Ｃｏ
Ｓｉ2 ）層１９に変換するため、第２のＲＴＡ処理（８
００℃）を行う。これにより、図１に示す構造となる。
プ１７をウェットエッチングにより除去した後、図６に
示すように、素子分離領域１２上およびサイドウォール
１４表面の、シリサイド化していない未反応コバルトを
選択的にエッチングして除去する。さらに、ＣｏＳｉ層
１８を、より低抵抗であるコバルトジシリサイド（Ｃｏ
Ｓｉ2 ）層１９に変換するため、第２のＲＴＡ処理（８
００℃）を行う。これにより、図１に示す構造となる。
【０００８】半導体装置の微細化には、シリサイド膜を
薄膜化する必要がある。シリサイド膜の形成には、上記
のチタン等の金属に対するシリコンの拡散反応が含まれ
るが、この固相反応は、金属表面に生成する自然酸化膜
により阻害される。自然酸化膜によりシリコンの拡散反
応が阻害されると、シリサイド膜の膜厚は不均一とな
り、シリサイド膜内部に酸素が含有される。さらに、シ
リサイド膜中に含有された酸素も、シリコンの拡散を阻
害する。
薄膜化する必要がある。シリサイド膜の形成には、上記
のチタン等の金属に対するシリコンの拡散反応が含まれ
るが、この固相反応は、金属表面に生成する自然酸化膜
により阻害される。自然酸化膜によりシリコンの拡散反
応が阻害されると、シリサイド膜の膜厚は不均一とな
り、シリサイド膜内部に酸素が含有される。さらに、シ
リサイド膜中に含有された酸素も、シリコンの拡散を阻
害する。
【０００９】シリサイド膜を薄膜化すると膜中含有酸素
濃度も上昇するため、シリサイド膜形成プロセスにおい
て、自然酸化膜や酸素含有量を抑制することは、シリサ
イド薄膜を形成する上で重要である。
濃度も上昇するため、シリサイド膜形成プロセスにおい
て、自然酸化膜や酸素含有量を抑制することは、シリサ
イド薄膜を形成する上で重要である。
【００１０】含有酸素量の少ない、または抵抗の低いシ
リサイド膜を形成するため、種々の方法が検討されてい
る。例えば、特開平６−２０４１７２号においては、水
素を含有するチタン膜をスパッタリング法により堆積し
た後、熱処理を行い、チタンシリサイド層を形成する方
法が開示されている。
リサイド膜を形成するため、種々の方法が検討されてい
る。例えば、特開平６−２０４１７２号においては、水
素を含有するチタン膜をスパッタリング法により堆積し
た後、熱処理を行い、チタンシリサイド層を形成する方
法が開示されている。
【００１１】この方法によれば、チタン膜に含有される
水素により、半導体基板上またはゲート電極上に存在す
る炭素等の汚染が除去されるため、後の熱処理工程にお
いて均一なチタンシリサイド層を形成することができ、
低抵抗化が図られる。また、均一なチタンシリサイド層
が形成されるため、接合リークが低減する。
水素により、半導体基板上またはゲート電極上に存在す
る炭素等の汚染が除去されるため、後の熱処理工程にお
いて均一なチタンシリサイド層を形成することができ、
低抵抗化が図られる。また、均一なチタンシリサイド層
が形成されるため、接合リークが低減する。
【００１２】特開平６−１７７０６７号には、チタン膜
をスパッタリング法により成膜し、熱処理を行ってチタ
ンシリサイド膜を形成した後、ボロンをイオン注入して
再度熱処理を行う方法が開示されている。
をスパッタリング法により成膜し、熱処理を行ってチタ
ンシリサイド膜を形成した後、ボロンをイオン注入して
再度熱処理を行う方法が開示されている。
【００１３】通常、チタンシリサイド膜を形成するため
の熱処理を行う際に、シリサイド膜の形成される表面
（シリコン層表面）からチタンシリサイド膜へ、ボロン
原子が吸収される。そのため、不純物拡散層中のボロン
の実効濃度が低下し、トランジスタの寄生抵抗が増大す
る。
の熱処理を行う際に、シリサイド膜の形成される表面
（シリコン層表面）からチタンシリサイド膜へ、ボロン
原子が吸収される。そのため、不純物拡散層中のボロン
の実効濃度が低下し、トランジスタの寄生抵抗が増大す
る。
【００１４】上記の特開平６−１７７０６７号の方法に
よれば、チタンシリサイド膜形成後にイオン注入を行
い、シリサイド化による不純物拡散層の不純物濃度の低
下が補充されるため、低抵抗化が図られる。
よれば、チタンシリサイド膜形成後にイオン注入を行
い、シリサイド化による不純物拡散層の不純物濃度の低
下が補充されるため、低抵抗化が図られる。
【００１５】
【発明が解決しようとする課題】しかしながら、上記の
従来の半導体装置の製造方法において、シリサイド材料
となる金属（チタン、コバルト、ニッケル等）は酸化さ
れやすく、スパッタリング法により金属膜を形成後、大
気開放すると表面が酸化されるという問題がある。大気
開放後、熱処理を行ってシリサイド膜を形成すると、シ
リサイド膜に酸素が含有され、膜質が脆弱となり、抵抗
も高くなる。
従来の半導体装置の製造方法において、シリサイド材料
となる金属（チタン、コバルト、ニッケル等）は酸化さ
れやすく、スパッタリング法により金属膜を形成後、大
気開放すると表面が酸化されるという問題がある。大気
開放後、熱処理を行ってシリサイド膜を形成すると、シ
リサイド膜に酸素が含有され、膜質が脆弱となり、抵抗
も高くなる。
【００１６】そのため、通常、上記の金属材料からなる
薄膜を形成後、その上層にＴｉＮ膜（ＴｉＮキャップ）
を成膜して、表面酸化を防止する。これにより、ゲート
電極およびソース／ドレイン領域上のみに低抵抗なシリ
サイド膜を形成することができるが、ＴｉＮキャップを
形成しない場合のＳＡＬＩＣＩＤＥプロセスに比較し
て、製造工程が増加してしまう。
薄膜を形成後、その上層にＴｉＮ膜（ＴｉＮキャップ）
を成膜して、表面酸化を防止する。これにより、ゲート
電極およびソース／ドレイン領域上のみに低抵抗なシリ
サイド膜を形成することができるが、ＴｉＮキャップを
形成しない場合のＳＡＬＩＣＩＤＥプロセスに比較し
て、製造工程が増加してしまう。
【００１７】ＴｉＮキャップを形成せずに、金属層表面
の酸化を防止してシリサイド化を行う方法が、特開平７
−１６９７１３号に開示されている。この方法によれ
ば、シリコン基板に形成した拡散層または多結晶シリコ
ン膜からなる電極配線の表面に形成されたシリコンの自
然酸化膜を、水素雰囲気中で還元して除去した後、表面
を大気に晒さずに真空容器内に保持し、スパッタリング
法により高融点金属膜を堆積して、熱処理により高融点
金属シリサイド膜を形成する。高融点金属としてチタン
を用い、チタン膜を形成した後、窒素またはアルゴン等
の不活性雰囲気中あるいは真空中で、７００℃程度の熱
処理を行うことにより、チタン膜のシリサイド化を行
う。
の酸化を防止してシリサイド化を行う方法が、特開平７
−１６９７１３号に開示されている。この方法によれ
ば、シリコン基板に形成した拡散層または多結晶シリコ
ン膜からなる電極配線の表面に形成されたシリコンの自
然酸化膜を、水素雰囲気中で還元して除去した後、表面
を大気に晒さずに真空容器内に保持し、スパッタリング
法により高融点金属膜を堆積して、熱処理により高融点
金属シリサイド膜を形成する。高融点金属としてチタン
を用い、チタン膜を形成した後、窒素またはアルゴン等
の不活性雰囲気中あるいは真空中で、７００℃程度の熱
処理を行うことにより、チタン膜のシリサイド化を行
う。
【００１８】上記の特開平７−１６９７１３号記載の方
法においては、Ｈ2 ＋ＳｉＯ2 →Ｈ2 Ｏ＋ＳｉＯの反応
により、シリコンの自然酸化膜をＳｉＯに還元して蒸発
させる。そのため、チャンバ内の圧力をＳｉＯ分圧より
低くする必要がある。また、シリコン酸化膜の還元によ
り発生するＨ2 Ｏは酸化剤としても働くため、Ｈ2 Ｏに
よる表面の酸化を防ぐ必要もある。したがって、チャン
バ内を高真空にして酸化膜の還元を行った後、チタン膜
を堆積してシリサイド膜を形成するまで、大気開放しな
い状態を維持する必要がある。
法においては、Ｈ2 ＋ＳｉＯ2 →Ｈ2 Ｏ＋ＳｉＯの反応
により、シリコンの自然酸化膜をＳｉＯに還元して蒸発
させる。そのため、チャンバ内の圧力をＳｉＯ分圧より
低くする必要がある。また、シリコン酸化膜の還元によ
り発生するＨ2 Ｏは酸化剤としても働くため、Ｈ2 Ｏに
よる表面の酸化を防ぐ必要もある。したがって、チャン
バ内を高真空にして酸化膜の還元を行った後、チタン膜
を堆積してシリサイド膜を形成するまで、大気開放しな
い状態を維持する必要がある。
【００１９】本発明は上記の問題点を鑑みてなされたも
のであり、したがって本発明は、ＳＡＬＩＣＩＤＥプロ
セスにおいて、酸素含有量の少ない良質な金属シリサイ
ド膜を、より少ない工程で製造できる半導体装置の製造
方法を提供することを目的とする。
のであり、したがって本発明は、ＳＡＬＩＣＩＤＥプロ
セスにおいて、酸素含有量の少ない良質な金属シリサイ
ド膜を、より少ない工程で製造できる半導体装置の製造
方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の製造方法は、半導体基板上の
所望の位置に、高融点金属シリサイド層が形成されてな
る半導体装置の製造方法において、高融点金属層をスパ
ッタリング法により堆積する工程と、前記高融点金属層
が形成された半導体基板を、水素雰囲気中で熱処理する
ことにより高融点金属シリサイド層を形成する工程とを
少なくとも有することを特徴とする。
め、本発明の半導体装置の製造方法は、半導体基板上の
所望の位置に、高融点金属シリサイド層が形成されてな
る半導体装置の製造方法において、高融点金属層をスパ
ッタリング法により堆積する工程と、前記高融点金属層
が形成された半導体基板を、水素雰囲気中で熱処理する
ことにより高融点金属シリサイド層を形成する工程とを
少なくとも有することを特徴とする。
【００２１】これにより、高融点金属層のシリサイド化
を行うための熱処理において、金属層表面の自然酸化膜
の水素による還元と、シリサイド層の成膜とを同時に行
うことができる。シリサイド化される金属層の酸素含有
量が低減されるため、シリサイド層を薄膜化しても低い
シート抵抗を維持することができる。さらに、従来のＴ
ｉＮキャップを用いる製造方法に比較して、ＴｉＮキャ
ップ成膜工程およびウェットエッチングによるＴｉＮキ
ャップの除去工程を削減することができ、プロセスの簡
略化が可能となる。
を行うための熱処理において、金属層表面の自然酸化膜
の水素による還元と、シリサイド層の成膜とを同時に行
うことができる。シリサイド化される金属層の酸素含有
量が低減されるため、シリサイド層を薄膜化しても低い
シート抵抗を維持することができる。さらに、従来のＴ
ｉＮキャップを用いる製造方法に比較して、ＴｉＮキャ
ップ成膜工程およびウェットエッチングによるＴｉＮキ
ャップの除去工程を削減することができ、プロセスの簡
略化が可能となる。
【００２２】上記の本発明の半導体装置の製造方法は、
好適には、前記高融点金属シリサイド層を形成する前記
熱処理工程は、ＲＴＡ処理であることを特徴とする。こ
れにより、シリサイド化反応の過度の進行による、シリ
サイド膜のサイドウォール表面への這い上がりを抑制す
ることができる。本発明においては、水素雰囲気でシリ
サイド化反応を行うため、金属表面の自然酸化膜の還元
と、シリサイド化反応が同時に起こる。金属酸化膜が還
元され、発生する気体の影響等により、シリサイド化反
応が促進される。そのため、熱処理をＲＴＡとすること
により、シリサイド化速度を制御することができる。
好適には、前記高融点金属シリサイド層を形成する前記
熱処理工程は、ＲＴＡ処理であることを特徴とする。こ
れにより、シリサイド化反応の過度の進行による、シリ
サイド膜のサイドウォール表面への這い上がりを抑制す
ることができる。本発明においては、水素雰囲気でシリ
サイド化反応を行うため、金属表面の自然酸化膜の還元
と、シリサイド化反応が同時に起こる。金属酸化膜が還
元され、発生する気体の影響等により、シリサイド化反
応が促進される。そのため、熱処理をＲＴＡとすること
により、シリサイド化速度を制御することができる。
【００２３】また、本発明の半導体装置の製造方法は、
半導体基板上に、ゲート電極と、前記ゲート電極側面に
絶縁膜からなるサイドウォールと、前記ゲート電極およ
び前記サイドウォールをマスクとして自己整合的に形成
されたソース／ドレイン領域とを有する半導体装置の製
造方法において、前記ゲート電極、前記サイドウォール
および前記ソース・ドレイン領域が形成された半導体基
板の全面にコバルト層を成膜する工程と、水素雰囲気で
第１の熱処理を行い、コバルト層をコバルトモノシリサ
イド層とする工程と、前記サイドウォール表面のシリサ
イド化されていないコバルト層を、エッチングにより除
去する工程と、水素雰囲気で第２の熱処理を行い、前記
ゲート電極上および前記ソース／ドレイン領域上のコバ
ルトモノシリサイド層をコバルトジシリサイド層とする
工程とを少なくとも有することを特徴とする。
半導体基板上に、ゲート電極と、前記ゲート電極側面に
絶縁膜からなるサイドウォールと、前記ゲート電極およ
び前記サイドウォールをマスクとして自己整合的に形成
されたソース／ドレイン領域とを有する半導体装置の製
造方法において、前記ゲート電極、前記サイドウォール
および前記ソース・ドレイン領域が形成された半導体基
板の全面にコバルト層を成膜する工程と、水素雰囲気で
第１の熱処理を行い、コバルト層をコバルトモノシリサ
イド層とする工程と、前記サイドウォール表面のシリサ
イド化されていないコバルト層を、エッチングにより除
去する工程と、水素雰囲気で第２の熱処理を行い、前記
ゲート電極上および前記ソース／ドレイン領域上のコバ
ルトモノシリサイド層をコバルトジシリサイド層とする
工程とを少なくとも有することを特徴とする。
【００２４】上記の本発明の半導体装置の製造方法は、
好適には、前記第１の熱処理および前記第２の熱処理
は、ＲＴＡ処理であることを特徴とする。また、上記の
本発明の半導体装置の製造方法は、好適には、前記第２
の熱処理は、前記第１の熱処理より高温で行うことを特
徴とする。
好適には、前記第１の熱処理および前記第２の熱処理
は、ＲＴＡ処理であることを特徴とする。また、上記の
本発明の半導体装置の製造方法は、好適には、前記第２
の熱処理は、前記第１の熱処理より高温で行うことを特
徴とする。
【００２５】これにより、本発明の半導体装置の製造方
法をＣｏ ＳＡＬＩＣＩＤＥプロセスに適用し、低抵抗
であるＣｏＳｉ2 からなるシリサイド層を形成できる。
コバルトシリサイドの場合、高温で生成するＣｏＳｉ2
が最も抵抗が低い。ＣｏＳｉ2 はバルクの場合、抵抗率
２０μΩ・ｃｍ程度である。（ただし、薄膜の場合はバ
ルクよりも高抵抗となり、抵抗率は成膜条件や熱処理条
件により大きく変動する。）
法をＣｏ ＳＡＬＩＣＩＤＥプロセスに適用し、低抵抗
であるＣｏＳｉ2 からなるシリサイド層を形成できる。
コバルトシリサイドの場合、高温で生成するＣｏＳｉ2
が最も抵抗が低い。ＣｏＳｉ2 はバルクの場合、抵抗率
２０μΩ・ｃｍ程度である。（ただし、薄膜の場合はバ
ルクよりも高抵抗となり、抵抗率は成膜条件や熱処理条
件により大きく変動する。）
【００２６】本発明においては、熱処理をＲＴＡ処理で
行い、第１の熱処理温度を５５０℃、第２の熱処理温度
を７００℃とすることにより、低抵抗で均一な膜質のＣ
ｏＳｉ2 を形成することができる。
行い、第１の熱処理温度を５５０℃、第２の熱処理温度
を７００℃とすることにより、低抵抗で均一な膜質のＣ
ｏＳｉ2 を形成することができる。
【００２７】本発明の半導体装置の製造方法は、半導体
基板上に、ゲート電極と、前記ゲート電極側面に絶縁膜
からなるサイドウォールと、前記ゲート電極および前記
サイドウォールをマスクとして自己整合的に形成された
ソース／ドレイン領域とを有する半導体装置の製造方法
において、前記ゲート電極、前記サイドウォールおよび
前記ソース・ドレイン領域が形成された半導体基板の全
面にニッケル層を成膜する工程と、水素雰囲気で熱処理
を行い、ニッケル層をニッケルモノシリサイド層とする
工程と、前記サイドウォール表面のシリサイド化されて
いないニッケル層を、エッチングにより除去する工程と
を少なくとも有することを特徴とする。
基板上に、ゲート電極と、前記ゲート電極側面に絶縁膜
からなるサイドウォールと、前記ゲート電極および前記
サイドウォールをマスクとして自己整合的に形成された
ソース／ドレイン領域とを有する半導体装置の製造方法
において、前記ゲート電極、前記サイドウォールおよび
前記ソース・ドレイン領域が形成された半導体基板の全
面にニッケル層を成膜する工程と、水素雰囲気で熱処理
を行い、ニッケル層をニッケルモノシリサイド層とする
工程と、前記サイドウォール表面のシリサイド化されて
いないニッケル層を、エッチングにより除去する工程と
を少なくとも有することを特徴とする。
【００２８】上記の本発明の半導体装置の製造方法は、
好適には、前記熱処理はＲＴＡ処理であることを特徴と
する。これにより、本発明の半導体装置の製造方法をＮ
ｉ ＳＡＬＩＣＩＤＥプロセスに適用し、低抵抗である
ＮｉＳｉからなるシリサイド層を形成できる。ＮｉＳｉ
はバルクの場合、抵抗率５０μΩ・ｃｍ程度である。
（ただし、薄膜の場合はバルクよりも高抵抗となり、抵
抗率は成膜条件や熱処理条件により大きく変動する。）
好適には、前記熱処理はＲＴＡ処理であることを特徴と
する。これにより、本発明の半導体装置の製造方法をＮ
ｉ ＳＡＬＩＣＩＤＥプロセスに適用し、低抵抗である
ＮｉＳｉからなるシリサイド層を形成できる。ＮｉＳｉ
はバルクの場合、抵抗率５０μΩ・ｃｍ程度である。
（ただし、薄膜の場合はバルクよりも高抵抗となり、抵
抗率は成膜条件や熱処理条件により大きく変動する。）
【００２９】ニッケルシリサイドの形成において、ニッ
ケルとシリコンとの反応は３００℃で開始し、最初にＮ
ｉ2 Ｓｉが形成される。Ｎｉ2 Ｓｉよりも高温におい
て、Ｎｉ2 ＳｉはＮｉＳｉとなり、熱処理温度が６００
℃以上となると、ＮｉＳｉ2 となる。したがって本発明
において、熱処理をＲＴＡ処理で行い、熱処理温度を４
００〜５５０℃とすることにより、低抵抗で均一な膜質
のＮｉＳｉを形成することができる。
ケルとシリコンとの反応は３００℃で開始し、最初にＮ
ｉ2 Ｓｉが形成される。Ｎｉ2 Ｓｉよりも高温におい
て、Ｎｉ2 ＳｉはＮｉＳｉとなり、熱処理温度が６００
℃以上となると、ＮｉＳｉ2 となる。したがって本発明
において、熱処理をＲＴＡ処理で行い、熱処理温度を４
００〜５５０℃とすることにより、低抵抗で均一な膜質
のＮｉＳｉを形成することができる。
【００３０】
【発明の実施の形態】以下に、本発明の半導体装置の製
造方法の実施の形態について、図面を参照して下記に説
明する。
造方法の実施の形態について、図面を参照して下記に説
明する。
【００３１】（実施形態１）本実施形態は、本発明をＣ
ｏ ＳＡＬＩＣＩＤＥに適用した例である。図１は、本
実施形態の半導体装置の製造方法により製造された半導
体装置の断面図である。シリコン基板１１上に酸化膜か
らなる素子分離領域１２が形成され、素子分離領域１２
により区画された部分にゲート電極１３およびソース／
ドレイン領域１５が形成されている。ゲート電極１３側
面には酸化物等の絶縁膜からなるサイドウォール１４が
形成されている。ソース／ドレイン領域１５表面および
ゲート電極１３上に、ＣｏＳｉ2 層１９が形成されてい
る。
ｏ ＳＡＬＩＣＩＤＥに適用した例である。図１は、本
実施形態の半導体装置の製造方法により製造された半導
体装置の断面図である。シリコン基板１１上に酸化膜か
らなる素子分離領域１２が形成され、素子分離領域１２
により区画された部分にゲート電極１３およびソース／
ドレイン領域１５が形成されている。ゲート電極１３側
面には酸化物等の絶縁膜からなるサイドウォール１４が
形成されている。ソース／ドレイン領域１５表面および
ゲート電極１３上に、ＣｏＳｉ2 層１９が形成されてい
る。
【００３２】次に、上記の本実施形態の半導体装置の製
造方法について説明する。図１〜図６は、本実施形態の
半導体装置の製造工程を示した断面図である。まず、図
２に示すように、シリコン基板１１の表面に通常のＬＯ
ＣＯＳ法等により、素子分離領域１２を形成し、素子分
離領域１２によって区画された部分に、ゲート酸化膜を
形成する。その上層に、多結晶シリコン層とタングステ
ンシリサイド層からなるタングステンポリサイド層を堆
積させ、パターニングを行ってゲート電極１３を形成す
る。
造方法について説明する。図１〜図６は、本実施形態の
半導体装置の製造工程を示した断面図である。まず、図
２に示すように、シリコン基板１１の表面に通常のＬＯ
ＣＯＳ法等により、素子分離領域１２を形成し、素子分
離領域１２によって区画された部分に、ゲート酸化膜を
形成する。その上層に、多結晶シリコン層とタングステ
ンシリサイド層からなるタングステンポリサイド層を堆
積させ、パターニングを行ってゲート電極１３を形成す
る。
【００３３】全面に酸化シリコン等からなる酸化膜を堆
積した後、ドライエッチングによりゲート電極１３側面
以外の酸化膜を除去し、ゲート電極１３側面に酸化シリ
コン等からなるサイドウォール１４を形成する。さら
に、イオン注入等の方法により、シリコン基板１１表層
部にボロン等の不純物を拡散させ、ソース／ドレイン領
域１５を形成する。
積した後、ドライエッチングによりゲート電極１３側面
以外の酸化膜を除去し、ゲート電極１３側面に酸化シリ
コン等からなるサイドウォール１４を形成する。さら
に、イオン注入等の方法により、シリコン基板１１表層
部にボロン等の不純物を拡散させ、ソース／ドレイン領
域１５を形成する。
【００３４】次に、図３に示すように、スパッタリング
法によりコバルト層１６を、基板全面に一様に形成す
る。成膜条件は、例えば、以下の条件で行うことができ
る。 膜厚；１０ｎｍ， ＤＣパワー；０．８ｋＷ， 圧力；０．４Ｐａ， ガス流量 ヒーターガス；Ａｒ ３０ｓｃｃｍ プロセスガス；Ａｒ ６０ｓｃｃｍ 基板加熱温度；１５０℃
法によりコバルト層１６を、基板全面に一様に形成す
る。成膜条件は、例えば、以下の条件で行うことができ
る。 膜厚；１０ｎｍ， ＤＣパワー；０．８ｋＷ， 圧力；０．４Ｐａ， ガス流量 ヒーターガス；Ａｒ ３０ｓｃｃｍ プロセスガス；Ａｒ ６０ｓｃｃｍ 基板加熱温度；１５０℃
【００３５】コバルト層１６がスパッタされた半導体基
板をＣｏスパッタリングチャンバから搬出して、大気開
放されると、図４に示すようにコバルトが酸化され、コ
バルト層１６表面に酸化コバルト（ＣｏＯまたはＣｏ2
Ｏ3 ）層２０が形成される。
板をＣｏスパッタリングチャンバから搬出して、大気開
放されると、図４に示すようにコバルトが酸化され、コ
バルト層１６表面に酸化コバルト（ＣｏＯまたはＣｏ2
Ｏ3 ）層２０が形成される。
【００３６】次に、図５に示すように、コバルトシリサ
イド層を形成するための第１のＲＴＡ処理を行う。第１
のＲＴＡ処理の場合には、シリサイド膜の這い上がり
（シリサイド膜が、ゲート電極のサイドウォール上にも
成長し、ゲートとソース・ドレインが短絡する現象）が
起こらない温度で行う。
イド層を形成するための第１のＲＴＡ処理を行う。第１
のＲＴＡ処理の場合には、シリサイド膜の這い上がり
（シリサイド膜が、ゲート電極のサイドウォール上にも
成長し、ゲートとソース・ドレインが短絡する現象）が
起こらない温度で行う。
【００３７】チャンバ内に半導体基板をセットした後、
最初に６０秒間、水素を流量１０Ｌ／ｍｉｎで供給す
る。これにより、チャンバ内に残留する酸素が排気置換
され、チャンバ内が還元雰囲気となる。次に、以下の条
件で熱処理を行う。 熱処理温度；５５０℃， 熱処理時間；３０秒， 供給ガス；水素（１０Ｌ／ｍｉｎ）
最初に６０秒間、水素を流量１０Ｌ／ｍｉｎで供給す
る。これにより、チャンバ内に残留する酸素が排気置換
され、チャンバ内が還元雰囲気となる。次に、以下の条
件で熱処理を行う。 熱処理温度；５５０℃， 熱処理時間；３０秒， 供給ガス；水素（１０Ｌ／ｍｉｎ）
【００３８】これにより、ゲート電極１３上およびソー
ス／ドレイン領域１５上のコバルト層１６が基板１１表
面のシリコンと固相反応し、コバルトモノシリサイド
（ＣｏＳｉ）層１８が形成される。本発明では、ＲＴＡ
処理を水素雰囲気で行うため、コバルト層１６表面の酸
化コバルトが還元されると同時にシリサイド化反応が起
こり、シリサイド化反応が激しい（反応速度が大き
い）。
ス／ドレイン領域１５上のコバルト層１６が基板１１表
面のシリコンと固相反応し、コバルトモノシリサイド
（ＣｏＳｉ）層１８が形成される。本発明では、ＲＴＡ
処理を水素雰囲気で行うため、コバルト層１６表面の酸
化コバルトが還元されると同時にシリサイド化反応が起
こり、シリサイド化反応が激しい（反応速度が大き
い）。
【００３９】したがって、本発明の水素雰囲気における
シリサイド化反応を、ＲＴＡ処理ではなく、バッチ処理
タイプのファーネスアニールで行った場合、同温度（５
５０℃）の加熱であっても、昇温、降温に時間がかかる
ため、反応が過度に進行し、シリサイド膜の這い上がり
が生じてしまう。そのため、本発明の熱処理には、ファ
ーネスアニールは用いることができない。
シリサイド化反応を、ＲＴＡ処理ではなく、バッチ処理
タイプのファーネスアニールで行った場合、同温度（５
５０℃）の加熱であっても、昇温、降温に時間がかかる
ため、反応が過度に進行し、シリサイド膜の這い上がり
が生じてしまう。そのため、本発明の熱処理には、ファ
ーネスアニールは用いることができない。
【００４０】次に、図６に示すように、素子分離領域１
２上およびサイドウォール１４表面のシリサイド化して
いない未反応コバルトを、ウェットエッチングにより除
去する。エッチングは、例えば、以下の条件で行うこと
ができる。 薬液；硫酸過水（Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝４：１）， 処理時間；３分， 薬液温度；７０℃
２上およびサイドウォール１４表面のシリサイド化して
いない未反応コバルトを、ウェットエッチングにより除
去する。エッチングは、例えば、以下の条件で行うこと
ができる。 薬液；硫酸過水（Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝４：１）， 処理時間；３分， 薬液温度；７０℃
【００４１】さらに、ＣｏＳｉ層１８を、より低抵抗で
あるＣｏＳｉ2 に変換するため、第２のＲＴＡ処理を行
うことにより、図１に示す構造となる。第２のＲＴＡ処
理は、例えば、以下の条件で行うことができる。 熱処理温度；７００℃， 熱処理時間；３０秒， 供給ガス；水素（１０Ｌ／ｍｉｎ）
あるＣｏＳｉ2 に変換するため、第２のＲＴＡ処理を行
うことにより、図１に示す構造となる。第２のＲＴＡ処
理は、例えば、以下の条件で行うことができる。 熱処理温度；７００℃， 熱処理時間；３０秒， 供給ガス；水素（１０Ｌ／ｍｉｎ）
【００４２】上記の本実施形態の半導体装置の製造方法
によれば、従来のＴｉＮキャップを形成してコバルト層
のシリサイド化を行う方法と比較して、ＴｉＮキャップ
を形成する工程と、ＴｉＮキャップをウェットエッチン
グにより除去する工程が削減されるため、プロセスを簡
略化することができる。
によれば、従来のＴｉＮキャップを形成してコバルト層
のシリサイド化を行う方法と比較して、ＴｉＮキャップ
を形成する工程と、ＴｉＮキャップをウェットエッチン
グにより除去する工程が削減されるため、プロセスを簡
略化することができる。
【００４３】（実施形態２）本実施形態は、本発明をＮ
ｉ ＳＡＬＩＣＩＤＥに適用した例である。実施形態１
に示したコバルトシリサイドの場合、高温で形成される
ＣｏＳｉ2の方が、低温で生成するＣｏＳｉよりも抵抗
が低い。そのため、シリサイド膜の這い上がりが生じな
いように、シリサイド化反応を制御し、かつ低抵抗のシ
リサイド膜を成膜させるには、２段階のＲＴＡ処理を行
う必要がある。
ｉ ＳＡＬＩＣＩＤＥに適用した例である。実施形態１
に示したコバルトシリサイドの場合、高温で形成される
ＣｏＳｉ2の方が、低温で生成するＣｏＳｉよりも抵抗
が低い。そのため、シリサイド膜の這い上がりが生じな
いように、シリサイド化反応を制御し、かつ低抵抗のシ
リサイド膜を成膜させるには、２段階のＲＴＡ処理を行
う必要がある。
【００４４】一方、本実施形態に示すニッケルシリサイ
ドの場合、低温で生成されるモノシリサイド（ＮｉＳ
ｉ）が低抵抗相となる。したがって、１回のＲＴＡ処理
により、抵抗の低いシリサイド膜をゲートおよびソース
／ドレイン領域上に形成することができる。
ドの場合、低温で生成されるモノシリサイド（ＮｉＳ
ｉ）が低抵抗相となる。したがって、１回のＲＴＡ処理
により、抵抗の低いシリサイド膜をゲートおよびソース
／ドレイン領域上に形成することができる。
【００４５】図７に、本実施形態の半導体装置の製造方
法により製造された半導体装置の断面図を示す。シリコ
ン基板１１上に酸化膜からなる素子分離領域１２、ゲー
ト電極１３およびソース／ドレイン領域１５が形成され
ている。ゲート電極１３側面には、酸化物等の絶縁膜か
らなるサイドウォール１４が形成されている。ソース／
ドレイン領域１５表面およびゲート電極１３上に、ニッ
ケルモノシリサイド（ＮｉＳｉ）層２１が形成されてい
る。
法により製造された半導体装置の断面図を示す。シリコ
ン基板１１上に酸化膜からなる素子分離領域１２、ゲー
ト電極１３およびソース／ドレイン領域１５が形成され
ている。ゲート電極１３側面には、酸化物等の絶縁膜か
らなるサイドウォール１４が形成されている。ソース／
ドレイン領域１５表面およびゲート電極１３上に、ニッ
ケルモノシリサイド（ＮｉＳｉ）層２１が形成されてい
る。
【００４６】次に、上記の本実施形態の半導体装置の製
造方法について説明する。図２および図７〜図１０は、
本実施形態の半導体装置の製造工程を示した断面図であ
る。まず、実施形態１と同様にして、図２に示すような
構造とする。すなわち、シリコン基板１１の表面に素子
分離領域１２と、ゲート酸化膜とタングステンポリサイ
ド層が積層された構成を有するゲート電極１３を形成す
る。さらに、全面に酸化膜を堆積した後、ドライエッチ
ングを行い、ゲート電極１３側面にサイドウォール１４
を形成する。続いて、イオン注入等によりシリコン基板
１１表層部に不純物を拡散させ、ソース／ドレイン領域
１５を形成する。
造方法について説明する。図２および図７〜図１０は、
本実施形態の半導体装置の製造工程を示した断面図であ
る。まず、実施形態１と同様にして、図２に示すような
構造とする。すなわち、シリコン基板１１の表面に素子
分離領域１２と、ゲート酸化膜とタングステンポリサイ
ド層が積層された構成を有するゲート電極１３を形成す
る。さらに、全面に酸化膜を堆積した後、ドライエッチ
ングを行い、ゲート電極１３側面にサイドウォール１４
を形成する。続いて、イオン注入等によりシリコン基板
１１表層部に不純物を拡散させ、ソース／ドレイン領域
１５を形成する。
【００４７】次に、図８に示すように、スパッタリング
法によりニッケル層２２を、基板全面に一様に形成す
る。成膜条件は例えば、以下の条件で行うことができ
る。 膜厚；２０ｎｍ， ＤＣパワー；０．８ｋＷ， 圧力；０．４Ｐａ， ガス流量 ヒーターガス；Ａｒ ３０ｓｃｃｍ プロセスガス；Ｎ2 ６０ｓｃｃｍ 基板加熱温度；１５０℃
法によりニッケル層２２を、基板全面に一様に形成す
る。成膜条件は例えば、以下の条件で行うことができ
る。 膜厚；２０ｎｍ， ＤＣパワー；０．８ｋＷ， 圧力；０．４Ｐａ， ガス流量 ヒーターガス；Ａｒ ３０ｓｃｃｍ プロセスガス；Ｎ2 ６０ｓｃｃｍ 基板加熱温度；１５０℃
【００４８】ニッケル層２２がスパッタされた半導体基
板をＮｉスパッタリングチャンバから搬出して、大気開
放されると、図９に示すようにニッケルが酸化され、ニ
ッケル層表面に酸化ニッケル（ＮｉＯ）層２３が形成さ
れる。
板をＮｉスパッタリングチャンバから搬出して、大気開
放されると、図９に示すようにニッケルが酸化され、ニ
ッケル層表面に酸化ニッケル（ＮｉＯ）層２３が形成さ
れる。
【００４９】図１０に示すように、ニッケルシリサイド
層を形成するためのＲＴＡ処理を行う。実施形態１に示
したコバルト層に対する第１のＲＴＡ処理と同様に、ニ
ッケルの場合も、表面酸化層（ＮｉＯ）２３の還元と同
時にシリサイド化反応が起こる。実施形態１と同様に、
チャンバ内に最初に６０秒間、水素を流量１０Ｌ／ｍｉ
ｎで供給し、チャンバ内を還元雰囲気とする。次に、以
下の条件で熱処理を行う。 熱処理温度；４００〜５５０℃， 熱処理時間；３０
秒， 供給ガス；窒素（１０Ｌ／ｍｉｎ）
層を形成するためのＲＴＡ処理を行う。実施形態１に示
したコバルト層に対する第１のＲＴＡ処理と同様に、ニ
ッケルの場合も、表面酸化層（ＮｉＯ）２３の還元と同
時にシリサイド化反応が起こる。実施形態１と同様に、
チャンバ内に最初に６０秒間、水素を流量１０Ｌ／ｍｉ
ｎで供給し、チャンバ内を還元雰囲気とする。次に、以
下の条件で熱処理を行う。 熱処理温度；４００〜５５０℃， 熱処理時間；３０
秒， 供給ガス；窒素（１０Ｌ／ｍｉｎ）
【００５０】これにより、ゲート電極１３上およびソー
ス／ドレイン領域１５上のニッケル層２２が基板１１表
面のシリコンと固相反応し、ＮｉＳｉ層２１が形成され
る。次に、素子分離領域１２上およびサイドウォール１
４表面のシリサイド化していない未反応ニッケルを、ウ
ェットエッチングにより除去すると、図７に示す構造と
なる。
ス／ドレイン領域１５上のニッケル層２２が基板１１表
面のシリコンと固相反応し、ＮｉＳｉ層２１が形成され
る。次に、素子分離領域１２上およびサイドウォール１
４表面のシリサイド化していない未反応ニッケルを、ウ
ェットエッチングにより除去すると、図７に示す構造と
なる。
【００５１】エッチングは、例えば、以下の条件で行う
ことができる。 薬液；硫酸過水（Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝４：１）， 処理時間；３分， 薬液温度；７０℃
ことができる。 薬液；硫酸過水（Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝４：１）， 処理時間；３分， 薬液温度；７０℃
【００５２】上記の本実施形態の半導体装置の製造方法
によれば、従来のＴｉＮキャップを形成する方法と比較
して、ＴｉＮキャップ形成工程と、ＴｉＮキャップ除去
工程が削減されるため、プロセスを簡略化することがで
きる。また、水素雰囲気で熱処理を行うことにより、酸
化ニッケル層の還元と同時にシリサイド化が行えるた
め、プロセスが簡略化され、シリサイド層の酸素含有量
も低減される。熱処理を４００〜５５０℃のＲＴＡ処理
とすることにより、高抵抗であるＮｉ2 ＳｉまたはＮｉ
Ｓｉ2 の生成を抑制し、低抵抗であるＮｉＳｉからなる
シリサイド層を形成することができる。
によれば、従来のＴｉＮキャップを形成する方法と比較
して、ＴｉＮキャップ形成工程と、ＴｉＮキャップ除去
工程が削減されるため、プロセスを簡略化することがで
きる。また、水素雰囲気で熱処理を行うことにより、酸
化ニッケル層の還元と同時にシリサイド化が行えるた
め、プロセスが簡略化され、シリサイド層の酸素含有量
も低減される。熱処理を４００〜５５０℃のＲＴＡ処理
とすることにより、高抵抗であるＮｉ2 ＳｉまたはＮｉ
Ｓｉ2 の生成を抑制し、低抵抗であるＮｉＳｉからなる
シリサイド層を形成することができる。
【００５３】本発明の半導体装置の製造方法は、上記の
実施の形態に限定されない。例えば、実施形態１におい
て、素子分離領域１２上およびサイドウォール１４表面
のシリサイド化していない未反応コバルトを除去する場
合、または、実施形態２において、素子分離領域１２上
およびサイドウォール１４表面のシリサイド化していな
い未反応ニッケルを除去する場合のウェットエッチング
の条件等、適宜変更が可能である。その他、本発明の要
旨を逸脱しない範囲で、種々の変更が可能である。
実施の形態に限定されない。例えば、実施形態１におい
て、素子分離領域１２上およびサイドウォール１４表面
のシリサイド化していない未反応コバルトを除去する場
合、または、実施形態２において、素子分離領域１２上
およびサイドウォール１４表面のシリサイド化していな
い未反応ニッケルを除去する場合のウェットエッチング
の条件等、適宜変更が可能である。その他、本発明の要
旨を逸脱しない範囲で、種々の変更が可能である。
【００５４】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、ＳＡＬＩＣＩＤＥプロセスにおいて、従来のＴｉＮ
キャップを形成する製造方法に比較して、より少ない工
程で金属シリサイド層を製造することができる。また、
金属酸化層の還元と同時にシリサイド化反応が行われる
ため、金属シリサイド層中の酸素含有量を少なくするこ
とができ、抵抗の低い金属シリサイド層を形成すること
ができる。
ば、ＳＡＬＩＣＩＤＥプロセスにおいて、従来のＴｉＮ
キャップを形成する製造方法に比較して、より少ない工
程で金属シリサイド層を製造することができる。また、
金属酸化層の還元と同時にシリサイド化反応が行われる
ため、金属シリサイド層中の酸素含有量を少なくするこ
とができ、抵抗の低い金属シリサイド層を形成すること
ができる。
【図１】本発明および従来の半導体装置の製造方法によ
り製造された半導体装置の断面図である。
り製造された半導体装置の断面図である。
【図２】本発明および従来の半導体装置の製造方法の製
造工程を示す断面図である。
造工程を示す断面図である。
【図３】本発明および従来の半導体装置の製造方法の製
造工程を示す断面図である。
造工程を示す断面図である。
【図４】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図５】本発明および従来の半導体装置の製造方法の製
造工程を示す断面図である。
造工程を示す断面図である。
【図６】本発明および従来の半導体装置の製造方法の製
造工程を示す断面図である。
造工程を示す断面図である。
【図７】本発明の半導体装置の製造方法により製造され
た半導体装置の断面図である。
た半導体装置の断面図である。
【図８】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図９】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図１０】本発明の半導体装置の製造方法の製造工程を
示す断面図である。
示す断面図である。
【図１１】従来の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図１２】従来の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
１１…半導体基板、１２…素子分離領域、１３…ゲート
電極、１４…サイドウォール、１５…ソース／ドレイン
領域、１６…コバルト層、１７…窒化チタン（ＴｉＮ）
キャップ、１８…コバルトモノシリサイド（ＣｏＳｉ）
層、１９…コバルトジシリサイド（ＣｏＳｉ2 ）層、２
０…酸化コバルト（ＣｏＯまたはＣｏ2Ｏ3 ）層、２１
…ニッケルモノシリサイド（ＮｉＳｉ）層、２２…ニッ
ケル層、２３…酸化ニッケル（ＮｉＯ）層。
電極、１４…サイドウォール、１５…ソース／ドレイン
領域、１６…コバルト層、１７…窒化チタン（ＴｉＮ）
キャップ、１８…コバルトモノシリサイド（ＣｏＳｉ）
層、１９…コバルトジシリサイド（ＣｏＳｉ2 ）層、２
０…酸化コバルト（ＣｏＯまたはＣｏ2Ｏ3 ）層、２１
…ニッケルモノシリサイド（ＮｉＳｉ）層、２２…ニッ
ケル層、２３…酸化ニッケル（ＮｉＯ）層。
Claims (7)
- 【請求項１】半導体基板上の所望の位置に、高融点金属
シリサイド層が形成されてなる半導体装置の製造方法に
おいて、 高融点金属層をスパッタリング法により堆積する工程
と、 前記高融点金属層が形成された半導体基板を、水素雰囲
気中で熱処理することにより高融点金属シリサイド層を
形成する工程とを少なくとも有する半導体装置の製造方
法。 - 【請求項２】前記高融点金属シリサイド層を形成する前
記熱処理工程は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ
Ａｎｎｅａｌｉｎｇ）処理である請求項１記載の半導
体装置の製造方法。 - 【請求項３】半導体基板上に、ゲート電極と、前記ゲー
ト電極側面に絶縁膜からなるサイドウォールと、前記ゲ
ート電極および前記サイドウォールをマスクとして自己
整合的に形成されたソース／ドレイン領域とを有する半
導体装置の製造方法において、 前記ゲート電極、前記サイドウォールおよび前記ソース
・ドレイン領域が形成された半導体基板の全面に、コバ
ルト層を成膜する工程と、 水素雰囲気で第１の熱処理を行い、コバルト層をコバル
トモノシリサイド層とする工程と、 前記サイドウォール表面のシリサイド化されていないコ
バルト層を、エッチングにより除去する工程と、 水素雰囲気で第２の熱処理を行い、前記ゲート電極上お
よび前記ソース／ドレイン領域上のコバルトモノシリサ
イド層をコバルトジシリサイド層とする工程とを少なく
とも有する半導体装置の製造方法。 - 【請求項４】前記第１の熱処理および前記第２の熱処理
は、ＲＴＡ処理である請求項３記載の半導体装置の製造
方法。 - 【請求項５】前記第２の熱処理は、前記第１の熱処理よ
り高温で行う請求項３記載の半導体装置の製造方法。 - 【請求項６】半導体基板上に、ゲート電極と、前記ゲー
ト電極側面に絶縁膜からなるサイドウォールと、前記ゲ
ート電極および前記サイドウォールをマスクとして自己
整合的に形成されたソース／ドレイン領域とを有する半
導体装置の製造方法において、 前記ゲート電極、前記サイドウォールおよび前記ソース
・ドレイン領域が形成された半導体基板の全面に、ニッ
ケル層を成膜する工程と、 水素雰囲気で熱処理を行い、ニッケル層をニッケルモノ
シリサイド層とする工程と、 前記サイドウォール表面のシリサイド化されていないニ
ッケル層を、エッチングにより除去する工程とを少なく
とも有する半導体装置の製造方法。 - 【請求項７】前記熱処理は、ＲＴＡ処理である請求項６
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP85898A JPH11195619A (ja) | 1998-01-06 | 1998-01-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP85898A JPH11195619A (ja) | 1998-01-06 | 1998-01-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11195619A true JPH11195619A (ja) | 1999-07-21 |
Family
ID=11485367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP85898A Pending JPH11195619A (ja) | 1998-01-06 | 1998-01-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11195619A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1998
- 1998-01-06 JP JP85898A patent/JPH11195619A/ja active Pending
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