JP3203125B2

JP3203125B2 - 半導体装置及びその製造方法

Info

Publication number: JP3203125B2
Application number: JP07695994A
Authority: JP
Inventors: 浩小瀧
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1994-04-15
Filing date: 1994-04-15
Publication date: 2001-08-27
Anticipated expiration: 2016-08-27
Also published as: JPH07283217A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、耐熱性に優れた低抵抗なチタンシリサイ
ド膜の製造方法に関する。

【０００２】

【従来の技術】従来の自己整合シリサイド化技術に関す
る製造方法は、図１２に示すような方法がある。まず、
図１２（ａ）に示すように、半導体基板４０１上にフィ
ールド酸化膜４０２、ゲート酸化膜４０３、側壁が絶縁
膜４０５で覆われた多結晶シリコンよりなるゲート電極
４０４を形成する工程と、図１２（ｂ）に示すように、
酸化膜４０６を堆積した後、該酸化膜４０６を介して、
ソース、ドレインとなる領域に高濃度の不純物イオンた
とえば、ＮＭＯＳの場合、砒素イオン、ＰＭＯＳの場
合、ボロンイオン等を注入した後、活性化の為の熱処理
（たとえば、窒素雰囲気中で、９００℃、１０分）を行
い、ソース、ドレイン領域４０７を形成する工程と、図
１２（ｃ）に示すように、フッ酸を含む溶液等により、
ソース、ドレイン領域４０７、及びゲート電極４０４上
の上記酸化膜４０６を除去した後、チタン金属膜４０８
をスパッター法により、アルゴン雰囲気中で堆積する工
程と、図１２（ｄ）に示すように、窒素雰囲気中で、６
５０℃、２０秒程度の第一の急速加熱処理を行い、ソー
ス、ドレイン領域４０７及び、ゲート電極４０４のシリ
コンとチタン金属を反応させ、化学量論的に準安定な、
ＴｉＳｉ₂ Ｃ４９結晶構造のチタンシリサイド膜４０
９を形成する工程と（このとき、該チタン金属膜４０８
表面は、窒化チタン膜４１０に変化する）、図１２
（ｅ）に示すように、硫酸と、過酸化水素水の混合溶液
で、未反応のチタン金属４０８、及び、上記第一の急速
加熱処理により形成された窒化チタン膜４１０を選択的
にエッチング除去した後、窒素雰囲気中で、８００℃、
２０秒程度の第２の急速加熱処理により、上記チタンシ
リサイド膜４０９を、化学量論的に安定な、ＴｉＳｉ₂
Ｃ５４結晶構造のチタンシリサイド膜４１１に変化さ
せる工程とにより一般的に製造されている。

【０００３】

【発明が解決しようとする課題】シリコン半導体装置に
於ては、トランジスタ形成プロセスを経た後、その上に
層間絶縁膜を堆積し、該層間絶縁膜の緻密化及び、リフ
ローの為のアニール工程が必要となる。通常、アニール
工程は、８５０℃以上で効果が有り、９００℃以上でな
お良い。

【０００４】しかしながら、従来のチタンシリサイド膜
形成工程では、（１）ＴｉとＳｉの反応系に於て、いく
ら装置、環境の清浄度を向上しようとも、工程に起因す
る（酸化膜を介しての不純物イオン注入）酸素の混入が
避けられず、Ｔｉ、Ｓｉ、Ｏの３元系でのシリサイド化
反応となる。（２）上記３元系でのシリサイド化反応で
は、ＴｉＳｉ₂の粒界に、優先的にＳｉＯ₂が形成され、
シート抵抗が高くなり、且つ、耐熱性が悪くなる。特に
ＴｉＳｉ₂のグレインサイズよりも小さい配線幅の配線
のシリサイド化で、該問題点が顕著となる。つまり、Ｔ
ｉＳｉ₂のグレインサイズよりも小さい配線幅の配線の
シリサイド化については、９００℃以下のＲＴＡ処理
で、Ｃ４９からＣ５４結晶構造への変化が起こりにく
く、非常に抵抗の高いチタンシリサイド膜となる。逆に
高温９００℃以上のＲＴＡを行った場合、Ｃ４９からＣ
５４結晶構造への変化は起こりやすくなるが、広い配線
幅の配線をシリサイド化したときのシリサイド膜と比較
し、耐熱性が悪くなり凝集しやすいうえ、更に広い配線
幅のシリサイド膜でも凝集が始まるため、確実に凝集す
るという問題がある。（４）従来のシリサイド化技術に
より、シリサイド膜を形成した後、層間膜リフローの
為、８００℃を越えるような熱処理を行った場合、凝集
が発生し、チタンの拡散により、ソース、ドレイン領域
の接合リークが増大すると共に、ゲート酸化膜の信頼性
が劣化する。また、配線抵抗が上昇し、特に、ＴｉＳｉ
₂のグレインサイズより小さい線幅の配線のシリサイド
化（たとえばゲート電極）に関しては、シリサイド膜で
裏打ちを行っていない配線と何等変わらないレベルま
で、シート抵抗が上昇する。

【０００５】そこで、本発明の目的は、上記問題点を解
決しうる半導体装置及びその製造方法を提供することに
ある。

【０００６】

【課題を解決するための手段】本発明の半導体装置は、
半導体装置のチタンシリサイド膜を有する配線に於て、
上記チタンシリサイド膜は、ＴｉＳｉ₂ Ｃ５４結晶粒
からなり、上記結晶粒どうしは、ＴｉＮを介して接触し
ており、前記結晶粒のグレインサイズは、前記配線幅よ
り大きいことを特徴とする。

【０００７】本発明の第１の半導体装置の製造方法は、
チタンシリサイド膜を有する配線の製造方法に関し、シ
リコン膜を配線パターン加工する工程と、前記シリコン
膜上に、窒素原子に比べチタン原子が多く含まれた窒化
チタン膜を堆積する工程と、熱処理により上記シリコン
膜と窒化チタン膜を反応させることによる酸素を排除し
たシリサイド化反応で、前記配線よりも大きなグレイン
サイズを有し、チタンシリサイドグレイン間に窒化チタ
ンを介するチタンシリサイド膜を形成することを特徴と
する。

【０００８】本発明の第２の半導体装置の製造方法は、
上記窒化チタン膜を堆積する工程において、チタンター
ゲットを用いて、アルゴンガスと、窒素ガスの混合ガス
中で、反応性スパッタ法により、窒化チタン膜を堆積す
ることを特徴とし、上記アルゴンガスと、窒素ガスの混
合比における窒素ガスの割合は、０.１％〜１０％の範
囲であることを特徴とする。

【０００９】

【００１０】

【００１１】

【００１２】

【００１３】

【作用】本発明の半導体装置によれば、ＴｉＳｉ₂ Ｃ
５４結晶のグレインの間に、ＴｉＮが存在しているた
め、グレイン間にＳｉＯ₂が存在しているときと比較
し、シート抵抗が低く、特に、ＴｉＳｉ₂膜のグレイン
サイズよりも小さな配線幅の配線のシリサイド化でも、
グレインサイズよりも大きな配線幅の配線のシリサイド
化と比べ、ＴｉＳｉ₂膜のシート抵抗に関し、同一の低
い値が得られる。更に、ＴｉＳｉ₂とＴｉＮの界面自由
エネルギーは、ＴｉＳｉ₂とＳｉＯ₂の界面自由エネルギ
ーと比較し小さい。つまり、再結晶化を起こす温度（Ｔ
ｉＳｉ₂では、約８１５℃）以上では、より安定化する
ために、界面自由エネルギーを低くするようにはたらく
ため、ＴｉＳｉ₂とＳｉＯ₂の接触面積をより少なくする
方向にはたらく（ＴｉＳｉ₂とＳｉＯ₂の界面自由エネル
ギーが、ＴｉＳｉ₂とＳｉ等の界面自由エネルギーと比
較し、非常に大きい）。よって、ＴｉＳｉ₂ Ｃ５４結
晶のグレイン間にＳｉＯ₂が存在しているとき、その膜
は、グレイン間にＴｉＮが存在している膜と比較し、よ
り低温で凝集が始まる。逆にグレイン間にＴｉＮが存在
している膜は、耐熱性が高く、炉アニールにて９００
℃、３０分程度行っても凝集することがないという作用
がある。

【００１４】ＴｉとＳｉの反応における酸素混入の経路
としては、チタン金属と反応する下地シリコン基板、或
いは、シリコン膜中の酸素、特に、通常のＬＰＣＶＤシ
リコン堆積装置で堆積した多結晶シリコン膜よりなるゲ
ート電極中の酸素（通常のＬＰＣＶＤシリコン堆積装置
で堆積した多結晶シリコン膜中には、１ｘ１０¹⁸個／ｃ
ｍ³以上の酸素原子を含んでいる）、及び、堆積された
チタン膜と、下地シリコン膜、或いは、シリコン基板と
の界面に存在する自然酸化膜、及び、堆積されたチタン
金属中に存在する酸素、及び、第一の急速加熱処理を行
うために、大気解放を行った時にチタン金属表面に吸着
する酸素、及び、第一の急速加熱処理中の雰囲気中に混
入する酸素等がある。

【００１５】さらに、従来技術で最も問題となり、装
置、及びガスの清浄度と関わり無く混入してくる酸素と
して、図１２（ｂ）の工程に置けるソース、ドレイン領
域形成のためのイオン注入の際にノックオンされる酸素
がある。酸化膜４０６は、イオン注入時の汚染を防ぐた
めに必ず必要である。特にＣＭＯＳプロセスにおいて
は、ドナーとアクセプターの打ち分けのため、ホトレジ
ストによるマスクが必要となり、重金属の非常に混入し
ているホトレジストを直接半導体基板に塗布しないよう
に、酸化膜４０６を介する必要がある。以上の事から、
従来法では、チタンと、シリコンの反応過程における酸
素の混入は、避けられない。

【００１６】表１にＴｉＮ、ＴｉＯ₂、ＳｉＯ₂、ＴｉＳ
ｉ₂の生成エンタルピーを示す。表１より、Ｔｉ、Ｓ
ｉ、Ｏ、Ｎの４元系の反応では、酸化物（ＴｉＯ₂、Ｓ
ｉＯ₂）が最も優先的に形成されることが判る。

【００１７】

【表１】

【００１８】第一の急速加熱処理は、チタンシリサイド
膜が横方向に成長し、隣接する配線間（例えばソース
ーゲート間、ドレインーゲート間）で短絡しない
ように出来る限り低温（５７５℃〜６５０℃）で行う必
要がある。従来のＴｉＳｉ₂膜形成方法では、第一の急
速加熱処理をいくら精製窒素雰囲気中で行っても、Ｔ
ｉ、Ｓｉ、Ｏの３元系でのシリサイド化反応となり、Ｔ
ｉＳｉ₂の粒界に、優先的に酸化物が形成される。酸化
物（ＴｉＯ₂、ＳｉＯ₂）を含むＴｉＳｉ₂膜（６００℃
前後の第一の急速加熱処理後は、基本的に準安定なＴｉ
Ｓｉ₂ Ｃ４９結晶構造となっている）を安定な、Ｔｉ
Ｓｉ₂ Ｃ５４結晶構造に変化させるために、第二の急
速過熱処理は、８００℃以上で行う必要がある。Ｔｉ、
Ｓｉ、Ｏの３元系相図によれば、８００℃以上の熱処理
において、チタンダイシリサイド（ＴｉＳｉ₂）と共存
する酸化物相は、ＳｉＯ₂のみとされているので、第二
の急速加熱処理後のＴｉＳｉ₂膜の粒界には、ＳｉＯ₂の
みが存在している事になる。

【００１９】従来の技術により形成された、粒界にＳｉ
Ｏ₂を含むチタンシリサイド膜は、シート抵抗が高くな
り、かつ耐熱性が悪くなる。特に、ＴｉＳｉ₂のグレイ
ンサイズより小さい線幅のシリサイド化（たとえばゲー
ト電極）に関しては、シート抵抗の上昇が著しく大きく
なる。ＴｉＳｉ₂の融点（Ｔｍ）は、１５４０℃であ
り、一般に金属などの再結晶化は、融点（Ｔｍ）の０．
６倍で顕著になるとされているため、０．６Ｔｍは、８
１５℃に相当する。よって、上記粒界に、ＳｉＯ₂を含
むようなＴｉＳｉ₂膜は、層間絶縁膜リフロー工程で必
要となる８５０℃以上の熱処理で、粒界に存在するＳｉ
Ｏ₂を境として、ＴｉＳｉ₂の表面自由エネルギーによ
り、ＴｉＳｉ₂膜の凝集が始まる。このように凝集した
チタンシリサイド膜は、部分的に分断され、もはや、シ
リサイドを裏打ちした低抵抗な配線とは言えなくなる。
特に、ＴｉＳｉ₂のグレインサイズより小さい線幅の配
線のシリサイド化（たとえばゲート電極）に関しては、
シリサイド膜で裏打ちを行っていない配線と何等変わら
ないレベルまで、シート抵抗が上昇する。更に、凝集過
程に於て、Ｔｉ原子がシリコン中を拡散するため、ソー
ス、ドレイン領域に関しては、ジャンクション破壊によ
るリーク電流の増加、また、ゲート電極に関しては、ゲ
ート酸化膜の信頼性劣化を招く。

【００２０】本発明の第１の半導体装置の製造方法によ
れば、チタンシリサイド膜の形成方法において、非常に
活性なＴｉ金属の変わりに窒化チタン膜を堆積した後、
熱処理により、上記窒化チタン膜と、シリコン膜を反応
させチタンシリサイド膜を形成する為、積極的に窒素を
シリサイド膜中に入れることが出来、結果として、多少
酸素成分が存在しようと、形成されたチタンシリサイド
膜の粒界には、本発明の構造のように窒化チタン膜が形
成されやすい。粒界にＳｉＯ₂が存在する替わりにＴｉ
Ｎが存在した場合、表面自由エネルギーを抑えることが
可能となり、耐熱性に優れたチタンシリサイド膜とな
る。

【００２１】

【００２２】本発明の第２の半導体装置の製造方法によ
れば、窒素ガスの混合比を０．１〜１０％の範囲にする
ことにより、シリサイド化反応に支障をきたさない範囲
で形成されたチタンシリサイド膜の粒界に優先的にＴｉ
Ｎを形成することが出来る。ここで、表１の生成エンタ
ルピーの関係より、ＴｉＳｉ₂よりもＴｉＮのほうが形
成されやすいため、Ｎ原子よりもＴｉ原子を十分多くす
る必要がある。

【００２３】

【００２４】

【００２５】

【実施例】以下に、本発明の半導体装置及びその製造方
法の実施例について、詳細に説明する。

【００２６】（第１の実施例）図１（ａ）〜（ｅ）及び
図２（ｃ−１）〜（ｃ−３）に、本発明の第１の実施例
に係わる半導体装置の製造工程を示す。

【００２７】図３に、本発明で用いたロードロック室を
備えたシリコンＬＰーＣＶＤ装置の概略を示す。

【００２８】図４に、本発明で用いたロードロック室を
備えたシリコンＬＰーＣＶＤ装置と、通常のシリコンＬ
ＰーＣＶＤ装置によって堆積したシリコン膜中の酸素濃
度のＳＩＭＳ分析結果を示す。

【００２９】図５に、本発明で用いたロードロック室を
備えたシリコンＬＰーＣＶＤ装置によって堆積したシリ
コン膜上に本実施例にて形成したチタンシリサイド膜
と、通常のシリコンＬＰーＣＶＤ装置によって堆積した
シリコン膜上に従来例にて形成したチタンシリサイド膜
の、シート抵抗の第２の急速熱処理温度依存性を示す。
図６に、本実施例にて形成したチタンシリサイド膜と、
従来例にて形成したチタンシリサイド膜の、９００℃、
窒素雰囲気中、３０分アニールした後の、断面模式図を
示す。

【００３０】図７に、本実施例にて形成したチタンシリ
サイド膜と、従来例にて形成したチタンシリサイド膜
の、凝集機構の断面模式図を示す。

【００３１】図８に、本実施例にて形成したチタンシリ
サイド膜を有するゲート電極と、従来例にて形成したチ
タンシリサイド膜を有するゲート電極の、シート抵抗の
ゲート長依存性を示す。

【００３２】図９に、本実施例にて形成したチタンシリ
サイド膜を有するＬＤＤトランジスタと、従来例にて形
成したチタンシリサイド膜を有するＬＤＤトランジスタ
の、ＩＤーＶＤ特性を示す。

【００３３】まず、図１（ａ）に示すように、ＩＧ処理
を施し、ＤＺゾーンが形成され、表面酸素濃度が１ｘ１
０¹⁸個／ｃｍ³以下の半導体基板１０１上に、フィール
ド酸化膜１０２、活性領域１０３、ゲート酸化膜１０４
を形成する。

【００３４】次に、図１（ｂ）に示すように、予備真空
排気室と、窒素パージされ露点がー１００℃以下に保た
れたロードロック室を備えたシリコンＬＰーＣＶＤ装置
（図３参照）によって、約１５００Å程度の多結晶シリ
コン膜１０５を堆積し、ゲート電極パターンに加工した
後、該ゲート電極側壁にサイドウォールスペーサー１０
６を形成する。

【００３５】上記図３の装置での多結晶シリコン膜１０
５の形成方法は、ゲート酸化直後のウェハを、予備真空
排気室に入れた後、予備真空排気室を、１０^-1Ｐａ程度
に真空引きし、窒素パージされ、露点がー１００℃以下
に保たれたロードロック室に搬送し、窒素パージにより
ウェハー表面に吸着しているＨ₂Ｏ分子を除去した後、
ファーネスに搬送し、ＬＰＣＶＤ法で、９９．９９９９
％以上の純度のＳｉＨ₄雰囲気中で、３０Ｐａの圧力で
６２０℃程度の温度で多結晶シリコン膜を成膜してい
る。このように成膜された膜中の酸素濃度は、図４に示
すように、ＳＩＭＳ分析にて検出限界（１ｘ１０¹⁸個／
ｃｍ³）以下と、非常に酸素濃度の低い多結晶シリコン
膜となる。尚、シリコン膜以外は、本実施例と同様の工
程を経て、シリサイド膜を形成し、シリコン膜のみ２ｘ
１０¹⁸個／ｃｍ³の酸素濃度の膜を用いた実験では、形
成されたシリサイド膜の耐熱性については、従来例と本
実施例の中間の特性を示した。

【００３６】次に、図１（ｃ）に示すように、フッ酸系
溶液にてウェハ表面の自然酸化膜を除去した後、ロード
ロックチャンバー、エッチングチャンバー、スパッタチ
ャンバー、急速加熱処理室（ＲＴＡチャンバー）、及び
それぞれをつなぐ真空搬送室を有するクラスタ型装置に
て自己整合的にゲート電極１０５及び活性領域１０３に
化学量論的に準安定なＴｉＳｉ₂ Ｃ４９結晶構造のチ
タンシリサイド膜１０９を形成する。

【００３７】上記クラスタ型装置におけるチタンシリサ
イド膜の形成方法を以下に詳しく述べる。まず、図２
（ｃー１）に示すように、フッ酸系溶液にて、シリコン
膜（シリコン基板）表面の自然酸化膜（本実施例では、
活性領域１０３及び、ゲート電極１０５表面の自然酸化
膜）を除去した直後のウェハーをロードロック室に入れ
た後、エッチングチャンバーに搬送し、ロードロック室
に入れるまでに再度形成された自然酸化膜１０７等を再
度除去し、ウェハ表面を清浄化する。清浄化の方法は、
本実施例では、アルゴンスパッタクリーニングエッチン
グ法を用いている。（他にも、エッチングチャンバーの
替わりに水素アニールチャンバーを設けて、酸化膜を還
元除去する方法もある。この方法では、物理的にアルゴ
ン原子をスパッタして、酸化膜をエッチングする方法と
異なり、基板表面にダメージを受けないと言う利点があ
る。また、エッチングチャンバーの替わりに、ＨＦ気相
洗浄チャンバーを設ける方法もある。）次に、図２（ｃー２）に示すように、真空中（本実施例
では、1x10^-18Torr）、スパッタチャンバーに搬送し、
アルゴンガスと、窒素ガスの混合ガス中で窒素ガスの割
合は、０．１％〜１０％の範囲で、反応性スパッタ法に
より、約５０ｎｍの窒化チタン膜１０８を堆積する。

【００３８】次に、図２（ｃー３）に示すように、真空
中（本実施例では、1x10^-18Torr）、ＲＴＡチャンバー
に搬送し、窒素雰囲気の下で５７５℃〜６５０℃の温度
範囲（本実施例では、６２５℃）で２０秒程度、第一の
急速加熱処理を行い、シリコン膜（シリコン基板）１０
３、１０５側に、チタンとシリコンの反応により、Ｔｉ
Ｓｉ₂ Ｃ４９結晶構造のチタンシリサイド膜１０９を
形成し、堆積された窒化チタン膜表面側を、より窒素の
含有量の多い窒化チタン膜１１０にする。この時、シリ
コン膜（シリコン基板）が露出していない領域（ゲート
電極サイドウォールスペーサー１０６、フィールド酸化
膜１０２等）では、供給されるシリコンが無いため、チ
タンシリサイド膜は形成されず、自己整合的に、シリコ
ン膜（シリコン基板）が露出した領域１０３、１０５の
みシリサイド膜１０９が形成される。本発明により形成
されたチタンシリサイド膜の粒界には、ＴｉＮが存在
し、非常に耐熱性に優れた膜質になる。

【００３９】次に、図１（ｄ）に示すように、ドナーま
たは、アクセプタとなる不純物イオンをチタンシリサイ
ド膜１０９上部の窒化チタン膜１１０を介してイオン注
入法により注入する。後述する活性化アニールにより、
本注入領域は、ソース、ドレイン領域１１１となる。本
実施例では、注入飛呈をＲｐ、標準偏差をΔＲｐ、チタ
ンシリサイドの膜厚をＴ_TiSi2としたときに、Ｒｐ＋Δ
Ｒｐ＝Ｔ_TiSi2となるように注入エネルギーを設定して
いる。尚、本実施例では、ドナーとして、⁷⁵Ａｓ⁺、ア
クセプタとして、¹¹Ｂ⁺を、ドーズ量として、５ｘ１０
¹⁵／ｃｍ²注入している。このとき同時にゲート電極に
も注入され、ソース、ドレイン領域と、同じ導電型の不
純物が注入されるため、表面チャネル型のトランジスタ
となる。

【００４０】次に、上記チタンシリサイド膜１０９上及
びフィールド酸化膜１０２上、ゲートサイドウォールス
ペーサー１０６部の窒化チタン膜１０８、１１０を硫酸
と過水の混合溶液により選択的にエッチング除去した
後、８００℃〜１１００℃程度の第二の急速加熱処理に
より、化学量論的に安定な、ＴｉＳｉ₂ Ｃ５４結晶構
造のチタンシリサイド膜１１２を形成する。本実施例で
は、チタンシリサイド膜上の層間絶縁膜のリフローとし
て、後述する炉アニール工程を行っているので、ドナ
ー、またはアクセプタの活性化アニールは、後述する炉
アニール工程により同時に行えるため、第２の急速加熱
処理は、９００℃、Ｎ₂雰囲気の下、２０秒程度行って
いるが、後述する炉アニール工程を行わない場合、ドナ
ー、またはアクセプタの活性化アニールを兼ねて、第２
の急速加熱処理を、１０００℃〜１１００℃の温度で行
ってもよい。

【００４１】本実施例におけるシリサイド膜は、極力酸
素成分を排除したシリサイド化反応により形成され、且
つ、シリサイド膜の粒界には、ＴｉＮが存在しているた
め、図５に示すように従来方法に比べ、耐熱性が高く１
１００℃、２０秒程度の急速加熱処理では、凝集による
シート抵抗の上昇は起こらない。

【００４２】次に、図１（ｅ）に示すように、層間絶縁
膜１１３を堆積し、層間絶縁膜の段差軽減（リフロー）
のため、また、不純物の活性化アニールを兼ねて、９０
０℃、Ｎ₂雰囲気の下で、１０分程度、炉アニールを行
う。後は、図には記述していないが、コンタクト工程、
メタル配線工程を経て、所望の半導体装置を形成する。
図６は、本実施例にて形成したチタンシリサイド膜と、
従来例にて形成したチタンシリサイド膜の、９００℃、
窒素雰囲気中、３０分アニールした後の、透過型電子顕
微鏡写真より得られた形状を模式的に示した断面図であ
る。９００℃、窒素雰囲気中、３０分程度の炉アニール
では、本実施例で形成したシリサイド膜は凝集しないこ
とが確認された。

【００４３】以上のように本実施例で形成したチタンシ
リサイド膜は、非常に耐熱性が良い。この現象ついて、
図７のモデルにて説明する。ＴｉＳｉ₂とＴｉＮの界面
自由エネルギーは、ＴｉＳｉ₂とＳｉＯ₂の界面自由エネ
ルギーと比較し小さい。つまり、再結晶化を起こす温度
（ＴｉＳｉ₂では、約８１５℃）以上で、系はより安定
な方向になろうとするために、より界面自由エネルギー
を低くするようにはたらき、ＴｉＳｉ₂とＳｉの界面自
由エネルギーが小さいため、ＴｉＳｉ₂とＳｉＯ₂の接触
面積をより少なくする方向にはたらく。ＴｉＳｉ₂とＴ
ｉＮの界面自由エネルギーは、ＴｉＳｉ₂とＳｉＯ₂の界
面自由エネルギーと比較し小さい。つまり、ＴｉＳｉ₂
Ｃ５４結晶のグレイン間にＳｉＯ₂が存在していると
き、その膜は、グレイン間にＴｉＮが存在している膜と
比較し、より低温で凝集が始まる。逆にグレイン間にＴ
ｉＮが存在している膜は、耐熱性が高く、炉アニールに
て９００℃、３０分程度行っても凝集することがない。

【００４４】図８は、本実施例にて形成したチタンシリ
サイド膜を有するゲート電極と、従来例にて形成したチ
タンシリサイド膜を有するゲート電極の、シート抵抗の
ゲート長依存性である。本発明により、０．２μmのゲ
ート長以下までｎ⁺、ｐ⁺両ゲート電極とも配線シート抵
抗の上昇が無いことが確認された。かつ、そのシート抵
抗の値は、従来例と比較し、非常にて抵抗であることが
確認された。

【００４５】本第１の実施例によって形成したシリサイ
ド膜をソース、ドレイン、及びゲート領域に有するＬＤ
Ｄトランジスタと、図１２に示す従来例により形成され
た、シリサイド膜をソース、ドレイン、及びゲート領域
に有するＬＤＤトランジスタの特性を、図９、表２に示
す。本実施例のトランジスタは、従来例、本発明とも、
ゲート酸化膜厚約５ｎｍ、ゲート電極側壁サイドウォー
ルスペーサー膜厚は、約１００ｎｍ、ゲート長は、約
０．２６μmである。

【００４６】図９は、本実施例にて形成したチタンシリ
サイド膜を有するＬＤＤトランジスタと、従来例にて形
成したチタンシリサイド膜を有するＬＤＤトランジスタ
の、ＩＤーＶＤ特性である。本発明により、従来方法と
比べ、電流駆動量に於て、約５０％の向上が確認され
た。

【００４７】表２は、本実施例にて形成したチタンシリ
サイド膜を有するＬＤＤトランジスタと、従来例にて形
成したチタンシリサイド膜を有するＬＤＤトランジスタ
の、線形領域の相互コンダクタンスと、飽和領域の相互
コンダクタンス、および、トランジスタトータルの抵抗
である。本発明により、従来方法と比べ、線形領域の相
互コンダクタンス及び、飽和領域の相互コンダクタンス
に於て約４５％向上し、更に、トランジスタトータルの
抵抗が、１／２以下に低くなった。

【００４８】

【表２】

【００４９】（第２の実施例）図１０（Ｃー１）〜（Ｃ
ー３）は、本発明の工程順断面図である。

【００５０】第１の実施例における図１（ｂ）迄の工程
まで同様に経て、ＩＧ処理を施した半導体基板２０１上
に、フィールド酸化膜２０２、活性領域２０３、ゲート
酸化膜２０４、ゲート電極２０５、ゲートサイドウォー
ルスペーサー２０６を形成すた後、まず、図１０（Ｃー
１）に示すように、フッ酸系溶液にてシリコン膜（シリ
コン基板）２０１、２０５表面の自然酸化膜を除去した
直後のウェハーを、第１の実施例で使用したクラスタ型
装置のロードロック室に入れた後、エッチングチャンバ
ーに搬送し、ロードロック室に入れるまでに再度形成さ
れた自然酸化膜２０７等を再度除去し、ウェハ表面を清
浄化する。清浄化の方法は、本実施例では、アルゴンス
パッタクリーニングエッチング法を用いている。（他に
も、エッチングチャンバーの替わりに水素アニールチャ
ンバーを設けて、酸化膜を還元除去する方法もある。こ
の方法では、物理的にアルゴン原子をスパッタして、酸
化膜をエッチングする方法と異なり、基板表面にダメー
ジを受けないと言うメリットがある。また、エッチング
チャンバーの替わりに、ＨＦ気相洗浄チャンバーを設け
る方法もある。）次に、図１０（Ｃー２）に示すように、真空中（本実施
例では、1x10^-18Torr）、スパッタチャンバーに搬送
し、アルゴンガスと、窒素ガスの混合ガス中で窒素ガス
の割合は、０．１％〜１０％の範囲で、（本実施例で
は、窒素１％）反応性スパッタ法により、窒化チタン膜
２０８を堆積する。

【００５１】次に、図１０（Ｃー３）に示すように、ク
ラスタ型装置から出し、シリコンイオン注入を行う。本
実施例では、注入飛呈をＲｐ、窒化チタン膜厚をＴ_TiN
としたときに、Ｒｐ＝Ｔ_TiNとなるように注入エネルギ
ーを設定している。尚、ドーズ量として、５ｘ１０¹⁵／
ｃｍ²注入している。本シリコン注入により、窒化チタ
ン膜２０８とシリコン膜（シリコン基板）２０３、２０
５の界面でチタン（窒素を含むチタン）とシリコンが混
じりあった層２０９が形成され、後述する急速加熱処理
工程の後、チタンシリサイド膜の表面モホロジーが非常
に滑らかとなる。本実施例では、イオン注入装置と、ス
パッタ装置が真空搬送系で接続されていないため、窒化
チタン膜堆積後に一旦、大気解放しているが、クラスタ
型装置でスッパッタ室とイオン注入室が真空搬送系で接
続されている装置で行えれば、なお良い。

【００５２】次に、図１０（Ｃー４）に示すように、窒
素雰囲気の下で５７５℃〜６５０℃の温度範囲で（本実
施例では、６２５℃）２０秒程度の第一の急速加熱処理
を行い、シリコン膜（シリコン基板）２０３、２０５側
に、チタンとシリコンの反応により、化学量論的に準安
定な、ＴｉＳｉ₂ Ｃ４９結晶構造のチタンシリサイド
膜２１０を形成し、堆積された窒化チタン膜表面側を、
より窒素の含有量の多い窒化チタン膜２１１にする。こ
の時、シリコン膜（シリコン基板）が露出していない領
域（ゲート電極サイドウォールスペーサー２０６、フィ
ールド酸化膜２０２等）では、供給されるシリコンが無
いため、チタンシリサイド膜は形成されず、自己整合的
に、シリコン膜（シリコン基板）が露出した領域のみシ
リサイド膜２１０が形成される。本発明により形成され
たチタンシリサイド膜の粒界には、ＴｉＮが存在し、且
つ、表面モホロジーが非常に滑らかで、非常に耐熱性に
優れた膜質になる。

【００５３】後は、第１の実施例の図１（ｄ）以降と同
様の工程を経て、所望の半導体装置を形成する。

【００５４】（第３の実施例）第１及び第２の実施例で
は、ゲート電極として、多結晶シリコン膜を堆積し、パ
ターンニングにより形成しているが、多結晶シリコン膜
の替わりに非晶質シリコン膜で形成してもよい。この場
合、予備真空排気室と、窒素パージされ、露点がー１０
０℃以下に保たれたロードロック室を備えたシリコンＬ
ＰーＣＶＤ装置を用いて形成する。ゲート酸化膜形成直
後の半導体ウェハをまず予備真空排気室に入れ、予備真
空排気室を１０^-1Ｐａ程度に真空引きした後、窒素パー
ジされ、露点がー１００℃以下に保たれたロードロック
室に搬送し、窒素パージによりウェハー表面に吸着して
いるＨ₂Ｏ分子を除去する。次に、ファーネスに搬送
し、ＬＰＣＶＤ法で、９９．９９９９％以上の純度のＳ
ｉＨ₄雰囲気中で、５０Ｐａの圧力で５５０℃程度の温
度で１５００Åの非晶質シリコン膜を成膜している。こ
のように成膜された膜中の酸素濃度は、１ｘ１０¹⁸個／
ｃｍ³以下と、非常に酸素濃度の低い非晶質シリコン膜
となる。後は、第１または第２の実施例と同様の工程を
経て、半導体装置を成膜する。また、ゲート電極とし
て、多結晶シリコン膜の上部に非晶質シリコン膜が堆積
された２層膜でも良い。２層膜の堆積方法は、１０００
Å堆積するまで、第１の実施例の方法（シーケンス）で
多結晶シリコン膜を堆積し、大気解放無しで連続で、シ
ーケンスを非晶質シリコン堆積条件に切り替え、５００
Å程度の非晶質シリコンを堆積すれば良い。このように
成膜された膜中の酸素濃度は、１ｘ１０¹⁸個／ｃｍ³以
下と、非常に酸素濃度の低い２層膜となる。本第３の実
施例のように、窒化チタン膜と反応する膜が、非晶質シ
リコン膜の場合、多結晶シリコン膜のように粒界が無い
ため、非常に表面モホロジーの良いチタンシリサイド膜
が形成できる。

【００５５】（第４の実施例）第１〜第３の実施例で
は、通常構造のサリサイドトランジスタの実施例を示し
ているが、これに限るものでは無い。ゲートサイドウォ
ールスペーサー形成前に、ゲート電極をマスクとして、
ＬＤＤトランジスタ用の濃度の薄い注入領域を形成して
もよい。（例えば、ＮＭＯＳの場合、燐イオンを、３ｘ
１０¹³／ｃｍ²程度注入する）また、局所線接合とし
て、燐イオンの替わりに、砒素イオンを１ｘ１０¹⁴／ｃ
ｍ²注入しても良い。（１４乗レベルの砒素注入では、
ノックオン酸素の影響は、シリサイド化反応に影響しな
いことが我々の実験で得られている）また、図１１
（ａ）〜（ｂ）に示すような、積上拡散層型トランジス
タにも本発明は適用できる。まず、図１１（ａ）に示す
ように、半導体基板３０１上に、フィールド酸化膜３０
２、活性領域３０３、ゲート酸化膜３０４、第１〜第３
の実施例と同様にして形成された、酸素濃度が、１ｘ１
０¹⁸個／ｃｍ³以下となるような多結晶シリコン膜、も
しくは、非晶質シリコン膜、もしくは、多結晶シリコン
膜と、非晶質シリコン膜よりなる２層膜により形成され
た、ゲート電極３０５、サイドウォールスペーサー３０
６を形成した後に、活性領域に、酸素濃度が、１ｘ１０
¹⁸個／ｃｍ³以下となるような単結晶、もしくは、非単
結晶シリコン膜を選択的に積み上げ、積み上げシリコン
領域３０７を形成する。選択的に積み上げる方法として
は、選択エピタキシャル成長法や、本第１〜第３の実施
例に記載の予備真空排気室と、窒素パージされ露点がー
１００℃以下に保たれたロードロック室を備えたシリコ
ンＬＰーＣＶＤ装置によって、活性領域には、下地シリ
コン基板の結晶方位を受け継いで、エピタキシャル成長
し、シリコン基板が露出していない領域では、多結晶シ
リコン膜（５９０℃以上で成膜した場合）もしくは、非
晶質シリコン膜（５８０℃以下で成膜した場合）が堆積
するような膜を堆積し、上記多結晶シリコン膜、もしく
は、非晶質シリコン膜を選択的にエッチング除去するこ
とにより、活性領域に選択的にシリコン膜を積み上げる
方法や、上記シリコンＬＰーＣＶＤ装置によって、活性
領域には、下地シリコン基板の結晶方位を受け継いで、
エピタキシャル成長し、シリコン基板が露出していない
領域では、多結晶シリコン膜もしくは、非晶質シリコン
膜が堆積するような膜、或るいは、ウェハ全面に多結晶
シリコン膜、もしくは、非晶質シリコン膜を堆積した
後、化学的機械的研磨法により、ゲート電極上部が露出
するまで研磨した後、フィールド領域にて上記多結晶シ
リコン膜、もしくは、非晶質シリコン膜をパターンニン
グする方法等がある。

【００５６】次に、図１１（ｂ）に示すように、第１も
しくは、第２の実施例の方法にて、チタンシリサイド膜
で裏打ちされた、ゲート電極、及び、ソース、ドレイン
領域３０９を形成する。本実施例のトランジスタは、ソ
ース、ドレイン領域が、ゲートチャネル領域よりも積み
上がっているため、短チャネル効果に強いトランジスタ
となる。

【００５７】

【発明の効果】本発明の半導体装置によれば、ＴｉＳｉ
₂ Ｃ５４結晶のグレインの間に、ＴｉＮが存在してい
るため、グレイン間にＳｉＯ₂が存在しているときと比
較し、シート抵抗が低く、特に、ＴｉＳｉ₂膜のグレイ
ンサイズよりも小さな配線幅の配線のシリサイド化で
も、グレインサイズよりも大きな配線幅の配線のシリサ
イド化と比べ、ＴｉＳｉ₂膜のシート抵抗に関し、同一
の低い値が得られる。更に、ＴｉＳｉ₂とＴｉＮの界面
自由エネルギーは、ＴｉＳｉ₂とＳｉＯ₂の界面自由エネ
ルギーと比較し小さい。つまり、再結晶化を起こす温度
（ＴｉＳｉ₂では、約８１５℃）以上では、より安定化
するために、界面自由エネルギーを低くするようにはた
らくため、ＴｉＳｉ₂とＳｉＯ₂の接触面積をより少なく
する方向にはたらく（ＴｉＳｉ₂とＳｉＯ₂の界面自由エ
ネルギーが、ＴｉＳｉ₂とＳｉ等の界面自由エネルギー
と比較し、非常に大きい）。よって、ＴｉＳｉ₂ Ｃ５
４結晶のグレイン間にＳｉＯ₂が存在しているとき、そ
の膜は、グレイン間にＴｉＮが存在している膜と比較
し、より低温で凝集が始まる。逆にグレイン間にＴｉＮ
が存在している膜は、耐熱性が高く、炉アニールにて９
００℃、３０分程度行っても凝集することがないという
効果がある。

【００５８】本発明の第１の半導体装置の製造方法によ
れば、チタンシリサイド膜の形成方法において、非常に
活性なＴｉ金属の変わりに窒化チタン膜を堆積した後、
熱処理により、上記窒化チタン膜と、シリコン膜を反応
させチタンシリサイド膜を形成する為、積極的に窒素を
シリサイド膜中に入れることが出来、結果として、多少
酸素成分が存在しようと、形成されたチタンシリサイド
膜の粒界には、本発明の構造のように窒化チタン膜が形
成されやすい。粒界にＳｉＯ₂が存在する替わりにＴｉ
Ｎが存在した場合、表面自由エネルギーを抑えることが
可能となり、耐熱性に優れたチタンシリサイド膜とな
る。

【００５９】

【００６０】本発明の第２の半導体装置の製造方法によ
れば、窒素ガスの混合比を０．１〜１０％の範囲にする
ことにより、シリサイド化反応に支障をきたさない範囲
で形成されたチタンシリサイド膜の粒界に優先的にＴｉ
Ｎを形成することが出来る。ここで、表１の生成エンタ
ルピーの関係より、ＴｉＳｉ₂よりもＴｉＮのほうが形
成されやすいため、Ｎ原子よりもＴｉ原子を十分多くす
る必要がある。

【００６１】

【００６２】

【００６３】以上より明らかなように本発明では、シリ
サイド化反応において、極力酸素成分を排除し、且つ、
Ｔｉ金属の替わりに窒化チタン膜をシリコンと反応させ
てチタンシリサイド膜を形成しているため、形成された
ＴｉＳｉ₂の粒界には、ＳｉＯ₂では無く、ＴｉＮが存在
している。このように形成されたＴｉＳｉ₂膜は、シー
ト抵抗が低く、特に、ＴｉＳｉ₂膜のグレインサイズよ
りも小さな配線幅の配線のシリサイド化に関して、従来
法のようにＴｉＳｉ₂膜のグレインサイズよりも大きな
配線幅の配線のシリサイド化と比較し、顕著に配線抵抗
率が上昇するようなことは無く、ＴｉＳｉ₂膜のグレイ
ンサイズよりも小さな配線幅の配線のシリサイド化で
も、グレインサイズよりも大きな配線幅の配線のシリサ
イド化と比べ、ＴｉＳｉ₂膜のシート抵抗に関し、同一
の低い値が得られるという効果がある。更に、耐熱性が
高く、シリサイド膜形成後に、注入されたドナー、もし
くは、アクセプターを活性化するための熱処理や、層間
絶縁膜をリフローするための熱処理を、炉アニールにて
９００℃、３０分程度行っても凝集することがないとい
う効果がある。このため、チタンシリサイドの再結晶化
に伴うチタンの再拡散を防止することが可能となり、ソ
ース、ドレイン領域の接合リーク電流については、シリ
サイド無しと比較して、増大するようなことは無く、ゲ
ート酸化膜の信頼性についても、シリサイド無しと同一
の信頼性が得られる。さらに、不純物は、シリサイド膜
形成後に注入するため、注入によるダメージがシリサイ
ド膜下のシリコン膜（シリコン基板）に入ることは少な
く、活性化アニールによる、増速拡散を防ぐことが可能
となり、且つ、不純物の活性化アニールと層間絶縁膜を
リフローさせるためのアニールを同時に行うことが可能
となるため、工程が簡略化できると同時にトータル熱処
理量を抑えることが可能となり、短チャネル効果に強い
トランジスタの作製が容易となる。

【図面の簡単な説明】

【図１】図１は、本発明の第１の実施例に係る半導体装
置の工程順断面図である。

【図２】図２は、本発明の第１の実施例に係る半導体装
置の工程順断面図である。

【図３】図３は、本発明で用いたロードロック室を備え
たシリコンＬＰーＣＶＤ装置の概略図である。

【図４】図４は、本発明で用いたロードロック室を備え
たシリコンＬＰーＣＶＤ装置と、通常のシリコンＬＰー
ＣＶＤ装置によって堆積したシリコン膜中の酸素濃度の
ＳＩＭＳ分析結果を示す図である。

【図５】図５は、本発明で用いたロードロック室を備え
たシリコンＬＰーＣＶＤ装置によって堆積したシリコン
膜上に本実施例にて形成したチタンシリサイド膜と、通
常のシリコンＬＰーＣＶＤ装置によって堆積したシリコ
ン膜上に従来例にて形成したチタンシリサイド膜の、シ
ート抵抗の第２の急速熱処理温度依存性を示す図であ
る。

【図６】図６は、本実施例にて形成したチタンシリサイ
ド膜と、従来例にて形成したチタンシリサイド膜の、９
００℃、窒素雰囲気中、３０分アニールした後の、断面
模式図である。

【図７】図７は、本実施例にて形成したチタンシリサイ
ド膜と、従来例にて形成したチタンシリサイド膜の、凝
集機構の断面模式図である。

【図８】図８は、本実施例にて形成したチタンシリサイ
ド膜を有するゲート電極と、従来例にて形成したチタン
シリサイド膜を有するゲート電極の、シート抵抗のゲー
ト長依存性を示す図である。

【図９】図９は、本実施例にて形成したチタンシリサイ
ド膜を有するＬＤＤトランジスタと、従来例にて形成し
たチタンシリサイド膜を有するＬＤＤトランジスタの、
ＩＤーＶＤ特性を示す図である。

【図１０】図１０は、本発明の第２の実施例に係る半導
体装置の工程順断面図である。

【図１１】図１１は、本発明の第４の実施例に係る半導
体装置の断面図である。

【図１２】図１２は、従来技術による半導体装置を説明
するための工程順断面図である。

【符号の説明】

１０１、２０１、３０１、４０１半導体基板１０２、２０２、３０２、４０２フィールド
領域１０３、２０３、３０３活性領域１０４、２０４、３０４、４０３ゲート酸化
膜１０５、２０５、３０５、４０４ゲート電極１０６、２０６、３０６、４０５サイドウォ
ールスペーサー４０６酸化膜３０７積み上げシリコン領域１０７、２０７、自然酸化膜１０８、２０８、窒化チタン
膜２０９チタンとシリコンが
混じりあった層１０９、２１０、４０９ＴｉＳｉ₂
Ｃ４９結晶構造チタンシリサイド膜１１０、２１１４１０窒化チタン
膜１１１、３０９、４０７ソース、ド
レイン領域１１２、３０８、４１１ＴｉＳｉ₂
Ｃ５４結晶構造チタンシリサイド膜４０８チタン金属膜

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/28 H01L 21/3205 H01L 29/78 H01L 21/336

Claims

(57)【特許請求の範囲】

【請求項１】半導体装置のチタンシリサイド膜を有す
る配線に於て、上記チタンシリサイド膜は、ＴｉＳｉ₂
Ｃ５４結晶粒からなり、上記結晶粒どうしは、ＴｉＮ
を介して接触しており、前記結晶粒のグレインサイズ
は、前記配線幅より大きいことを特徴とする半導体装
置。
【請求項２】チタンシリサイド膜を有する配線の製造
方法に関し、シリコン膜を配線パターン加工する工程
と、前記シリコン膜上に、窒素原子に比べチタン原子が
多く含まれた窒化チタン膜を堆積する工程と、熱処理に
より上記シリコン膜と窒化チタン膜を反応させることに
よる酸素を排除したシリサイド化反応で、前記配線より
も大きなグレインサイズを有し、チタンシリサイドグレ
イン間に窒化チタンを介するチタンシリサイド膜を形成
することを特徴とする半導体装置の製造方法。
【請求項３】上記窒化チタン膜を堆積する工程におい
て、チタンターゲットを用いて、アルゴンガスと、窒素
ガスの混合ガス中で、反応性スパッタ法により、窒化チ
タン膜を堆積することを特徴とし、上記アルゴンガス
と、窒素ガスの混合比における窒素ガスの割合は、０.
１％〜１０％の範囲であることを特徴とする請求項２に
記載の半導体装置の製造方法。