JPH0923003A - 半導体装置、その製造方法、及びその製造装置 - Google Patents

半導体装置、その製造方法、及びその製造装置

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Abstract

(57)【要約】 【課題】 短チャネル効果に強く、かつ、ソースドレイ
ン近傍での寄生抵抗が低く、ソース、ドレイン接合リー
ク電流を抑制でき、ソースドレイン接合容量が小さい。 【解決手段】 半導体基板上にゲート酸化膜を介してゲ
ート電極が存在し、上記ゲート電極の両側には、ゲート
電極側壁絶縁膜を介して、ソース、ドレイン領域の一部
となるウェルと逆導電型の第１の不純物拡散層領域が存
在し、上記ゲート電極側壁絶縁膜の下には、ゲート電極
直下のチャネル領域に隣接して、上記第１の不純物拡散
領域よりも浅い第１の不純物拡散領域と同導電型の第２
の不純物拡散領域が存在し、ゲート電極側壁絶縁膜両側
の第１の不純物拡散領域の半導体基板表面及びゲート電
極上部にチタンシリサイド膜が存在し、少なくとも上記
チタンシリサイド膜中には、第１の不純物拡散領域より
も濃度の高い第１及び第２の不純物拡散領域と同導電型
の第１の不純物拡散領域内に位置する第３の不純靴拡散
領域が存在する構造となっている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、耐熱性に優れた低抵抗チタン
シリサイド膜の製造方法、及び接合リークが少なく、か
つ短チャネル効果の起こりにくいサリサイドトランジス
タの製造方法に関する。
【０００２】
【従来の技術】従来の自己整合シリサイド化技術（サリ
サイドトランジスタ技術）に関する製造方法は、図１１
に示すような方法がある。｛K.Tsukamoto, T.Okamoto,
M.Shimizu, T.Matsukawaand H.Harada: Extended Abstr
acts 16th Int. Conf. Solid State Devices & Materia
ls, Kobe, 1984 (Business Center for Academic Socie
ties Japan, Tokyo, 1984 ) p.47. 参照｝ まず、図１１（ａ）に示すように、シリコン半導体基板
４０１上にフィールド酸化膜４０２、ゲート酸化膜４０
３、側壁が絶縁膜４０５で覆われた多結晶シリコン４０
４よりなるゲート電極を形成する。ゲート電極への不純
物ドーピングに関しては、ゲート電極パターンニング前
に多結晶シリコン中に燐拡散により行っている。
【０００３】次に、図１１（ｂ）に示すように、酸化膜
４０６を堆積した後、該酸化膜４０６を介して、ソー
ス、ドレインとなる領域に高濃度の不純物イオンたとえ
ば、Ｎチャネルの場合、砒素イオン、Ｐチャネルの場
合、ボロンイオン等をホトレジストをマスクとして注入
した後、活性化の為の熱処理（たとえば、窒素雰囲気中
で、９００℃、３０分）を行い、ソース、ドレイン領域
４０７を形成する。
【０００４】次に、図１１（ｃ）に示すように、フッ酸
を含む溶液等により、ソース、ドレイン領域４０７、及
びゲート電極４０４上の上記酸化膜４０６を除去した
後、チタン膜４０８をスパッタ法により、アルゴン雰囲
気中で堆積する。
【０００５】次に、図１１（ｄ）に示すように、窒素雰
囲気中で、６７５℃、２０秒程度の第一の急速加熱処理
を行い、ソース、ドレイン領域４０７及び、ゲート電極
４０４のシリコンとチタンを反応させ、化学量論的に準
安定な、ＴｉＳｉ２ Ｃ４９結晶構造のチタンシリサイ
ド膜４１０を形成する。このとき、該チタン膜４０８表
面は、窒化チタン膜４０９に変化する。
【０００６】次に、図１１（ｅ）に示すように、硫酸
と、過酸化水素水の混合溶液で、未反応のチタン４０
８、及び、上記第一の急速加熱処理により形成された窒
化チタン膜４０９を選択的にエッチング除去した後、窒
素雰囲気中で、８００℃、２０秒程度の第２の急速加熱
処理により、上記チタンシリサイド膜４１０を、化学量
論的に安定な、ＴｉＳｉ２ Ｃ５４ 結晶構造のチタン
シリサイド膜に変化させる。
【０００７】
【発明が解決しようとする課題】しかし従来のチタンシ
リサイド膜形成工程では、（１）ＴiとＳiの反応系に於
て、不純物イオン注入を酸化膜を介して行うためシリコ
ン中への酸素の混入が避けられず（不純物注入時のノッ
クオン酸素）、特に重いイオンを注入したときに顕著と
なり、Ｔi、Ｓi、Ｏ、及び不純物の４元系でのシリサイ
ド化反応となる。（２）上記４元系でのシリサイド化反
応では、シリサイド反応が阻害され、かつ、ＴiＳi2の
粒界に、優先的に酸化物が形成され、シート抵抗値が高
くなり、且つ、耐熱性が悪くなる。（３）特にＴiＳi2
のグレインサイズよりも小さい配線幅のシリサイド化
で、該問題点が顕著となる。つまり、ＴiＳi2のグレイ
ンサイズよりも小さい配線幅のシリサイド化では、９０
０℃以下の急速加熱処理（ＲＴＡ処理）では、Ｃ４９か
らＣ５４結晶構造への変化が起こりにくく、非常に抵抗
の高いチタンシリサイド膜となる。逆に高温９００℃以
上のＲＴＡを行った場合、Ｃ４９からＣ５４結晶構造へ
の変化は、起こりやすくなるが、広い配線幅のシリサイ
ド膜と比較し、耐熱性が悪くなり凝集しやすいうえ、更
に広い配線幅のシリサイド膜でも酸素の影響により凝集
が始まるため、確実に凝集すると言う問題がある。
（４）従来のシリサイド化では、シリサイド膜を形成し
た後、８００℃を越えるような熱処理を行った場合、酸
素の影響によりチタンシリサイド膜の凝集が発生しチタ
ンがシリコン中を拡散するため、ソース、ドレイン領域
の接合リークが増大すると共に、ゲート酸化膜の信頼性
が劣化する。また、配線抵抗が上昇し、特に、ＴiＳi2
のグレインサイズより小さい線幅のシリサイド化（たと
えばゲート電極）に関しては、シリサイド膜で裏打ちを
行っていない配線と何等変わらないレベルまで、シート
抵抗値が上昇する。
【０００８】また、酸素の極力排除した、３元系（Ｔi-
Ｓi-不純物）でも、不純物そのものがシリサイド化反応
を阻害し、程度は、酸素が混入したときよりも良くなる
が、酸素が混入したときと同様の傾向が見られる。特に
この傾向は、不純物としてフッ素（ＢＦ2 注入時に混
入）を混入したときに顕著となり、以下砒素、ボロンの
順で程度は良くなる。
【０００９】また、従来のソース、ドレイン領域は、酸
化膜を介してイオン注入を行い形成するため、ノックオ
ン酸素が深い準位の再結合中心をして働き接合リーク電
流が増大するという問題点があり、更にシリサイド化す
る事によりその傾向は、顕著になる。
【００１０】従来のゲート電極の形成方法では、ゲート
電極となる多結晶シリコン膜を堆積した後大気解放し、
大気中に多結晶シリコン膜表面がさらされた状態で次工
程に進む。例えば、パターンニングのためのウェット工
程（洗浄→レジスト塗布）この際、多結晶シリコン表面
より、多結晶シリコンの結晶粒界に沿って酸素が拡散
し、多結晶シリコン膜深くまで酸素が混入する。このよ
うな酸素は、シリサイド化前の洗浄処理（フッ酸処理）
により除去する事は不可能であり、後のシリサイド化反
応を行う際に、Ｔi、Ｓi、Ｏ、及び不純物の４元系での
シリサイド化反応となり、上記問題点が発生する。特に
ゲート電極においては、現状で０.２５μｍの配線幅が
必要とされており、更に今後微細化の方向に進むため、
耐熱性（凝集）、低抵抗化において、更に厳しい問題と
なってくる。
【００１１】また、従来方法のＣＭＯＳ形成方法では、
ｎチャネルと、ｐチャネルの不純物活性化アニールは同
時に行うため、ボロンのシリコン中での拡散係数が砒素
と比較し大きいため、ｐチャネル側のソース、ドレイン
接合深さが深くなり、短チャネル効果が顕著になる。
【００１２】また、不純物活性化アニール条件をｐチャ
ネル側に最適化させ、短チャネル効果の影響を抑えた場
合、ｎチャネル側の結晶回復が不十分となり（砒素イオ
ンはボロンイオンと比較し重いために注入ダメージが大
きい）、ｎチャネル側での接合リーク電流が増大する。
【００１３】以上のような問題点を有する。
【００１４】
【課題を解決するための手段】本発明は上述する問題を
解決するためになされたものであり、本発明に係る請求
項１の半導体装置は、シリコン半導体基板上にゲート酸
化膜を介して形成される多結晶シリコンゲート電極と、
ゲート電極側壁に形成された側壁絶縁膜と、前記ゲート
電極両側の半導体基板に形成された不純物拡散領域から
なるソース領域及びドレイン領域と、ゲート電極下の半
導体基板表面にソース、ドレイン領域に挟まれたチャネ
ル領域と、を少なくとも備えた半導体装置であって、前
記ソース、ドレイン領域は、少なくとも、前記チャネル
領域に接する第２の不純物拡散領域と、チャネル領域に
オフセットされた第１の不純物拡散領域と、該第１の不
純物拡散領域内部に形成される第３の不純物拡散領域
と、からなり、ゲート電極上、及び側壁絶縁膜の両側の
半導体基板表面に形成された高融点金属シリサイド膜と
を備え、前記第１、第２、及び第３の不純物拡散領域の
深さは、第１より第２、第３が浅く（即ち、第１の不純
物拡散領域が最も深い。）、前記第１、第２、及び第３
の不純物拡散領域の不純物濃度は、第３より第１、第２
が低く（即ち、第３の不純物拡散領域が最も濃い。）形
成されてなることを特徴とするものである。
【００１５】本発明に係る請求項２の半導体装置は、前
記ゲート電極下方の半導体基板内に、前記第１の不純物
拡散領域に接するよう形成された第２導電型の第４の不
純物拡散領域を備えてなることを特徴とするものであ
る。
【００１６】本発明に係る請求項３の半導体装置は、少
なくとも、前記第４の不純物拡散領域の前記第１の不純
物拡散領域と接する領域に形成された第２導電型の第５
の不純物拡散領域を備えてなることを特徴とするもので
ある。
【００１７】本発明に係る請求項４の半導体装置は、前
記第１の不純物拡散領域の濃度が１×１０17〜５×１０
19／ｃｍ3であり、その接合深さが７０〜３００ｎｍの
範囲であり、前記第２の不純物拡散領域の濃度が５×１
０18〜５×１０19／ｃｍ3であり、その接合深さが５〜
７０ｎｍであり、前記第３の不純物拡散領域のピーク濃
度が５×１０19／ｃｍ3以上であり、そのピーク濃度深
さが５〜７０ｎｍであることを特徴とするものである。
【００１８】本発明に係る請求項５の半導体装置は、前
記第４の不純物拡散領域のピーク濃度が第１の不純物拡
散領域のピーク濃度より浅く、１×１０17〜５×１０18
／ｃｍ3の範囲であり、そのピーク濃度深さが、第１の
深さ拡散領域のピーク濃度の位置から第１の不純物拡散
領域の接合深さの位置の範囲であることを特徴とするも
のである。
【００１９】本発明に係る請求項６の半導体装置は、前
記第５の不純物拡散領域のピーク濃度が、第１の不純物
拡散領域のピーク濃度より薄く、１×１０17〜５×１０
18／ｃｍ3の範囲であって、そのピーク濃度位置が、第
１の不純物拡散領域のゲート電極側側面に位置する接合
領域に存在することを特徴とするものである。
【００２０】本発明に係る請求項７の半導体装置は、前
記側壁絶縁膜の半導体基板主面に平行な方向の厚さが第
１の不純物拡散領域の接合深さの０．７〜１．５倍であ
ることを特徴とするものである。
【００２１】本発明に係る請求項８の半導体装置の製造
方法は、シリコン半導体基板上に形成した多結晶シリコ
ンゲート電極をマスクとして用いて半導体基板にソー
ス、ドレイン領域をなす不純物をイオン注入する半導体
装置の製造方法であって、 ａ）半導体基板上にゲート電極を形成する工程と、 ｂ）半導体基板にイオン注入法により第２の不純物拡散
領域を形成するための不純物を導入する工程と、 ｃ）半導体基板のゲート電極側壁に側壁絶縁膜を形成す
る工程と、 ｄ）半導体基板にイオン注入法により第１の不純物拡散
領域を形成するための不純物を導入する工程と、 ｅ）ゲート電極上及び側壁絶縁膜の両側を半導体基板表
面上に高融点金属シリサイド膜を形成する工程と、 ｆ）半導体基板にイオン注入法により第３の不純物拡散
領域を形成するための不純物を導入する工程と、 からなることを特徴とするものである。
【００２２】請求項９に記載の半導体装置の製造方法
は、ゲート電極側壁に側壁絶縁膜を形成した後、半導体
基板に斜めイオン注入することにより、第５の不純物拡
散領域を形成することを特徴とするものである。
【００２３】請求項１０に記載の半導体装置の製造方法
は、前記工程ｂ）の前に、半導体基板表面に自然酸化膜
を形成させることなく、シリコン窒化膜を形成すること
を特徴とするものである。
【００２４】請求項１１に記載の半導体装置の製造方法
は、前記工程ｅ）の前に、熱処理が行われ、それによっ
て半導体基板内に含まれる不純物イオンが活性化され、
不純物拡散層が形成されることを特徴とすることを特徴
とするものである。
【００２５】請求項１２に記載の半導体装置の製造方法
は、前記工程ｅ）に用いられる高融点金属シリサイド膜
がチタンシリサイド膜であって、 ｄ）半導体基板に第１の不純物拡散領域を形成するため
の不純物を導入する工程と、 ｅ’）ゲート電極上に側壁絶縁膜の両側の半導体基板表
面上に高融点金属シリサイド膜を形成するに際して、
（１）側壁絶縁膜をマスクとしてシリコン半導体基板及
びゲート電極の表面を露出し、（２）半導体基板上全面
にチタン膜を堆積し、（３）窒素またはアンモニア雰囲
気中で急速熱処理を行ってシリコン半導体表面と前記チ
タン膜とを反応させて化学量論的に準安定なチタンシリ
サイド膜を形成し、 ｆ）工程ｅ’）（３）のシリサイド反応時にシリサイド
膜上に形成される窒化チタン膜を介して、半導体基板上
にイオン注入法により第３の不純物拡散領域を形成する
ための不純物を導入する工程と、 ｇ）未反応のチタン膜及び窒化チタン膜を除去する工程
と、 ｈ）熱処理を行って前記チタンシリサイド膜を安定なＴ
ｉＳｉ2 Ｃ５４結晶構造に変化させる工程と、からな
ることを特徴とするものである。
【００２６】請求項１３に記載の半導体装置の製造方法
は、前記工程ａ）の多結晶シリコンゲート電極を形成す
る工程が、（１）シリコン半導体基板上にゲート酸化膜
を形成する工程と、（２）該ゲート酸化膜上に多結晶シ
リコン膜を堆積する工程と、（３）該多結晶シリコン膜
上にシリコン窒化膜を堆積する工程と、（４）この多結
晶シリコン膜び及びシリコン窒化膜をパターニングする
工程とからなることを特徴とするものである。
【００２７】請求項１４に記載の半導体装置の製造方法
は、前記工程ａ）の多結晶シリコンゲート電極を形成す
る工程において、前記工程ａ）（１）と工程ａ）（２）
との間、及び工程ａ）（２）と工程ａ）（３）との間
が、実質的に大気解放されることなく酸素不存在下でシ
リコン半導体基板が搬送されることを特徴とするもので
ある。
【００２８】請求項１５に記載の半導体装置の製造方法
は、前記工程ａ）の多結晶シリコンゲート電極を形成す
る工程において、前記工程ａ）（４）の多結晶シリコン
膜及びシリコン窒化膜のパターニングが、シリコン窒化
膜上に形成したホトレジストパターンをマスクとしてシ
リコン窒化膜をエッチングし、ホトレジストを除去した
後、エッチングによりパターニングされたシリコン窒化
膜をマスクとして多結晶シリコンをエッチングしてなる
ことを特徴とするものである。
【００２９】請求項１６に記載の半導体装置の製造方法
は、前記シリコン窒化膜の膜厚が１０〜３０ｎｍであ
り、前記多結晶シリコン膜の膜厚が５０〜１５０ｎｍで
あることを特徴とするものである。
【００３０】請求項１７に記載の半導体装置の製造方法
は、シリコン半導体基板表面層にｐ型及びｎ型ウェルを
形成し、この上に、それぞれ、ゲート酸化膜及び多結晶
シリコンゲート電極をマスクとして用いてｐ型及びｎ型
ウェルにソース、ドレイン領域をなす不純物をイオン注
入するＣＭＯＳ半導体装置の製造方法であって、 ａ’’）半導体基板表面層のｐ型及びｎ型ウェルにゲー
ト電極を形成する工程と、 ｂ’’）半導体基板表面層のｐ型ウェルにｎ型の、ｎ型
ウェルにｐ型の、第２の不純物拡散領域を形成するため
の不純物を導入する工程と、 ｃ’’）半導体基板表面層のｐ型及びｎ型ウェル上のゲ
ート電極側壁に、側壁絶縁膜を形成する工程と、 ｄ’’）半導体基板表面層のｐ型ウェルにｎ型の、ｎ型
ウェルにｐ型の、第１の不純物拡散領域を形成するため
の不純物を導入する工程と、 ｅ）ゲート電極上及び側壁絶縁膜の両側の半導体基板表
面上に高融点金属シリサイド膜を形成する工程と、 ｆ’’）半導体基板表面層のｐ型ウェルにｎ型の、ｎ型
ウェルにｐ型の、第３の不純物拡散領域を形成するため
の不純物を導入する工程と、からなることを特徴とする
ものである。
【００３１】請求項１８に記載の半導体装置の製造方法
は、前記工程ｄ’’）が、（１）半導体基板のｐ型ウェ
ルにｎ型の第１の不純物拡散領域を形成するための不純
物を導入する工程と、（２）ｐ型ウェルに導入されたｎ
型の第１及び第２の不純物、及びｎ型ウェルに導入され
たｐ型の第２の不純物を活性化する熱処理を行う工程
と、（３）半導体基板のｎ型ウェルにｐ型の第１の不純
物拡散領域を形成するための不純物を導入する工程と、
からなることを特徴とするものである。
【００３２】請求項１９に記載の半導体装置の製造方法
は、前記工程ｄ’’）（３）の後に、ｎ型ウェルに導入
されたｐ型の第１の不純物を活性化する熱処理を行うこ
とを特徴とするものである。
【００３３】請求項２０に記載の半導体装置の製造方法
は、前記工程ｆ’’）の後に、ｐ型ウェルに導入された
ｎ型の第３の不純物、及びｎ型ウェルに導入されたｐ型
の第３の不純物を活性化する熱処理を行うことを特徴と
するものである。
【００３４】請求項２１に記載の半導体製造装置は、シ
リコン半導体基板上にゲート酸化膜を形成する装置と、
ゲート酸化膜上に多結晶シリコン膜を堆積する装置と、
多結晶シリコン膜上にシリコン窒化膜を堆積する装置と
は、露点が−１００℃以下に保たれた窒素パージ室で互
いに接続されて、実質的に大気解放されることなく、酸
素不存在下でシリコン半導体基板が搬送されることを特
徴とするものである。
【００３５】以下に、おのおのの請求項に対する作用を
記載する。
【００３６】請求項１においては、前記ソース、ドレイ
ン領域は、少なくとも、前記チャネル領域に接する第２
の不純物拡散領域と、チャネル領域にオフセットされた
第１の不純物拡散領域と、該第１の不純物拡散領域内部
に形成される第３の不純物拡散領域と、からなり、ゲー
ト電極上、及び側壁絶縁膜の両側の半導体基板表面に形
成された高融点金属シリサイド膜とを備え、前記第１、
第２、及び第３の不純物拡散領域の深さは、第１より第
２、第３が浅く（即ち、第１の不純物拡散領域が最も深
く）、前記第１、第２、及び第３の不純物拡散領域の不
純物濃度は、第３より第１、第２が低く（即ち、第３の
不純物拡散領域が最も濃く）形成されてなるため、以下
の作用がある。
【００３７】（１）ソース、ドレイン接合リーク電流に
起因する第１の不純物拡散層が深く形成されており、高
融点金属シリサイド膜とシリコンとの界面から接合まで
の距離を大きく取ることができ、接合リーク電流を低減
させる事が可能となる。
【００３８】（２）第２の不純物拡散層が非常に浅いた
め、第１の不純物拡散層が深く形成されているにも関わ
らず、トランジスタの短チャネル効果を抑制することが
できる。
【００３９】（３）高濃度の第３の不純物拡散領域が第
１の不純物拡散領域内に存在しているため、不純物拡散
領域と高融点金属シリサイド膜とのコンタクト抵抗を低
減させ（オーミックコンタクトが形成できる）、かつ、
第２の不純物拡散領域が比較的高濃度のため、ソース、
ドレイン近傍での寄生抵抗を低く押さえることが可能と
なる。
【００４０】（４）ソース、ドレイン領域の寄生容量
は、第１の不純物拡散層濃度に起因する空乏層の延びに
より支配的に決まる（ソース、ドレイン面積一定の時）
が、濃度が低いため空乏層が延び、ｅ接合容量を低減さ
せる事が可能となる。
【００４１】請求項２においては、前記ゲート電極下方
の半導体基板内に、前記第１の不純物拡散領域に接する
よう形成された第２導電型の第４の不純物拡散領域を備
えてなるため、上記第１の不純物拡散領域の横方向の空
乏層の延びを抑制し、バルクのパンチスルーを抑制する
作用がある。
【００４２】請求項３においては、少なくとも、前記第
４の不純物拡散領域の前記第１の不純物拡散領域と接す
る領域に形成された第２導電型の第５の不純物拡散領域
を備えてなるため、上記第１の不純物拡散領域の横方向
の空乏層の延びをより抑制し、バルクのパンチスルーを
より抑制する作用がある。
【００４３】請求項４においては、前記第１の不純物拡
散領域の濃度が１×１０17〜５×１０19／ｃｍ3であ
り、その接合深さが７０〜３００ｎｍの範囲であって、
接合リーク電流を抑制することができ、前記第２の不純
物拡散領域の濃度が５×１０18〜５×１０19／ｃｍ3で
あり、その接合深さが５〜７０ｎｍであって、チャネル
近傍でのソース、ドレイン領域の濃度がある程度高く、
かつ、比較的浅い接合となっているため、トランジスタ
のソース、ドレイン端での寄生抵抗を低く抑え、かつ、
短チャネル効果を抑える作用があり、同時に、前記第３
の不純物拡散領域のピーク濃度が５×１０19／ｃｍ3以
上であり、そのピーク濃度深さが５〜７０ｎｍであるた
め、高融点金属シリサイド膜と、第２の不純物拡散領域
を低抵抗で接続することができ、トランジスタのソー
ス、ドレイン端での寄生抵抗を低く抑える作用がある。
【００４４】つまり、ソース、ドレイン領域をこのよう
な第１乃至第３の不純物拡散領域で構成することによ
り、接合リーク電流の抑制と短チャネル効果の抑制とい
った相反する効果を同時に得ることが可能となる。
【００４５】請求項５においては、前記第４の不純物拡
散領域のピーク濃度が第１の不純物拡散領域のピーク濃
度より浅く、１×１０17〜５×１０18／ ｃｍ3の範囲で
あり、そのピーク濃度深さは、第１の深さ拡散領域のピ
ーク濃度の位置から第１の不純物拡散領域の接合深さの
位置の範囲であるため、第１の不純物拡散領域の接合部
のうち、第１の不純物拡散領域の側部領域のみ空乏層の
延びを抑制するため（つまり、第１の不純物拡散領域の
底部は、濃度の低い第１の不純物拡散領域と逆導電型ウ
ェル領域との接合となり、空乏層が広がる）、接合リー
ク電流の増大、及び接合容量の増大を極力抑えながら短
チャネル効果を抑制させることができるという作用があ
る。
【００４６】請求項６においては、前記第５の不純物拡
散領域のピーク濃度は、第１の不純物拡散領域のピーク
濃度より薄く、１×１０17〜５×１０18／ｃｍ3の範囲
であって、そのピーク濃度位置は、第１の不純物拡散領
域のゲート電極側側面に位置する接合領域に存在するた
め、第１の不純物拡散領域の接合部のうち、短チャネル
効果に起因する領域のみ空乏層の延びを抑制するため
（つまり、第１の不純物拡散領域の底部及びゲート電極
側以外の側部は、濃度の低い第１の不純物拡散領域と逆
導電型ウェル領域との接合となり、空乏層が広がる）、
接合リーク電流の増大、及び接合容量の増大を極力抑え
ながら短チャネル効果をより抑制させることができると
いう作用がある。
【００４７】請求項７においては、前記側壁絶縁膜の半
導体基板主面に平行な方向の厚さが第１の不純物拡散領
域の接合深さの０．７〜１．５倍であるため、第２の不
純物拡散領域が、第１の不純物拡散領域の横方向の広が
りにより隠れることが無く、有効に機能するという作用
がある。
【００４８】図１１におけるイオン注入マスクとしての
酸化膜４０６は、以下のようにイオン注入時の汚染を防
ぐために必ず必要であると考えられていた。特にＣＭＯ
Ｓプロセスにおいては、ドナーとアクセプターを所望の
領域に注入するために、ホトレジストによるマスクが必
要となり、重金属の含有量が高いホトレジストを直接半
導体基板に塗布しないように、酸化膜４０６を介する必
要がある。以上の事から、従来法では、チタンと、シリ
コンの反応過程における酸素の混入は、避けられない。
しかし、従来チタンシリサイドの反応系におけるイオン
注入時に混入する酸素の介入は、重要視されていなかっ
た。
【００４９】また、従来より、ｐ型半導体（ボロンイオ
ン注入されたシリコン）と比較し、ｎ型半導体（砒素イ
オン注入されたシリコン）のシリサイド化は、非常に難
しいと言われていた。
【００５０】（D.Moy, S.Basavaiah, H.Protschka, L.
K.Wang, F.d'Heurle, J.Wetzel, S.Brodsky and R.Vola
nt:Proc. 1st Int. Symp. ULSI Science and Technolog
y, Philadelphia, 1987 ( Electrochemical society,Pe
nnington, 1987 ) p.381.参照）具体的にはｐ型半導体
のシリサイド化と比較し、ｎ型半導体のシリサイド化は
シリサイド反応が阻害されシート抵抗値が高くなり、耐
熱性に関しても悪くなる（高温熱処理でシリサイド膜が
凝集する）という現象があった。しかしその原因は、注
入イオン種の違いであろうという学説はあったが、原因
に関してはまだ解明されていなかった。
【００５１】本発明を得るに当たって、ｐ型半導体（ボ
ロンイオン注入されたシリコン）と比較し、ｎ型半導体
（砒素イオン注入されたシリコン）のシリサイド化が難
しい原因を研究した結果、もっともシリサイド化反応に
悪影響を及ぼす（高抵抗、低耐熱性）原子が、判明した
範囲で、酸素、炭素であり、以下、フッ素、砒素、窒
素、ボロンの順である。特に、ボロンに関しては、殆ど
影響を受けない。よって、理想的なチタンシリサイド化
反応を実現するためには、チタンと、シリコンの２元系
で反応させることがもっとも良く、極力不純物（窒素、
ボロンを除く）を排除しなければならない。
【００５２】つまり、従来法のようにシリコン酸化膜を
介して質量数の大きい原子（イオン）を注入するほどノ
ックオンされる酸素の量が増え、Ｔi、Ｓi、Ｏ、及び注
入された不純物の４元系でのシリサイド化反応となり、
特に砒素では、ボロンと比較し質量数が大きく、ノック
オンされる酸素量が増え、かつ、砒素そのものもシリサ
イド化に悪影響を及ぼすため、従来技術では、Ｐチャネ
ルと比較し、Ｎチャネル側において、シリサイド化反応
が阻害される。
【００５３】従来の技術により形成された、酸化物を含
むチタンシリサイド膜は、シート抵抗値が高くなり、か
つ耐熱性が悪くなる。特に、ＴiＳi2のグレインサイズ
より小さい線幅のシリサイド化（たとえばゲート電極）
に関しては、シート抵抗値の上昇が著しく大きくなる。
ＴiＳi2の融点（Ｔｍ）は、１５４０℃であり、一般に
金属などの再結晶化は、絶対温度で表した融点（Ｔｍ）
の０．６倍で顕著になるとされているため、０.６Ｔｍ
は、８１５℃に相当する。よって、上記粒界に、ＳiＯ2
を含むようなＴiＳi2膜は、層間絶縁膜リフロー工程で
必要となる８００℃以上の熱処理で、粒界に存在するＳ
iＯ2を境として、ＴiＳi2の表面自由エネルギーによ
り、ＴiＳi2膜の凝集が始まる。このように凝集したチ
タンシリサイド膜は、部分的に分断され、もはや、シリ
サイドにより裏打ちされた低抵抗な配線とは言えなくな
る。特に、ＴiＳi2のグレインサイズより小さい線幅の
シリサイド化（たとえばゲート電極）に関しては、シリ
サイド膜で裏打ちを行っていない配線と何等変わらない
レベルまで、シート抵抗値が上昇する。更に、凝集過程
に於て、Ｔｉ原子がシリコン中を拡散するため、ソー
ス、ドレイン領域に関しては、接合破壊による接合リー
ク電流の増加、また、ゲート電極に関しては、ゲート酸
化膜の信頼性劣化を招く。
【００５４】請求項８においては、シリコン半導体基板
上に形成した多結晶シリコンゲート電極をマスクとして
用いて半導体基板にソース、ドレイン領域をなす不純物
をイオン注入する半導体装置の製造方法であって、 ａ）半導体基板上にゲート電極を形成する工程と、 ｂ）半導体基板にイオン注入法により第２の不純物拡散
領域を形成するための不純物を導入する工程と、 ｃ）半導体基板のゲート電極側壁に側壁絶縁膜を形成す
る工程と、 ｄ）半導体基板にイオン注入法により第１の不純物拡散
領域を形成するための不純物を導入する工程と、 ｅ）ゲート電極上及び側壁絶縁膜の両側を半導体基板表
面上に高融点金属シリサイド膜を形成する工程と、 ｆ）半導体基板にイオン注入法により第３の不純物拡散
領域を形成するための不純物を導入する工程と、からな
る、即ち、第２の不純物拡散領域を形成するための不純
物は、ゲート側壁絶縁膜形成前に半導体基板中に導入
し、第１の不純物拡散領域を形成するための不純物はゲ
ート側壁絶縁膜形成後に半導体基板中に導入し、第３の
不純物拡散領域を形成するための不純物は、高融点金属
シリサイド膜形成後に導入することを特徴とするため、
上記シリサイド化反応を阻害する理由を述べたとおり、
シリサイド化反応前において、シリサイド化反応を阻害
する不純物濃度を極力少なく（第１及び第２の不純物拡
散領域の濃度は、１０20／ｃｍ2以下、特に砒素は、１
０20／ｃｍ2以上で極端にシリサイド化反応を阻害す
る）する事が可能となり、耐熱性、低抵抗のシリサイド
膜を形成することが可能となる。また、シリサイド化反
応後に第３の不純物拡散領域を形成するための不純物を
導入し、シリサイド化反応を阻害することなく高濃度不
純物拡散領域を形成する事が可能となるため、高融点金
属シリサイド膜と、第２の不純靴拡散領域を低抵抗で接
続することができる。
【００５５】請求項９においては、ゲート電極側壁に側
壁絶縁膜を形成した後、半導体基板に斜めイオン注入す
ることにより、第５の不純物拡散領域を形成するため、
第１の不純物拡散領域の接合部のうち、短チャネル効果
に起因する領域のみ（チャネル側の第１の不純物拡散領
域側部）に制御よく第５の不純物拡散領域を形成するこ
とができるという作用がある。
【００５６】請求項１０においては、工程ｂ）の前に、
半導体基板表面に自然酸化膜を形成させることなく、シ
リコン窒化膜を形成するため、従来の酸化膜を介して不
純物イオンを注入する場合と比較し、Ｏ（酸素原子）の
替わりにＮ（窒素原子）がゲートポリシリコン膜及び半
導体シリコン基板中に不純物イオン注入の際に混入す
る。酸素成分を極力抑え且つ窒素をシリサイド膜中に入
れることが出来、結果として、多少酸素成分が存在しよ
うと、形成されたチタンシリサイド膜の粒界には、窒化
チタン膜が形成されやすい。粒界に酸化物が存在する替
わりに窒化チタンが存在した場合、酸化物とＴiＳi2の
粒界の表面自由エネルギーと比較し、窒化チタンとＴi
Ｓi2の粒界の表面自由エネルギーが小さいため、熱を加
えたときのマイグレーションが抑えられ凝集しにくくな
り耐熱性に優れたチタンシリサイド膜となる。更に、ｐ
型半導体のシリサイド化と比較し、ｎ型半導体のシリサ
イド化はシリサイド反応が阻害されシート抵抗値が高く
なり、耐熱性に関しても悪くなるという現象も無くな
り、ｐ型、ｎ型とも一様な膜厚のシリサイド膜を形成す
ることが可能となるという作用がある。更に、不純物イ
オン注入時に発生するシリコン基板中の結晶欠陥を窒素
原子が埋める働きをするので、結晶欠陥起因の接合リー
ク電流を低減させる事が可能となり、特にシリサイド化
を行った場合、シリサイド化反応時にチタンが拡散し、
結晶欠陥にチタンがトラップされリークセンターとして
働くが、先に窒素原子で結晶欠陥を埋めておく本発明で
は、チタンがトラップされず、シリサイド化を行った接
合に対し、更に接合リーク電流低減に有効であるという
作用がある。
【００５７】請求項１１においては、工程ｅ）の前に、
熱処理が行われ、それによって半導体基板内に含まれる
不純物イオンが活性化され、不純物拡散層が形成され
る、即ち、第１及び第２の不純物拡散領域を形成するた
めの不純物の活性化工程は、高融点金属シリサイド膜形
成前に行われるため、シリサイド膜の耐熱性を気にする
ことなく十分な活性化及びイオン注入時の結晶欠陥の回
復を行うことができる。
【００５８】請求項１２においては、工程ｈ）の熱処理
により、チタンシリサイド膜を安定なＴiＳi2 Ｃ５４
結晶構造に変化させる工程の前に、第３の不純物拡散領
域を形成するための不純物を導入する工程を行うため、
第３の不純物拡散領域を形成するための不純物を活性化
するための熱処理を工程ｈ）の熱処理により兼用するこ
とができる。
【００５９】請求項１３においては、工程ａ）の多結晶
シリコンゲート電極を形成する工程は、（１）シリコン
半導体基板上にゲート酸化膜を形成する工程と、（２）
該ゲート酸化膜上に多結晶シリコン膜を堆積する工程
と、（３）該多結晶シリコン膜上にシリコン窒化膜を堆
積する工程と、（４）この多結晶シリコン膜び及びシリ
コン窒化膜をパターニングする工程とからなるため、ウ
ェハの大気解放時及び洗浄、ホトレジスト塗布工程時
に、多結晶シリコン膜表面のシリコン窒化膜がバリアと
なるため、多結晶シリコン膜表面より、多結晶シリコン
膜の結晶粒界に沿って酸素が拡散し、多結晶シリコン膜
深くまで酸素が混入する様なことは起こらない。
【００６０】請求項１４においては、工程ａ）の多結晶
シリコンゲート電極を形成する工程において、前記工程
ａ）（１）と工程ａ）（２）との間、及び工程ａ）
（２）と工程ａ）（３）との間は、実質的に大気解放さ
れることなく酸素不存在下でシリコン半導体基板が搬送
されるため、ゲート酸化前後、及び多結晶シリコン膜堆
積後、大気（酸素）にさらされることが無くなるという
作用がある。
【００６１】請求項１５においては、工程ａ）の多結晶
シリコンゲート電極を形成する工程において、前記工程
ａ）（４）の多結晶シリコン膜及びシリコン窒化膜のパ
ターニングは、シリコン窒化膜上に形成したホトレジス
トパターンをマスクとしてシリコン窒化膜をエッチング
し、ホトレジストを除去した後、エッチングによりパタ
ーニングされたシリコン窒化膜をマスクとして多結晶シ
リコンをエッチングしてなるため、以下のような作用が
ある。
【００６２】下地の窒化膜が反射防止膜としての作用す
るため、ホトレジストマスクの裾部の形状が著しく改善
される。
【００６３】窒化膜マスクが薄いためマスク形成過程で
の加工寸法変換差がほとんど無い。
【００６４】レジストマスクを除去後に窒化膜マスクで
ゲート電極のエッチングするためにエッチング時のレジ
ストからの不純物の影響が無くなりゲート酸化膜に対す
るエッチングレートの選択性が２倍以上に向上した。
【００６５】レジストマスクを用いる時よりもエッチン
グ時の反応生成物の堆積を抑制できるため粗密依存性が
なくなる。
【００６６】ゲート電極を形成する多結晶シリコンは不
純物をドーピングする前にエッチングするので、従来の
ｎ+ドーピングを行った材料に比較して電気抵抗が高い
ためチャージの影響を受けにくく、ゲート絶縁膜の破壊
やゲート電極の裾部のサイドエッチング（ノッチング）
が生じない。
【００６７】請求項１６においては、シリコン窒化膜の
膜厚が１０〜３０ｎｍであり、多結晶シリコン膜の膜厚
が５０〜１５０ｎｍであって、シリコン窒化膜の膜厚が
極めて薄いため、ホトレジストに対して寸法シフトのな
いシリコン窒化膜の加工が可能となり、又、多結晶シリ
コン膜の膜厚が比較的薄いため、ゲート電極としての加
工を制御性よく行うことができる。つまり、ゲート電極
加工のためのエッチングの際に、膜厚が薄いため、オー
バーエッチング量を減らすことが可能となり、半導体基
板表面に与えるダメージを減少させることができる。ま
た、ゲートドーピングはイオン注入により行っている
が、膜厚が薄いため、ゲート電極の空乏化を防止するこ
とが可能となる。
【００６８】請求項１７においては、ｐウェル側の第２
の不純物拡散領域を形成するためのイオン注入する工程
と、ｎウェル側の第２の不純物拡散領域を形成するため
のイオン注入工程とが、ゲート電極形成後であってゲー
ト電極側壁絶縁膜形成前に行われ、ｐウェル側の第１の
不純物拡散領域を形成するためのイオン注入工程と、ｎ
ウェル側の第１の不純物拡散領域を形成するためイオン
注入工程とが、ゲート電極側壁絶縁膜形成後に行われ、
さらに、ｐウェル側の第３の不純物拡散領域を形成する
ためのイオン注入工程と、ｎウェル側の第３の不純物拡
散領域を形成するためのイオン注入工程とが、高融点金
属シリサイド膜形成後におこなわれるため、ｎチャネル
とｐチャネルをある程度独立に設計する（即ち、ｎチャ
ネル側とｐチャネル側の活性化熱処理を別々に設定する
ことがある程度可能となる）ことが可能となる。
【００６９】特に、Ｐチャネルトランジスタに関して
は、イオン注入により導入されたアクセプタ不純物であ
るボロンがチタンシリサイド化反応を行う際にチタン原
子と反応しＴiＢ2を形成し、ｐ型キャリアとなり得るア
クセプター濃度を著しく減少させ、ＴiＳi2と不純物拡
散層とのコンタクトを低抵抗なオーミック性に保つこと
ができなくなることにより、シリサイド膜によって低抵
抗になるにも関わらず、トランジスタ寄生直列抵抗が非
常に大きくなる現象がある。本発明では、シリサイド化
反応後に第３の不純物拡散領域を形成するための不純物
を導入することにより、この現象を抑制する効果があ
る。
【００７０】請求項１８においては、ｐウェル側の第１
の不純物拡散領域を形成するためのイオン注入工程をｎ
ウェル側の第１の不純物拡散領域を形成するためのイオ
ン注入工程の前に行い、ｐウェル側の第１の不純物拡散
領域を形成するためのイオン注入工程と、ｎウェル側の
第１の不純物拡散領域を形成するためのイオン注入工程
との間に、ｐウェル側に導入された第１及び第２の不純
物及びｎウェル側に導入された第２の不純物を活性化す
るための熱処理を行うため、ｐウェル側の活性化アニー
ル条件とｎウェル側の活性化アニール条件を別々に設定
することが可能となる。
【００７１】請求項１９においては、シリコン半導体基
板中に導入されたｎウェルに導入されたｐ型の第１の不
純物を活性化する熱処理を、高融点金属シリサイド膜形
成前に行うため、一般に急速加熱処理されるシリサイド
膜形成工程熱処理と独立して、この不純物活性化の熱処
理を炉アニールで行うことが可能となり、接合リーク電
流を低減することが可能となる。
【００７２】請求項２０においては、ｐ型ウェルに導入
されたｎ型の第３の不純物、及びｎ型ウェルに導入され
たｐ型の第３の不純物を活性化する熱処理を、高融点金
属シリサイド膜形成後に行うため、一般に急速加熱処理
されるシリサイド膜形成工程熱処理ではなく独立して、
この不純物活性化の熱処理を炉アニールで行うことが可
能となり、急速加熱処理ではその温度設定や注入エネル
ギー設定によってはゲート電極の空乏化防止が不十分と
なっていたものが、確実にゲート電極の空乏化防止を行
うことが可能となる。
【００７３】請求項２１においては、ゲート酸化膜形成
装置と、多結晶シリコン堆積装置と、シリコン窒化膜堆
積装置とが、露点が−１００℃以下に保たれた窒素パー
ジ室で互いに接続されて、実質的に大気解放されること
なく、酸素ふ存在下でシリコン半導体基板が搬送される
ため、露点が−１００℃以下に保たれた窒素パージ室に
て、窒素パージにより完全にウェハー表面に吸着してい
るＨ2Ｏ分子を除去することが可能となり、引き続き、
酸化炉（ゲート酸化膜形成）→窒素パージ室→シリコン
堆積炉（ゲート電極多結晶シリコン堆積）→窒素パージ
室→シリコン窒化膜堆積炉（シリコン窒化膜堆積）の順
にウェハを搬送する事により、完全に大気を遮断した状
態で、ゲート酸化工程から、シリコン窒化膜堆積までの
工程を行うことが可能になるという作用がある。本装置
で形成されたゲート酸化膜は、ゲート酸化工程前に自然
酸化膜が形成されているような事は無く、汚染の影響が
少なく、また、界面準位も少なく非常に信頼性が高い酸
化膜となる。また、ゲート多結晶シリコン膜表面は、シ
リサイド化工程前まで一切大気に触れることはなく、ウ
ェハを大気解放したときに多結晶シリコン表面のシリコ
ン窒化膜がバリアとなり、多結晶シリコン表面より、多
結晶シリコンの結晶粒界に沿って酸素が拡散し、多結晶
シリコン膜深くまで酸素が混入する様なことは起こらな
い。
【００７４】
【発明の実施の形態】以下、本発明の半導体装置及びそ
の製造方法を実施例により詳細に説明する。
【００７５】《第１の実施例》図１は、本発明の第１の
実施例の断面構造図である。
【００７６】本発明の第１の実施例では、図示は行って
いないが、半導体基板上の濃度約５×１０16〜１×１０
17／ｃｍ3程度のＰウェル領域に、約４ｎｍのゲート酸
化膜１０１を介して厚さ約１２０ｎｍ、ゲート長１８０
ｎｍのｎ型の導電型を有するゲート電極１０２が存在
し、上記ゲート電極の両側には、約１０ｎｍのシリコン
窒化膜１０３と約１４０ｎｍのシリコン酸化膜１０５の
２層膜よりなるゲート電極側壁絶縁膜を介して、ソー
ス、ドレイン領域の一部となるＰウェルと逆導電型の接
合深さ約１２０ｎｍ、ピーク濃度約５×１０17〜５×１
０18／ｃｍ3程度の第１のｎ型不純物拡散層領域１０６
が存在し、上記ゲート電極側壁絶縁膜の下には、ゲート
電極直下のチャネル領域に隣接して、上記第１のｎ型不
純物拡散層領域よりも浅い接合深さ約４０ｎｍ、ピーク
濃度約１×１０19〜５×１０19／ｃｍ3程度の第２のｎ
型不純物拡散層領域１０４が存在し、ゲート電極側壁絶
縁膜１０３、１０５両側の半導体基板表面及びゲート電
極上部に厚さ約５０ｎｍ程度のチタンシリサイド膜１０
７が存在し、少なくとも上記チタンシリサイド膜中に
は、第１の不純物拡散層領域よりも濃度の高いピーク濃
度１×１０20／ｃｍ3以上の第３の不純物拡散層領域１
０８が存在し、チャネル領域下部には、ピーク濃度２〜
４×１０17／ｃｍ3、ピーク深さ８０〜１００ｎｍ付近
に第１のｎ型不純物拡散層領域と逆導電型のピーク濃度
５×１０17〜１×１０18／ｃｍ3程度の第４のｐ型不純
物拡散層領域１０９が設けられた構造となっている。本
実施例によれば、トランジスタのチャネル近傍の拡散層
領域を第２のｎ型不純物拡散層領域１０４のように非常
に浅く形成しているため、非常に短チャネル効果に強い
構造となっている。また、シリサイド領域の下部には、
第１のｎ型不純物拡散層領域１０６のように非常に深い
接合が形成されているため、シリサイドーシリコン間界
面と、ジャンクションまでの距離を十分離すことが可能
となり、接合リーク電流を低減することが可能となる。
更に、第１のｎ型不純物拡散層領域１０６は濃度が薄い
ため、ｐウェル領域との接合部の下方向の空乏層の延び
が非常に大きく、かつ、短チャネル効果に起因する横方
向の空乏層の延びは、第４のｐ型不純物拡散層領域１０
９により抑えられているため、短チャネル効果を抑えか
つソース、ドレイン接合容量を抑える構造となってい
る。また、シリサイドーシリコン間界面は、非常にドナ
ー濃度の高い第３のｎ型不純物拡散層領域１０８内にあ
り、シリサイドーシリコン間をオーミックコンタクトに
する事ができるため、駆動電流を大きくする構造となっ
ている。
【００７７】なお、ゲート長、ゲート側壁絶縁膜厚さ、
シリサイド膜厚、接合の深さは、本実施例に限るもので
はない。本構造のトランジスタを用いた所望のデバイス
により最適化を行えばよい。第１の不純物拡散層領域の
濃度は、１×１０17／ｃｍ3から、５×１０19／ｃｍ3の
範囲であり、その接合深さは、５０ｎｍから３００ｎｍ
の範囲である。第２の不純物拡散層領域の濃度は、５×
１０18／ｃｍ3から、５×１０19／ｃｍ3の範囲であり、
その接合深さは、第１の不純物拡散層領域よりも浅く、
５ｎｍから７０ｎｍの範囲である。第３の不純物拡散層
領域の濃度は、５×１０19／ｃｍ3以上であり、そのピ
ーク濃度の深さは、第１の不純物拡散層領域よりも浅
く、５ｎｍから７０ｎｍの範囲である。第４の不純物拡
散層領域のピーク濃度は、第１の不純物拡散層領域のピ
ーク濃度よりも薄く、１×１０17／ｃｍ3から、５×１
０18／ｃｍ3の範囲であり、そのピーク濃度の深さは、
第１の不純物拡散層領域のピーク濃度の位置から第１の
不純物拡散層領域の接合深さの位置の範囲である。ま
た、上記ゲート電極側壁絶縁膜の半導体基板主面と平行
な方向の厚さは、第１の不純物拡散層領域の接合深さの
０．７倍以上であり、より好ましくは１．０〜１．５倍
である。
【００７８】なお、本実施例では、ｎチャネルトランジ
スタに関して、記述しているが、すべての領域を逆導電
型にしたｐチャネルトランジスタでも良い。特にｐチャ
ネルトランジスタの場合、イオン注入により導入された
アクセプタ不純物であるボロンがチタンシリサイド化反
応を行う際にチタン原子と反応しＴiＢ2を形成し、ｐ型
キャリアとなり得るアクセプター濃度を著しく減少さ
せ、ＴiＳi2と不純物拡散層とのコンタクトを低抵抗な
オーミック性に保つことができなくなる事により、シリ
サイド膜によって低抵抗になるにも関わらず、トランジ
スタ寄生直列抵抗が非常に大きくなる現象がある。本発
明では、シリサイド化反応後に高濃度の第３の不純物拡
散層領域をシリサイドーシリコン間に形成するため、シ
リサイドーシリコン間をオーミックコンタクトにする事
ができ、上記問題点を抑制する効果がある。
【００７９】また、本構造で短チャネル効果抑制が不十
分な場合、図２に示すように、第１の不純物拡散層領域
のゲート電極側の側面に位置する接合領域に第１の不純
物拡散層領域と逆導電型の第５の不純物拡散層領域１１
０を設けてもよい。この場合、第５の不純物拡散層領域
は、ゲート電極側壁絶縁膜形成後に斜めから第１の不純
物拡散層領域と逆導電型のイオンをイオン注入すること
により形成する。このときピーク濃度が第１の不純物拡
散層領域の接合部つまりｂ−ｂ’線あたりに来るように
注入する。ゲート電極側壁絶縁膜形を介してイオン注入
を行うことにより、第１の不純物拡散層領域の接合部つ
まりｂ−ｂ’線あたりのみの濃度を高める効果がある。
【００８０】また、本構造のトランジスタを製造するに
当たり、 第４の不純物拡散層領域は、本実施例では、
ゲート酸化工程の前に、半導体基板中にイオン注入法に
よりドーズ量６×１０12〜１×１０13／ｃｍ3程度、１
０〜２０ＫｅＶ程度のエネルギーでボロンイオンを注入
している。
【００８１】第２のｎ型不純物拡散層領域を形成するた
めの不純物は、ゲート側壁絶縁膜形成前に半導体基板中
にイオン注入法によりドーズ量５×１０13／ｃｍ3〜５
×１０14／ｃｍ3程度、エネルギー１０〜３０ＫｅＶで
砒素イオンを注入（ｐチャネルの場合、ボロン、インジ
ウムイオン等を同程度のドーズ量で、イオン種に合わせ
た注入エネルギーで注入する）する。
【００８２】第１のｎ型不純物拡散層領域を形成するた
めの不純物はゲート側壁絶縁膜形成後にイオン注入法に
よりドーズ量１×１０13／ｃｍ3〜５×１０14／ｃｍ3程
度、エネルギー１０〜３０ＫｅＶで燐イオン（砒素イオ
ンの場合エネルギーを大きくする。例えば、６０〜８０
ＫｅＶ）を注入（ｐチャネルの場合、ボロン、インジウ
ムイオン等を同程度のドーズ量で、イオン種に合わせた
注入エネルギーで注入する）する。
【００８３】第３のｎ型不純物拡散層領域を形成するた
めの不純物は、高融点金属シリサイド膜形成後にイオン
注入法によりドーズ量１×１０15／ｃｍ3〜１×１０16
／ｃｍ3程度、エネルギー２０〜５０ＫｅＶで砒素イオ
ンを注入（ｐチャネルの場合、ボロン、インジウムイオ
ン等を同程度のドーズ量で、イオン種に合わせた注入エ
ネルギーで注入する）する。
【００８４】上記第１及び第２のｎ型不純物拡散層領域
を形成するための不純物を導入する工程は、半導体基板
表面に自然酸化膜を介することなく堆積されたシリコン
窒化膜を介してのイオン注入法により行っている。
【００８５】ここで、自然酸化膜を介することなくシリ
コン窒化膜を堆積する方法について記述する。シリコン
窒化膜の堆積方法は、まず表面の自然酸化膜を完全に除
去したウェハを予備真空排気室に搬送し、真空引きを行
った後、窒素雰囲気で充填し露点が−１００℃以下に保
たれたロードロック窒素パージ室に搬送する。
【００８６】次に、ロードロック窒素パージ室で表面吸
着水分子を除去した後、露点が−１００℃以下に保たれ
た堆積予備室に搬送し、堆積予備室から、窒素雰囲気中
で４００℃に保たれたシリコン窒化膜堆積炉に搬送し、
ＳiＨ2Ｃl2１０ｓｃｃｍ,ＮＨ3１００ｓｃｃｍの雰囲気
の下で７００℃まで昇温しシリコン窒化膜を堆積する。
なお、反応圧力は、１５Ｐａである。
【００８７】予備真空排気室、ロードロック窒素パージ
室を設けることにより、表面吸着水分子を除去すること
に成功しており、本効果により、窒化膜を堆積するため
の高温炉に搬送する過程で、従来のＬＰ−ＣＶＤ装置で
は、吸着水分子がシリコン基板表面を酸化させ、シリコ
ン窒化膜とシリコン基板の界面にシリコン酸化膜を形成
させるが、本予備真空排気室とロードロック窒素パージ
室をもうけたＬＰ−ＣＶＤ装置では、吸着水分子を除去
しているため殆どシリコン酸化膜が存在しない界面を形
成することが可能となる。
【００８８】また、第１及び第２のｎ型不純物拡散層領
域を形成するためのイオン注入後の不純物の活性化工程
は、高融点金属シリサイド膜形成前に上記窒化膜により
外報拡散を防止した状態で、８５０℃〜９００℃の温
度、１０〜３０分、窒素雰囲気中で行っている。
【００８９】次に、上記チタンシリサイド膜の形成工程
及び上記第３の不純物拡散層領域を形成するための不純
物を導入する工程について説明する。第１、第２のｎ型
不純物拡散層領域を形成した後（つまり窒化チタン膜で
キャップした状態で活性化熱処理を行った後）、アルゴ
ンスパッタクリーニングチャンバーとチタンスパッタチ
ャンバーを有するベースプレッシャーが１〜３×１０-8
ｔｏｒｒのクラスター型装置において、シリコン窒化膜
をアルゴンスパッタエッチングした後チタン堆積チャン
バーに真空搬送しチタンを堆積している。本装置によ
り、シリコン基板の活性領域と堆積されたチタン膜の界
面に自然酸化膜を形成することなくチタン膜を堆積する
ことが可能となる。本実施例では、純金属チタン（チタ
ンターゲット純度９９．９９９９％）を堆積している。
次に、窒化チタン膜と、活性領域（ソース、ドレイン領
域）およびゲート多結晶シリコン界面に射影飛程（Ｒ
ｐ）が来るようにシリコンをイオン注入法により注入す
る。シリコン注入を行うことによって、界面付近のシリ
コンと、チタンがミキシングされ初期シリサイド化反応
がスムーズに行われる。次に、窒素雰囲気中で５７５℃
〜７００℃の温度範囲（本実施例では、６７５℃）で１
０秒程度、第１の急速加熱処理を行い、シリコン膜（ゲ
ート多結晶シリコン、及び、半導体基板のソース、ドレ
イン領域）側に、チタンとシリコンの反応により、Ｔi
Ｓi2 Ｃ４９結晶構造のチタンシリサイド膜を形成し、
堆積されたチタン膜表面側を、窒化チタン膜にする。こ
の時、シリコン膜（シリコン基板）が露出していない領
域（ゲート電極側壁酸化膜、フィールド酸化膜等）で
は、供給されるシリコンが無いため、チタンシリサイド
膜は形成されず、自己整合的に、シリコン膜（シリコン
基板）が露出した領域（ソース、ドレイン、ゲート領
域）のみチタンシリサイド膜が形成される。次に、第３
のｎ型不純物領域を形成するために、砒素イオンを、イ
オン注入法により注入する。本実施例では、２０ＫｅＶ
〜４０ＫｅＶのエネルギーで、ドーズ量１×１０15〜１
×１０16／ｃｍ3程度注入している。次に、硫酸と、過
酸化水素水の混合溶液で窒化チタン膜、及び未反応のチ
タン膜を除去した後、９５０℃〜１０００℃程度（本実
施例では、１０００℃、１０秒）の第２の急速加熱処理
を行い、チタンシリサイド膜を化学量論的に安定な、Ｔ
iＳi2 Ｃ５４結晶構造に変化させるとともに、第３の
ｎ型不純物領域を形成するために注入した砒素イオンを
活性化する。
【００９０】なお、工程順断面図に関しては、第３の実
施例で示すＣＭＯＳ半導体装置と重複するため第３の実
施例で詳しく記述する。
【００９１】《第２の実施例》図３（ａ）〜（ｂ）及び
図４（ｃ）〜（ｄ）は、第２の実施例の工程順断面図で
ある。一方、図３（ａ’）〜（ｂ’）及び図４（ｃ’）
〜（ｄ’）は、第２の実施例に対応する従来例の工程順
断面図である。
【００９２】本実施例では、トランジスタのゲート電極
の形成方法を中心に、シリサイド膜に及ぼす影響に関し
て記述する。
【００９３】本実施例では、まず、図３（ａ）に示すよ
うに、半導体シリコン基板２０１上に、約２．５〜４ｎ
ｍのゲート酸化膜２０２、約１００〜１５０ｎｍのゲー
ト電極となる多結晶シリコン膜２０３、約１０〜３０ｎ
ｍのシリコン窒化膜２０４を順次形成する。
【００９４】上記それぞれの膜の形成方法は、図５に示
すような装置によって行っている。図５は、平面図と、
平面図のＡ−Ａ’方向の断面図を表している。本装置
は、予備真空排気室と、ロードロック窒素パージ室と、
それぞれの炉予備室と炉が窒素パージされた搬送系で接
続された装置によって構成されている。
【００９５】本装置では、フッ酸処理により完全に自然
酸化膜を除去したウェハを、予備真空排気室に入れた
後、予備真空排気室を、１０-1Ｐａ程度に真空引きし、
吸着Ｈ２Ｏ分子をある程度除去している。
【００９６】次に予備真空排気室を窒素充填し、露点が
−１００℃以下に保たれたロードロック窒素パージ室
に、窒素雰囲気中で予備真空排気室から搬送し、窒素パ
ージにより完全にウェハー表面に吸着しているＨ２Ｏ分
子を除去する。
【００９７】次に、炉予備室→酸化炉（ゲート酸化膜形
成）→炉予備室→ロードロック窒素パージ室→炉予備室
→シリコン堆積炉（ゲート電極多結晶シリコン堆積）→
炉予備室→ロードロック窒素パージ室→炉予備室→シリ
コン窒化膜堆積炉（シリコン窒化膜堆積）の順にウェハ
を搬送する。
【００９８】酸化炉におけるゲート酸化膜の形成方法
は、露点が−１００℃以下に保たれた窒素パージされた
炉予備室から、炉内にＮ2ＯもしくはＯ2、パージ（１０
０ｓｃｃｍ）を行いながら、４００〜７００℃程度の温
度に保たれた酸化炉にウエハを搬送し、８００〜９５０
℃の温度に昇温した後、酸化雰囲気中で酸化する。
【００９９】多結晶シリコン膜堆積方法は、ゲート酸化
直後のウェハを窒素パージされているロードロック室
に、窒素雰囲気中で搬送し、露点が−１００℃以下に保
たれた窒素パージされた炉予備室を経て、窒素雰囲気中
で６２０℃に保たれたシリコン堆積炉に搬送し、ＬＰＣ
ＶＤ法で、９９．９９９９％以上の純度のＳｉＨ4雰囲
気中で、３０Ｐａの圧力で６２０℃程度の温度で多結晶
シリコン膜を成膜している。このように成膜された膜中
の酸素濃度は、ＳＩＭＳ分析にて検出限界（１×１０18
個／ｃｍ3）以下と、非常に酸素濃度の低い多結晶シリ
コン膜となる。
【０１００】シリコン窒化膜の堆積方法は、ゲート多結
晶シリコン堆積直後のウェハを、窒素パージされている
ロードロック室に、窒素雰囲気中で搬送し、露点が−１
００℃以下に保たれた窒素パージされた炉予備室を経
て、堆積炉に搬送し、窒素雰囲気中で４００℃に保たれ
たシリコン窒化膜堆積炉に搬送し、ＬＰＣＶＤ法で、Ｓ
iＨ2Ｃl2１０ｓｃｃｍ，ＮＨ3１００ｓｃｃｍの雰囲気
の下で７００℃まで昇温しシリコン窒化膜を堆積する。
なお、反応圧力は、１５Ｐａである。
【０１０１】本装置により、完全に大気を遮断した状態
で、ゲート酸化工程から、シリコン窒化膜堆積までの工
程を行うことが可能となる。本装置で形成されたゲート
酸化膜は、自然酸化膜が形成されていない状態でゲート
酸化工程を行うことができ、汚染の影響が少なく、ま
た、界面準位も少なく非常に信頼性が高い酸化膜とな
る。
【０１０２】また、予備真空排気室、ロードロック窒素
パージ室を設けることにより、表面吸着水分子を除去す
ることに成功しており、本効果により、窒化膜を堆積す
るための高温炉に搬送する過程で、従来のＬＰ−ＣＶＤ
装置では、吸着水分子が多結晶シリコン膜表面を酸化さ
せ、シリコン窒化膜とシリコン基板の界面にシリコン酸
化膜を形成させるが、本予備真空排気室とロードロック
室窒素パージ室をもうけた装置では、吸着水分子を除去
しているため殆どシリコン酸化膜が存在しない界面を形
成することが可能となる。つまり、ゲート多結晶シリコ
ン膜は、シリサイド化工程前まで一切大気に触れること
はない。本発明では、ウェハを大気解放したときに多結
晶シリコン表面のシリコン窒化膜がバリアとなり、多結
晶シリコン表面より、多結晶シリコンの結晶粒界に沿っ
て酸素が拡散し、多結晶シリコン膜深くまで酸素が混入
する様なことは起こらない。
【０１０３】これに対し従来例では、図３（ａ’）に示
すように、半導体シリコン基板２００１上に、約２．５
〜４ｎｍのゲート酸化膜２００２、約１００〜１５０ｎ
ｍのゲート電極となる多結晶シリコン膜２００３を順次
形成する。従来例では、ゲート酸化膜２００２形成後、
多結晶シリコン膜２００３形成後に、大気解放されてお
り、また、ゲート酸化前も大気中の汚染物にさらされた
状態でかつ、１〜２ｎｍの自然酸化膜が形成された状態
で、酸化工程が行われている。このようなゲート酸化膜
は、界面順位が非常に多く、酸化膜の信頼性も悪くな
る。また、多結晶シリコン表面は、常に汚染物（大気、
ホトレジスト等、）にさらされており、多結晶シリコン
の結晶粒界に沿って汚染物（特に酸素）が拡散し、多結
晶シリコン膜深くまで汚染物（特に酸素）が混入する。
また、従来の大気中から直接堆積炉に搬送されるＬＰＣ
ＶＤ装置で多結晶シリコン膜を堆積した場合、膜中に含
まれる酸素濃度も非常に高くなる（ＳＩＭＳ分析の結果
１０19／ｃｍ3以上混入していた）。
【０１０４】次に図３（ｂ）に示すように、ホトレジス
ト２０５をマスクとして、シリコン窒化膜２０４を所望
のパターンにパターンニングする。シリコン窒化膜２０
４のエッチングは市販のＥＣＲエッチング装置を用いて
行った。エッチング条件は以下に示す。
【０１０５】ガス：ＣＦ4＝４０ｓｃｃｍ 圧力＝６６５ｍＰａ（５ｍＴｏｒｒ） 高周波バイアス電力＝５０Ｗ マイクロ波アノード電流＝２００ｍＡ ステージ温度＝−３０℃ また、従来の方法では、図３（ｂ’）に示すように、直
接ホトレジスト２００４を被着している。
【０１０６】次に、図４（ｃ）に示すように、ホトレジ
ストを除去した後、シリコン窒化膜２０４をマスクとし
て、多結晶シリコン膜２０３をエッチングし、所望のゲ
ート電極パターンを形成する。本実施例における多結晶
シリコンエッチング条件も前述のＥＣＲエッチング装置
を用いて行った。
【０１０７】条件は以下のように２ステップエッチング
で行った。
【０１０８】Break through条件 Ｃl2＝４０ｓｃｃｍ 圧力＝６６５ｍＰａ（５ｍＴｏｒｒ） 高周波バイアス電力＝４０Ｗ マイクロ波アノード電流＝２００ｍＡ ステージ温度＝２０℃ Main etching 条件 ＨＢr／Ｃl2／Ｏ2＝１８／９／３ｓｃｃｍ 圧力＝１３３ｍＰａ（１ｍＴｏｒｒ) 高周波バイアス電力＝２０Ｗ マイクロ波アノード電流＝３５０ｍＡ ステージ温度＝２０℃ 時間３９秒（エッチング量：30％オーバー） 選択比３００以上 本条件ではマスクとしてシリコン窒化膜２０４を用いて
いるために以下のような効果が得られた。
【０１０９】下地の窒化膜が反射防止膜としての作用す
るため、ホトレジストマスクの裾部の形状が著しく改善
された。
【０１１０】窒化膜マスクが薄いためマスク形成過程で
の加工寸法変換差がほとんど無い。
【０１１１】レジストマスクを除去後に窒化膜マスクで
ゲート電極のエッチングするためにエッチング時のレジ
ストからの不純物の影響が無くなりゲート酸化膜に対す
るエッチングレートの選択性が２倍以上に向上した。こ
れによりソースドレイン領域となるシリコン基板表面へ
のダメージが見られなくなった。
【０１１２】レジストマスクを用いる時よりもエッチン
グ時の反応生成物の堆積を抑制できるため粗密依存性が
なくなった。
【０１１３】ゲート電極を形成するポリシリコンは不純
物をドーピングする前にエッチングするので、従来のｎ
+ドーピングを行った材料に比較して電気抵抗が高いた
めチャージの影響を受けにくく、ゲート絶縁膜の破壊や
ゲート電極の裾部のサイドエッチング（ノッチング）が
生じない。
【０１１４】これに対し、従来法では、図３（ｃ’）に
示すように、ホトレジスト２００４をマスクとして、同
じエッチング条件で行っても、レジスト中の炭素含有成
分や、シリコンのエッチング生成物がプラズマ中の酸素
原子やハロゲン原子と反応しレジストマスクや多結晶シ
リコン膜の側壁に堆積膜２００５が形成され、垂直にエ
ッチングされず、テーパー形状となり、マスク寸法（設
計寸法）に対し太ったゲート電極パターンが形成され
る。また、ホトレジストをマスクとして多結晶シリコン
をエッチングする系では、レジストから生じる炭素含有
成分の影響により、多結晶シリコンエッチング時の酸化
膜（ゲート酸化膜）とのエッチングレートの選択比がと
りにくく、ゲート酸化膜が、薄くなるに従って、最悪の
場合図示のように、ゲート酸化膜を抜ききってしまいシ
リコン基板表面にダメージを与えると共に、プラズマ状
態でのエッチングガスが直接シリコン基板に接触するこ
とによる、Ｃ、Ｆ、Ｏ、Ｂr、Ｃl等の汚染物がシリコン
基板表面に混入する。
【０１１５】次に、図４（ｄ），（ｄ’）に示すよう
に、ゲート電極側壁絶縁膜２０６、２００６を形成後
に、本発明及び、従来例により形成したゲート電極、及
び、ソース、ドレイン領域となる領域に対し、シリサイ
ド化反応によりシリサイド膜を形成した場合、本発明で
は、上記理由により、多結晶シリコン膜２０３中の汚染
物（特に酸素濃度）が低く、かつ、シリコン基板表面の
汚染物濃度も低いため、非常に耐熱性に優れた、均一性
の良い、低抵抗なシリサイド膜を形成することが可能と
なる。対して、従来法では、多結晶シリコン膜２００３
中の汚染物（特に酸素濃度）が高く、かつ、シリコン基
板表面の汚染物濃度が高いため、耐熱性が悪く、均一性
が悪く、高抵抗なシリサイド膜となる。
【０１１６】《第３の実施例》以下、第１の実施例の構
造を有するトランジスタを用いたＣＭＯＳデバイスを、
工程順に従って説明する。
【０１１７】図６（ａ）〜（ｃ）、図７（ｄ）〜
（ｆ）、図８（ｇ）〜（ｉ）、図９（ｊ）〜（ｌ）及び
図１０（ｍ）は、第３の実施例の工程順断面図である。
【０１１８】まず、図６（ａ）に示すように、周知の方
法で図示は行っていないが、半導体基板３０１にＩＧ処
理を行いＤＺゾーンを形成する。本ＩＧ処理により、後
の工程で行うシリサイド化反応時に問題となる半導体基
板表面の酸素濃度を低下させる効果がある。
【０１１９】次に、ｐウェル３０２、ｎウェル３０３を
形成し、フィールド酸化膜３０４を形成する。次に、閾
値電圧制御及び短チャネル効果防止用の不純物注入をｎ
チャネル３０５、３０６、ｐチャネル３０７、３０８側
にそれぞれ行った後に、第２の実施例の方法で、ゲート
酸化膜３０９及び、上部が１０〜３０ｎｍのシリコン窒
化膜３１１で覆われた、厚さ１００〜１５０ｎｍ程度の
多結晶シリコン膜よりなるゲート電極３１０を形成す
る。
【０１２０】次に、図６（ｂ）に示すように、実施例１
及び２に記述のシリコン窒化膜堆積方法で、半導体シリ
コン基板３０１との界面に酸素が混入しない方法でシリ
コン窒化膜３１２を５〜３０ｎｍ程度堆積する。
【０１２１】次に、図６（ｃ）に示すように、ホトリソ
グラフィー工程を経て、ｐチャネル側（ｎウェル側）を
ホトレジスト３１３でマスクした後、チャネル領域近傍
に浅い接合を形成するために、ｎチャネル側（ｐウェル
側）にシリコン半導体基板中でドナーとして振る舞う不
純物３１４をイオン注入法により注入する。本実施例で
は、砒素イオンを２０〜４０ＫｅＶのエネルギーで１〜
３×１０14／ｃｍ3程度注入している。
【０１２２】次に、図７（ｄ）に示すように、ホトグラ
フィー工程を経て、ｎチャネル側をホトレジスト３１５
でマスクした後、チャネル領域近傍に浅い接合を形成す
るために、ｐチャネル側にシリコン半導体基板中でアク
セプタとして振る舞う不純物３１６をイオン注入法によ
り注入する。本実施例では、インジウムイオンを３０〜
５０ＫｅＶのエネルギーで１〜３×１０14／ｃｍ3程度
注入している。注入イオン種として、ボロンイオン等で
も良い。ただし、ＢＦ2イオンは、フッ素が基板中に混
入するため、良くない。
【０１２３】次に、図７（ｅ）に示すように、ゲート電
極側壁酸化膜３１７を形成する。本実施例では、シリコ
ン酸化膜を１００〜３００ｎｍ程度堆積した後、シリコ
ン窒化膜３１２に対し選択比が、５０〜１００程度ある
Ｃ4Ｆ8＋ＣＯ系のガスでシリコン窒化膜３１７表面が露
出するまで酸化膜エッチバックを行い形成している。シ
リコン酸化膜とシリコン窒化膜の選択比がとれないよう
なエッチング系の場合、活性領域が露出するまでエッチ
ングを行ってもよい。この場合実施例３のシリコン窒化
膜堆積方法で、半導体シリコン基板３０１との界面に酸
素が混入しない方法でシリコン窒化膜を５〜３０ｎｍ程
度再度堆積する。ただし、活性領域が露出するまでエッ
チングを行った場合、半導体基板表面にＣ、Ｆ系の汚染
物が混入するため、シリコンエッチング等により表面汚
染層を除去する必要があり、シリコン窒化膜３１２が残
るようなエッチング系（Ｃ4Ｆ8＋ＣＯ系のガスでケミカ
ルエッチング成分の強いエッチング条件）でエッチング
する事が望ましい。
【０１２４】次に、図７（ｆ）に示すように、ホトグラ
フィー工程を経て、ｐチャネル側をホトレジスト３１８
でマスクした後、ソース、ドレイン領域形成のために、
ｎチャネル側にシリコン半導体基板中でドナーとして振
る舞う不純物３１９をイオン注入法により注入する。本
実施例では、燐イオンを２０ＫｅＶ〜６０ＫｅＶのエネ
ルギーで、ドーズ量１×１０13〜３×１０14／ｃｍ3程
度注入している。注入エネルギー及び注入量が大きい場
合横方向への広がりも増大し、短チャネル効果も悪くな
るので、ゲート側壁酸化膜との兼ね合いもあるが、あま
り大きなエネルギーで、ドーズ量を多くすることは好ま
しくない。
【０１２５】次に、図８（ｇ）に示すように、ホトグラ
フィー工程を経て、ｎチャネル側をホトレジスト３２０
でマスクした後、ソース、ドレイン領域形成のために、
ｐチャネル側にシリコン半導体基板中でアクセプタとし
て振る舞う不純物３２１をイオン注入法により注入す
る。本実施例では、チャネリング防止のためシリコンイ
オンを注入した後、ボロンイオンを１０ＫｅＶ〜３０Ｋ
ｅＶのエネルギーで、ドーズ量１×１０13〜３×１０14
／ｃｍ3程度注入している。注入エネルギー及び注入量
が大きい場合横方向への広がりも増大し、短チャネル効
果も悪くなるので、ゲート側壁酸化膜との兼ね合いもあ
るが、あまり大きなエネルギーで、ドーズ量を多くする
ことは好ましくない。
【０１２６】次に、図８（ｈ）に示すように、活性化及
び結晶回復のためのアニールを窒素雰囲気中で行う。本
実施例では、８５０℃〜９００℃、１０分〜３０分程度
行っている。本熱処理により、図６（ｃ）、図７（ｄ）
（ｆ）、及び図８（ｇ）にて注入した、ドナー及びアク
セプタを活性化させ、第１のｎ型不純物拡散層領域３２
２、第２のｎ型不純物拡散層領域３２３、第１のｐ型不
純物拡散層領域３２４、第２のｐ型不純物拡散層領域３
２５をそれぞれ形成している。
【０１２７】次に、図８（ｉ）に示すように、シリコン
窒化膜３１１、３１２を除去した後、約３０ｎｍ程度の
チタン膜３２６を堆積する。本実施例では、アルゴンス
パッタクリーニングチャンバーとチタンスパッタチャン
バーを有するベースプレッシャーが１〜３×１０-8ｔｏ
ｒｒのクラスター型装置において、シリコン窒化膜をア
ルゴンスパッタエッチングした後チタン堆積チャンバー
に真空搬送しチタンを堆積している。本装置により、シ
リコン基板の活性領域と堆積されたチタン膜の界面に自
然酸化膜を形成することなくチタン膜を堆積することが
可能となる。
【０１２８】上記クラスタ型装置におけるチタンシリサ
イド膜の形成方法を以下に詳しく述べる。まず、フッ酸
系溶液にて、シリコン窒化膜３１２表面の自然酸化膜を
除去した直後のウェハをロードロック室に入れた後、エ
ッチングチャンバーに搬送し、シリコン窒化膜３１１、
３１２を除去し、ウェハ表面を清浄化する。清浄化の方
法は、本実施例では、アルゴンスパッタクリーニングエ
ッチング法を用いている。次に、真空中（本実施例で
は、１×１０-8〜３×１０-8ｔｏｒｒ）、スパッタチャ
ンバーに搬送し、アルゴン雰囲気中でチタン膜３２６を
堆積する。本実施例では、純金属チタン（チタンターゲ
ット純度９９．９９９９％）を堆積している。
【０１２９】次に、窒化チタン膜と、活性領域（ソー
ス、ドレイン領域）およびゲート多結晶シリコン界面に
Ｒｐが来るようにドーズ量１×１０15〜１×１０16／ｃ
ｍ3程度、シリコンをイオン注入法により注入する。シ
リコン注入を行うことによって、界面付近のシリコン
と、チタンがミキシングされ初期シリサイド化反応がス
ムーズに行われる。
【０１３０】次に、図９（ｊ）に示すように、窒素雰囲
気中で５７５℃〜７００℃の温度範囲（本実施例では、
６７５℃）で１０秒程度、第１の急速加熱処理を行い、
シリコン膜（ゲート多結晶シリコン、及び、半導体基板
のソース、ドレイン領域）側に、チタンとシリコンの反
応により、ＴiＳi2 Ｃ４９結晶構造のチタンシリサイ
ド膜３２８を形成し、堆積されたチタン膜表面側を、窒
化チタン膜３２７にする。この時、シリコン膜（シリコ
ン基板）が露出していない領域（ゲート電極側壁酸化膜
３１７、フィールド酸化膜３０４等）では、供給される
シリコンが無いため、チタンシリサイド膜は形成され
ず、自己整合的に、シリコン膜（シリコン基板）が露出
した領域（ソース、ドレイン、ゲート領域）のみチタン
シリサイド膜３２８が形成される。本発明により形成さ
れたチタンシリサイド膜は、反応させるシリコン基板表
面の酸素、炭素、フッ素濃度が非常に低く（汚染が少な
い）かつ、ドナー、アクセプタとして働く不純物濃度が
低いため、均一なシリサイド化反応が起こり、低抵抗
で、かつ、非常に耐熱性に優れた膜質のシリサイド膜と
なる。
【０１３１】次に、図９（ｋ）に示すように、ホトリソ
グラフィー工程を経て、ｐチャネル側をホトレジスト３
２９でマスクした後、ソース、ドレイン領域を形成する
ために、ｎチャネル側にシリコン半導体基板中でドナー
として振る舞う不純物３３０をイオン注入法により注入
する。本実施例では、砒素イオンを２０ＫｅＶ〜４０Ｋ
ｅＶのエネルギーで、ドーズ量１×１０15〜５×１０15
／ｃｍ3程度注入している。
【０１３２】次に、図９（ｌ）に示すように、ホトリソ
グラフィー工程を経て、ｎチャネル側をホトレジスト３
３１でマスクした後、ソース、ドレイン領域を形成する
ために、ｐチャネル側にシリコン半導体基板中でアクセ
プタとして振る舞う不純物３３２をイオン注入法により
注入する。本実施例では、ボロンイオンを１０ＫｅＶ〜
２０ＫｅＶのエネルギーで、ドーズ量１×１０15〜５×
１０15／ｃｍ3程度注入している。
【０１３３】ここで、図９（ｋ）、（ｌ）におけるドナ
ー、アクセプタ、注入エネルギーの設定は、図７
（ｆ）、図８（ｇ）での注入により形成された接合の深
さを越えてはならない。
【０１３４】次に、図１０（ｍ）に示すように、硫酸
と、過酸化水素水の混合溶液で窒化チタン膜３２７、及
び未反応のチタン膜を除去した後、９５０℃〜１０００
℃程度（本実施例では、１０００℃、１０秒）の第２の
急速加熱処理を行い、チタンシリサイド膜３２５を化学
量論的に安定な、ＴiＳi2 Ｃ５４結晶構造に変化させ
るとともに、図９（ｋ）、（ｌ）におけるドナー、アク
セプタ不純物を活性化し、第３のｎ型不純物拡散層領域
３３３、及び第３のｐ型不純物拡散層領域３３４を形成
する。後は、周知の工程を経て所望のＣＭＯＳ半導体装
置を形成する。なお、周知の方法で、層間絶縁膜を堆積
した後、８００℃〜９００℃程度の熱処理を行っても良
い。本実施例では、８５０℃、Ｎ2、３０分の熱処理を
行っている。本熱処理を行うことによって、多結晶シリ
コン膜中の不純物の増速拡散を利用し、図９（ｋ）、
（ｌ）におけるドナー、アクセプタをゲート電極（多結
晶シリコン）／ゲート酸化膜界面まで、拡散させること
により、ゲート電極の空乏化を防ぐことができる。な
お、上記第２の急速加熱処理により、ゲートの空乏化が
問題ないくらいのレベルに抑えることができるなら、
（ゲート電極多結晶シリコン膜の厚さ、注入エネルギー
による）あえて、層間絶縁膜を堆積した後の熱処理を行
う必要はない。
【０１３５】本実施例にて形成したＣＭＯＳ半導体装置
の拡散層接合リーク電流は、ｎチャネル側、ｐチャネル
側共、面成分１ｎＡ／ｃｍ2以下（０.５〜０.１ｎＡ／
ｃｍ2)、周囲長成分１ｐＡ／ｃｍ以下（０.９〜０.６ｐ
Ａ／ｃｍ）であり、非常に優れた特性が得られている。
また、０.１８μｍ配線幅の配線においても、シート抵
抗値が上昇するようなことはなく、また、耐熱性に関し
ても悪化するようなことは無かった。９００℃、１０分
の熱処理を行っても、０.１８μｍ配線幅の配線（ゲー
ト電極）の抵抗は、５Ω／□を保っていた。本実施例に
おいて、ゲート長０.１８μｍ、ゲート酸化膜４ｎｍ、
のトランジスタに対して最適設計となるように形成した
ｎチャネル、ｐチャネルトランジスタでは、ゲート長
０.１８μｍにて殆ど短チャネル効果の影響を受けてい
ないことが確認されている。
【０１３６】
【発明の効果】請求項１の半導体装置によれば、（１）
接合リーク電流を低減させることができる、（２）トラ
ンジスタの短チャネル効果を抑制できる、（３）ソー
ス、ドレイン近傍での寄生抵抗を低く押さえることがで
きるため、ドレイン近傍での寄生抵抗を押さえることが
可能となり、低消費電力、高駆動力トランジスタを提供
することが可能となる。
【０１３７】請求項２の半導体装置によれば、第１の不
純物拡散領域の横方向の空乏層の延びを抑制し、バルク
のパンチスルーを抑制できるため、短チャネル効果に強
いトランジスタ構造を提供することが可能となる。
【０１３８】請求項３の半導体装置によれば、第１の不
純物拡散領域の横方向の空乏層の延びをより抑制し、バ
ルクのパンチスルーをより抑制できるため、短チャネル
効果により強いトランジスタ構造を提供することが可能
となる。
【０１３９】請求項４の半導体装置によれば、接合リー
ク電流の抑制と短チャネル効果の抑制といった相反する
効果を同時に得ることができるため、低消費電力、高駆
動力トランジスタを提供することが可能となる。
【０１４０】請求項５の半導体装置によれば、接合リー
ク電流の増大、及び接合容量の増大を極力抑えながら短
チャネル効果を抑制することができるため、低消費電
力、高駆動力トランジスタを提供することが可能とな
る。
【０１４１】請求項６の半導体装置によれば、接合リー
ク電流の増大、及び接合容量の増大を極力抑えながら短
チャネル効果をより抑制することができるため、低消費
電力、高駆動力トランジスタを提供することが可能とな
る。
【０１４２】請求項７の半導体装置によれば、第２の不
純物拡散領域が第１の不純物拡散領域の横方向の広がり
により隠れることがなく、有効に機能するため、短チャ
ネル効果をより抑制することができるため、低消費電
力、高駆動力トランジスタを提供することが可能とな
る。
【０１４３】請求項８の半導体装置の製造方法によれ
ば、シリサイド反応前において、シリサイド化反応を阻
害する不純物濃度を極力少なくすることが可能となるた
め、耐熱性、低抵抗のシリサイド膜を形成することが可
能となる。また、高融点金属シリサイド膜と第２の不純
物拡散領域を低抵抗で接続することが可能となるため、
トランジスタのソース、ドレイン端での寄生容量を低く
抑えることが可能となる。
【０１４４】請求項９の半導体装置の製造方法によれ
ば、第１の不純物拡散領域の接合部のうち、短チャネル
効果に起因する領域のみに制御よく第５の不純物拡散領
域を形成できるため、接合リークの増大、及び接合容量
の増大を極力抑えながら短チャネル効果を抑制させるこ
とが可能となる。
【０１４５】請求項１０の半導体装置の製造方法によれ
ば、イオン注入によりシリコン膜中にノックオンされる
酸素を排除することが可能となって、耐熱性に優れたチ
タンシリサイド膜を形成できるため、シリサイド膜形成
後に熱処理を行うことが可能となり、また、ｐ型、ｎ型
とも一様な膜厚のシリサイド膜を形成することが可能と
なるため、ｐ型、ｎ型上のシリサイド膜のシート抵抗を
同じくすることが可能となり、さらには、シリサイド化
を行った接合に対し、シリサイド膜の耐熱性がよく膜厚
が均一であるため接合領域へのチタン金属の拡散を防止
することが可能となるため、より接合リーク電流低減に
有効となって、低消費電力、高駆動力トランジスタを提
供することが可能となる。
【０１４６】請求項１１の半導体装置の製造方法によれ
ば、シリサイド膜の耐熱性を気にすることなく十分な活
性化及びイオン注入時の結晶欠陥の回復を行うことがで
きるため、特に窒素原子で結晶欠陥を埋める効果によ
り、結晶欠陥にチタンがトラップされず、接合リーク電
流を低減することが可能となる。
【０１４７】請求項１２の半導体装置の製造方法によれ
ば、制御性よく自己整合的にトランジスタのソース、ド
レイン領域およびゲート電極上にチタンシリサイド膜を
形成できると共に、第３の不純物拡散領域を形成するた
めの不純物を活性化するための熱処理を、工程ｈ）即
ち、チタンシリサイド膜を安定なＴｉＳｉ2 Ｃ５４結
晶に変化させる工程の熱処理と兼用させることが可能と
なるため、工程を簡略化することが可能となる。
【０１４８】請求項１３の半導体装置の製造方法によれ
ば、多結晶シリコン膜表面より、多結晶シリコン膜の結
晶粒界に沿って酸素が拡散し、多結晶シリコン膜奥深く
まで酸素が混入するようなことは起こらないため、後の
シリサイド化反応を行う際にＯ（酸素）成分を極力排除
することが可能となり、０．２５μｍ以下の配線幅でも
凝集することがなく、低抵抗、高耐熱性を維持すること
が可能となる。
【０１４９】請求項１４の半導体装置の製造方法によれ
ば、ゲート酸化前後、及び多結晶シリコン膜堆積後、大
気（酸素）にさらされることがなくなるため、多結晶シ
リコン膜中に進入する酸素成分を極力排除することが可
能となり、低抵抗、高耐熱性シリサイド膜を提供するこ
とが可能となる。
【０１５０】請求項１５の半導体装置の製造方法によれ
ば、ホトレジストマスクの裾部の形状が著しく改善さ
れ、また、マスク形成過程での加工寸法変換差がほとん
どないため、設計値通りの寸法に加工することが可能と
なり、さらにシリコン窒化膜をマスクとして多結晶シリ
コン膜をエッチングするため、エッチング時のレジスト
からの不純物の影響がなくなり、ゲート酸化膜に対する
エッチングレートの選択性が２倍以上に向上するため、
ソース、ドレイン領域となるシリコン基板表面へのダメ
ージが少なくなり、さらには粗密依存性がなくなるた
め、設計寸法通りの、且つ基板ダメージのない接合リー
ク電流の少ないトランジスタを形成することが可能とな
る。
【０１５１】請求項１６の半導体装置の製造方法によれ
ば、ホトレジストに対して寸法シフトのないシリコン窒
化膜の加工が可能となり、また、多結晶シリコン膜の膜
厚が比較的薄いため、ゲート電極としての加工が制御性
よく行うことができる。つまり、ゲート電極加工のため
のエッチングの際に、膜厚が薄いため、オーバーエッチ
ング量を減らすことが可能となり、半導体基板表面に与
えるダメージを減少させることができる。また、ゲート
のドーピングはイオン注入により行っているが、膜厚が
薄く、ゲート電極の空乏化を防止することが可能となる
ため、設計寸法通りのトランジスタゲート電極を形成す
ることが可能となる。
【０１５２】請求項１７の半導体装置の製造方法によれ
ば、ｎチャネルとｐチャネルとをある程度独立に設計す
る（つまり、ｎチャネル側とｐチャネル側の活性化熱処
理を別々に設定することがある程度可能となる）ため、
短チャネル効果に強く、かつ接合リーク電流の少ないＣ
ＭＯＳトランジスタを形成することが可能となる。
【０１５３】請求項１８の半導体装置の製造方法によれ
ば、ｐウェル側の活性化アニールとｎウェル側の活性化
アニール条件を別々に設定することが可能となるため、
短チャネル効果に強いｐ型トランジスタ（砒素の活性化
に合わせた同時アニールでは、ボロンの拡散が速く、ｐ
型トランジスタの短チャネル効果が悪くなる）と接合リ
ーク電流の少ないｎ型トランジスタ（ボロンの活性化に
合わせた同時アニールでは、砒素の注入によるダメージ
回復が不十分となり接合リーク特性が悪化する）を両方
とも満たすＣＭＯＳトランジスタを形成することが可能
となる。
【０１５４】請求項１９の半導体装置の製造方法によれ
ば、一般に急速加熱処理されるシリサイド膜形成工程熱
処理と独立して、不純物活性化の熱処理を炉アニールで
行うことが可能となって、接合リーク電流を低減するこ
とが可能となるため、低消費電力対応ｐ型トランジスタ
を形成することが可能となる。
【０１５５】請求項２０の半導体装置の製造方法によれ
ば、一般に急速加熱処理されるシリサイド膜形成工程熱
処理ではなく独立して、不純物活性化の熱処理を炉アニ
ールで行うことが可能となって、急速加熱処理ではその
温度設定や注入エネルギー設定によってはゲート電極の
空乏化防止が不十分となっていたものが、確実にゲート
電極の空乏化防止を行うことが可能となるため、高駆動
力トランジスタを形成することが可能となる。
【０１５６】請求項２１の半導体製造装置によれば、完
全に大気（酸素）を遮断した状態で、ゲート酸化工程か
らシリコン窒化膜堆積までの工程を行うことができるた
め、０．２５μｍ以下のゲート電極まで低抵抗、高耐熱
性を維持することが可能となる。
【０１５７】即ち、本発明では、半導体基板上にゲート
酸化膜を介してゲート電極が存在し、上記ゲート電極の
両側には、ゲート電極側壁絶縁膜を介して、ソース、ド
レイン領域の一部となるウェルと逆導電型の第１の不純
物拡散層領が存在し、上記ゲート電極側壁絶縁膜の下に
は、ゲート電極直下のチャネル領域に隣接して、上記第
１の不純物拡散層領域よりも浅い第１の不純物拡散層領
域と同導電型の第２の不純物拡散層領域が存在し、ゲー
ト電極側壁絶縁膜両側の第１の不純物拡散層領域の半導
体基板表面及びゲート電極上部に高融点金属シリサイド
膜が存在し、少なくとも上記高融点金属シリサイド膜中
には、第１の不純物拡散層領域よりも濃度の高い第１及
び第２の不純物拡散層領域と同導電型の第１の不純物拡
散層領域内に位置する第３の不純靴拡散層領域が存在す
る構造となっていることを特徴とする構造となっている
ため、短チャネル効果に強く、かつ、ソースドレイン近
傍での寄生抵抗が低く、ソース、ドレイン接合リーク電
流を抑制でき、ソースドレイン接合容量が小さい。
【０１５８】また、第２の不純物拡散層領域を形成する
ための不純物は、ゲート側壁絶縁膜形成前に半導体基板
中に導入し、第１の不純物拡散層領域を形成するための
不純物はゲート側壁絶縁膜形成後に半導体基板中に導入
し、第３の不純物拡散層領域を形成するための不純物
は、高融点金属シリサイド膜形成後に導入することを特
徴とするため、シリサイド化反応前において、シリサイ
ド化反応を阻害する不純物濃度を極力低く（第１及び第
２の不純物拡散層領域の濃度は、１０20／ｃｍ3以下、
特に砒素は、１０20／ｃｍ3以上で極端にシリサイド化
反応を阻害する）する事が可能となり、耐熱性、低抵抗
のシリサイド膜を形成することが可能となる。また、シ
リサイド化反応後に第３の不純物拡散層領域を形成する
ための不純物を導入するため、シリサイド化反応を阻害
することなく高濃度不純物拡散層領域を形成する事が可
能となり、高融点金属シリサイド膜と、第２の不純靴拡
散層領域を低抵抗で接続することができ、トランジスタ
のソース、ドレイン端での寄生抵抗を低く抑える作用が
ある。特に、Ｐチャネルトランジスタに関しては、イオ
ン注入により導入されたアクセプタ不純物であるボロン
がチタンシリサイド化反応を行う際にチタン原子と反応
しＴiＢ2を形成し、ｐ型キャリアとなり得るアクセプタ
ー濃度を著しく減少させ、ＴiＳi2と不純物拡散層との
コンタクトを低抵抗なオーミック性に保つことができな
くなる事により、シリサイド膜によって低抵抗になるに
も関わらず、トランジスタ寄生直列抵抗が非常に大きく
なる現象がある。本発明では、シリサイド化反応後に第
３の不純物拡散層領域を形成するための不純物を導入に
より、この現象を抑制する効果がある。
【０１５９】また、上記第１及び第２の不純物拡散層領
域を形成するための不純物を導入する工程は、半導体基
板表面に自然酸化膜を介することなく堆積されたシリコ
ン窒化膜を介してイオン注入法により導入する事を特徴
とするため、従来の酸化膜を介して不純物イオンを注入
する場合と比較し、Ｏ（酸素原子）の替わりに、Ｎ（窒
素原子）がゲートポリシリコン膜及び半導体シリコン基
板中に不純物イオン注入の際に混入する。酸素成分を極
力抑え且つ窒素をシリサイド膜中に入れることができ、
結果として、多少酸素成分が存在しようと、形成された
チタンシリサイド膜の粒界には、窒化チタン膜が形成さ
れやすい。粒界にＳiＯ2が存在する替わりにＴiＮが存
在した場合、ＳiＯ2とＴiＳi2の粒界の表面自由エネル
ギーと比較し、ＴiＮとＴiＳi2の粒界の表面自由エネル
ギーが小さいため、熱を加えたときのマイグレーション
が抑えられ凝集しにくくなり耐熱性に優れたチタンシリ
サイド膜となる。更に、ｐ型半導体のシリサイド化と比
較し、ｎ型半導体のシリサイド化はシリサイド反応が阻
害されシート抵抗値が高くなり、耐熱性に関しても悪く
なるという現象も無くなり、ｐ型、ｎ型とも一様な膜厚
のシリサイド膜を形成することが可能となるという作用
がある。更に、不純物イオン注入時に発生するシリコン
基板中の結晶欠陥を窒素原子が埋める働きをするので、
結晶欠陥起因の接合リーク電流を低減させる事が可能と
なり、特にシリサイド化を行った場合、シリサイド化反
応時にチタンが拡散し、結晶欠陥にチタンがトラップさ
れリークセンターとして働くが、先に窒素原子で結晶欠
陥を埋めておく本発明では、チタンがトラップされず、
シリサイド化を行った接合に対し、更に接合リーク電流
低減に有効であるという効果がある。更に、第１及び第
２の不純物拡散層領域を形成するための不純物の活性化
工程は、高融点金属シリサイド膜形成前に行うことを特
徴とするため、シリサイド膜の耐熱性を気にすることな
く十分な活性化及びイオン注入時の結晶欠陥の回復を行
うことができ、特に窒素原子で結晶欠陥を埋める効果に
より、結晶欠陥にチタンがトラップされず、接合リーク
電流を低減することが可能となるという効果がある。
【０１６０】更に、トランジスタのゲート電極の形成方
法に関し、ゲート酸化膜を形成する工程と、その上に多
結晶シリコン膜を堆積する工程と、その上にシリコン窒
化膜を堆積する工程と、上記多結晶シリコン膜及びその
上のシリコン窒化膜をパターンニングする工程を含むこ
とを特徴とするため、ウェハの大気解放時及び洗浄、ホ
トレジスト塗布工程時に、多結晶シリコン表面のシリコ
ン窒化膜がバリアとなり、多結晶シリコン表面より、多
結晶シリコンの結晶粒界に沿って酸素が拡散し、多結晶
シリコン膜深くまで酸素が混入する様なことは起こらな
い。よって、後のシリサイド化反応を行う際にＯ成分を
極力排除する事が可能となり、０.２５μｍ以下の配線
幅でも凝集することが無く低抵抗、高耐熱性を維持でき
るという作用がある。
【０１６１】また、ゲート酸化膜を形成する装置と、多
結晶シリコン膜を堆積する装置及び、シリコン窒化膜を
堆積する装置間が、露点が−１００℃以下に保たれた窒
素パージ室で接続されていることを特徴とする半導体製
造装置であるため、露点が−１００℃以下に保たれた窒
素パージ室にて、窒素パージにより完全にウェハー表面
に吸着しているＨ2Ｏ分子を除去することが可能とな
り、引き続き、酸化炉（ゲート酸化膜形成）→窒素パー
ジ室→シリコン堆積炉（ゲート電極多結晶シリコン堆
積）→窒素パージ室→シリコン窒化膜堆積炉（シリコン
窒化膜堆積）の順にウェハを搬送する事により、完全に
大気を遮断した状態で、ゲート酸化工程から、シリコン
窒化膜堆積までの工程を行うことが可能になるという作
用がある。本装置で形成されたゲート酸化膜は汚染の影
響が少なく、また、界面準位も少なく非常に信頼性が高
い酸化膜となる。また、ゲート多結晶シリコン膜は、シ
リサイド化工程前まで一切大気に触れることはなく、ウ
ェハを大気解放したときに多結晶シリコン表面のシリコ
ン窒化膜がバリアとなり、多結晶シリコン表面より、多
結晶シリコンの結晶粒界に沿って酸素が拡散し、多結晶
シリコン膜深くまで酸素が混入する様なことは起こらな
い。
【０１６２】更に、トランジスタのゲート電極の形成方
法に関し、シリコン窒化膜をマスクとして多結晶シリコ
ン膜をエッチングするため、以下の効果がある。
【０１６３】下地の窒化膜が反射防止膜としての作用す
るため、ホトレジストマスクの裾部の形状が著しく改善
される。
【０１６４】窒化膜マスクが薄いためマスク形成過程で
の加工寸法変換差がほとんど無い。
【０１６５】レジストマスクを除去後に窒化膜マスクで
ゲート電極のエッチングするためにエッチング時のレジ
ストからの不純物の影響が無くなりゲート酸化膜に対す
るエッチングレートの選択性が２倍以上に向上した．こ
れによりソース、ドレイン領域となるシリコン基板表面
へのダメージが見られなくなる。
【０１６６】レジストマスクを用いる時よりもエッチン
グ時の反応生成物の堆積を抑制できるため粗密依存性が
なくなる。
【０１６７】ゲート電極を形成するポリシリコンは不純
物をドーピングする前にエッチングするので、従来のｎ
+ドーピングを行った材料に比較して電気抵抗が高いた
めチャージの影響を受けにくく、ゲート絶縁膜の破壊や
ゲート電極の裾部のサイドエッチング（ノッチング）が
生じない。
【０１６８】また、上記トランジスタをＣＭＯＳで形成
するに当たり、ｎチャネル側の活性化アニールとｐチャ
ネル側の活性化アニール条件を別々に設定する事が可能
となり、接合リークを低減できるサリサイドｎチャネル
と、短チャンネル効果の影響が少ないサリサイドｐチャ
ネルを同時に満足するＣＭＯＳ半導体装置を形成するこ
とが可能となる。
【０１６９】接合リークを低減できるサリサイドｎチャ
ネルと、短チャンネル効果の影響が少ないサリサイドｐ
チャネルを同時に満足するＣＭＯＳ半導体装置を形成す
ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の断面構造図である。
【図２】本発明の第１の実施例の断面構造図である。
【図３】（ａ）〜（ｂ）は、本発明の第２の実施例の工
程順断面図であり、（ａ’）〜（ｂ’）は、第２の実施
例に対応する従来例の工程順断面図である。
【図４】（ｃ）〜（ｄ）は、本発明に第２の実施例の図
３に続く工程順断面図であり、（ｃ’）〜（ｄ’）は、
第２の実施例にに対応する従来例の図３に続く工程順断
面図である。
【図５】本願発明に半導体製造装置の平面図（a)、及び
該平面図のＡ−Ａ’方向の断面図(b)である。
【図６】（ａ）〜（ｃ）は、第３の実施例の工程順断面
図である。
【図７】（ｄ）〜（ｆ）は、第３の実施例の図６に続く
工程断面図である。
【図８】（ｇ）〜（ｉ）は、第３の実施例の図７に続く
工程断面図である。
【図９】（ｊ）〜（ｌ）は、第３の実施例の図８に続く
工程断面図である。
【図１０】（ｍ）は、第３の実施例の図９に続く工程断
面図である。
【図１１】従来の工程順断面図である。
【符号の説明】
１０１ ゲート酸化膜 １０２ ゲート電極 １０３ シリコン窒化膜 １０４ 第２のｎ型不純物拡散領域 １０５ シリコン酸化膜 １０６ 第１のｎ型不純物拡散領域 １０７ チタンシリサイド膜 １０８ 第３の不純物拡散領域 １０９ 第４のｐ型不純物拡散領域 １１０ 第５の不純物拡散領域 ２０１、２００１ 半導体シリコン基板 ２０２、２００２ ゲート酸化膜 ２０３、２００３ 多結晶シリコン膜 ２０４ シリコン窒化膜 ２０５、２００４ ホトレジスト ２００５ 堆積膜 ２０６、２００６ ゲート電極側壁絶縁膜 ２０７、２００７ シリサイド膜 ３０１ 半導体基板 ３０２ ｐウェル ３０３ ｎウェル ３０４ フィールド酸化膜 ３０５ 閾値電圧制御不純物注入（ｎチャネル） ３０６ 短チャネル効果防止不純物注入（ｎチャネル） ３０７ 閾値電圧制御不純物注入（ｐチャネル） ３０８ 短チャネル効果防止不純物注入（ｐチャネル） ３０９ ゲート酸化膜 ３１０ 多結晶シリコン膜 ３１１ シリコン窒化膜 ３１２ シリコン窒化膜 ３１３ ホトレジスト ３１４ ドナー不純物（砒素イオン） ３１５ ホトレジスト ３１６ アクセプタ不純物（インジウムイオン） ３１７ ゲート電極側壁酸化膜 ３１８ ホトレジスト ３１９ ドナー不純物（燐イオン） ３２０ ホトレジスト ３２１ アクセプタ不純物（ボロンイオン） ３２２ 第１のｎ型不純物拡散領域 ３２３ 第２のｎ型不純物拡散領域 ３２４ 第１のｐ型不純物拡散領域 ３２５ 第２のｐ型不純物拡散領域 ３２６ チタン膜 ３２７ 窒化チタン膜 ３２８ チタンシリサイド膜 ３２９ ホトレジスト ３３０ ドナー不純物（砒素イオン） ３３１ ホトレジスト ３３２ アクセプタ不純物（ボロンイオン） ３３３ 第３のｎ型不純物拡散領域 ３３４ 第３のｐ型不純物拡散領域 ４０１ シリコン半導体基板 ４０２ フィールド酸化膜 ４０３ ゲート酸化膜 ４０４ 多結晶シリコン ４０５ 絶縁膜 ４０６ 酸化膜 ４０７ ソース、ドレイン領域 ４０８ チタン膜 ４０９ 窒化チタン膜 ４１０ チタンシリサイド膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 足立 浩一郎 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 森下 敏 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 シリコン半導体基板上にゲート酸化膜を
    介して形成される多結晶シリコンゲート電極と、ゲート
    電極側壁に形成された側壁絶縁膜と、前記ゲート電極両
    側の半導体基板に形成された不純物拡散領域からなるソ
    ース領域及びドレイン領域と、ゲート電極下の半導体基
    板表面にソース、ドレイン領域に挟まれたチャネル領域
    と、を少なくとも備えた半導体装置であって、 前記ソース、ドレイン領域は、少なくとも、 前記チャネル領域に接する第２の不純物拡散領域と、 チャネル領域にオフセットされた第１の不純物拡散領域
    と、 該第１の不純物拡散領域内部に形成される第３の不純物
    拡散領域と、からなり、 ゲート電極上、及び側壁絶縁膜の両側の半導体基板表面
    に形成された高融点金属シリサイド膜とを備え、 前記第１、第２、及び第３の不純物拡散領域の深さは、
    第１より第２、第３が浅く、 前記第１、第２、及び第３の不純物拡散領域の不純物濃
    度は、第３より第１、第２が低く形成されてなることを
    特徴とする半導体装置。
  2. 【請求項２】 前記ゲート電極下方の半導体基板内に、
    前記第１の不純物拡散領域に接するよう形成された第２
    導電型の第４の不純物拡散領域を備えてなることを特徴
    とする請求項１に記載の半導体装置。
  3. 【請求項３】 少なくとも、前記第４の不純物拡散領域
    の前記第１の不純物拡散領域と接する領域に形成された
    第２導電型の第５の不純物拡散領域を備えてなることを
    特徴とする請求項２に記載の半導体装置。
  4. 【請求項４】 前記第１の不純物拡散領域は、その濃度
    が１×１０17〜５×１０19／ｃｍ3であり、その接合深
    さが７０〜３００ｎｍの範囲であり、 前記第２の不純物拡散領域は、その濃度が５×１０18〜
    ５×１０19／ｃｍ3であり、その接合深さが５〜７０ｎ
    ｍであり、 前記第３の不純物拡散領域は、そのピーク濃度が５×１
    ０19／ｃｍ3以上であり、そのピーク濃度深さが５〜７
    ０ｎｍであることを特徴とする請求項１に記載の半導体
    装置。
  5. 【請求項５】 前記第４の不純物拡散領域は、そのピー
    ク濃度が第１の不純物拡散領域のピーク濃度より浅く、
    １×１０17〜５×１０18／ ｃｍ3の範囲であり、そのピ
    ーク濃度深さは、第１の深さ拡散領域のピーク濃度の位
    置から第１の不純物拡散領域の接合深さの位置の範囲で
    あることを特徴とする請求項２に記載の半導体装置。
  6. 【請求項６】 前記第５の不純物拡散領域のピーク濃度
    は、第１の不純物拡散領域のピーク濃度より薄く、１×
    １０17〜５×１０18／ｃｍ3の範囲であって、そのピー
    ク濃度位置は、第１の不純物拡散領域のゲート電極側側
    面に位置する接合領域に存在することを特徴とする請求
    項３に記載の半導体装置。
  7. 【請求項７】 前記側壁絶縁膜の半導体基板主面に平行
    な方向の厚さは第１の不純物拡散領域の接合深さの０．
    ７〜１．５倍であることを特徴とする請求項１に記載の
    半導体装置。
  8. 【請求項８】 請求項１に記載の半導体装置を製造する
    方法において、 シリコン半導体基板上に形成した多結晶シリコンゲート
    電極をマスクとして用いて半導体基板にソース、ドレイ
    ン領域をなす不純物をイオン注入する半導体装置の製造
    方法であって、 ａ）半導体基板上にゲート電極を形成する工程と、 ｂ）半導体基板にイオン注入法により第２の不純物拡散
    領域を形成するための不純物を導入する工程と、 ｃ）半導体基板のゲート電極側壁に側壁絶縁膜を形成す
    る工程と、 ｄ）半導体基板にイオン注入法により第１の不純物拡散
    領域を形成するための不純物を導入する工程と、 ｅ）ゲート電極上及び側壁絶縁膜の両側を半導体基板表
    面上に高融点金属シリサイド膜を形成する工程と、 ｆ）半導体基板にイオン注入法により第３の不純物拡散
    領域を形成するための不純物を導入する工程と、からな
    ることを特徴とする請求項１に記載の半導体装置の製造
    方法。
  9. 【請求項９】 請求項３に記載の半導体装置を製造する
    方法であって、 ゲート電極側壁に側壁絶縁膜を形成した後、半導体基板
    に斜めイオン注入することにより、第５の不純物拡散領
    域を形成することを特徴とする半導体装置の製造方法。
  10. 【請求項１０】 工程ｂ）の前に、半導体基板表面に自
    然酸化膜を形成させることなく、シリコン窒化膜を形成
    することを特徴とする請求項８に記載の半導体装置の製
    造方法。
  11. 【請求項１１】 工程ｅ）の前に、熱処理が行われ、そ
    れによって半導体基板内に含まれる不純物イオンが活性
    化され、不純物拡散層が形成されることを特徴とする請
    求項８に記載の半導体装置の製造方法。
  12. 【請求項１２】 工程ｅ）に用いられる高融点金属シリ
    サイド膜がチタンシリサイド膜であって、 ｄ）半導体基板に第１の不純物拡散領域を形成するため
    の不純物を導入する工程と、 ｅ’）ゲート電極上に側壁絶縁膜の両側の半導体基板表
    面上に高融点金属シリサイド膜を形成するに際して、
    （１）側壁絶縁膜をマスクとしてシリコン半導体基板及
    びゲート電極の表面を露出し、（２）半導体基板上全面
    にチタン膜を堆積し、（３）窒素またはアンモニア雰囲
    気中で急速熱処理を行ってシリコン半導体表面と前記チ
    タン膜とを反応させて化学量論的に準安定なチタンシリ
    サイド膜を形成し、 ｆ）工程ｅ’）（３）のシリサイド反応時にシリサイド
    膜上に形成される窒化チタン膜を介して、半導体基板上
    にイオン注入法により第３の不純物拡散領域を形成する
    ための不純物を導入する工程と、 ｇ）未反応のチタン膜及び窒化チタン膜を除去する工程
    と、 ｈ）熱処理を行って前記チタンシリサイド膜を安定なＴ
    ｉＳｉ2 Ｃ５４結晶構造に変化させる工程と、 からなることを特徴とする請求項８〜１１のいずれかに
    記載の半導体装置の製造方法。
  13. 【請求項１３】 工程ａ）の多結晶シリコンゲート電極
    を形成する工程は、 （１）シリコン半導体基板上にゲート酸化膜を形成する
    工程と、 （２）該ゲート酸化膜上に多結晶シリコン膜を堆積する
    工程と、 （３）該多結晶シリコン膜上にシリコン窒化膜を堆積す
    る工程と、 （４）この多結晶シリコン膜び及びシリコン窒化膜をパ
    ターニングする工程とからなることを特徴とする請求項
    ８に記載半導体装置の製造方法。
  14. 【請求項１４】 工程ａ）の多結晶シリコンゲート電極
    を形成する工程において、 前記工程ａ）（１）と工程ａ）（２）との間、及び工程
    ａ）（２）と工程ａ）（３）との間は、実質的に大気解
    放されることなく酸素不存在下でシリコン半導体基板が
    搬送されることを特徴とする請求項１３に記載の半導体
    装置の製造方法。
  15. 【請求項１５】 工程ａ）の多結晶シリコンゲート電極
    を形成する工程において、 前記工程ａ）（４）の多結晶シリコン膜及びシリコン窒
    化膜のパターニングは、シリコン窒化膜上に形成したホ
    トレジストパターンをマスクとしてシリコン窒化膜をエ
    ッチングし、ホトレジストを除去した後、エッチングに
    よりパターニングされたシリコン窒化膜をマスクとして
    多結晶シリコンをエッチングしてなることを特徴とする
    請求項１３、又は請求項１４に記載の半導体装置の製造
    方法。
  16. 【請求項１６】 前記シリコン窒化膜の膜厚が１０〜３
    ０ｎｍであり、前記多結晶シリコン膜の膜厚が５０〜１
    ５０ｎｍであることを特徴とする請求項１５に記載の半
    導体装置の製造方法。
  17. 【請求項１７】 シリコン半導体基板表面層にｐ型及び
    ｎ型ウェルを形成し、この上に、それぞれ、ゲート酸化
    膜及び多結晶シリコンゲート電極をマスクとして用いて
    ｐ型及びｎ型ウェルにソース、ドレイン領域をなす不純
    物をイオン注入するＣＭＯＳ半導体装置の製造方法であ
    って、 ａ’’）半導体基板表面層のｐ型及びｎ型ウェルにゲー
    ト電極を形成する工程と、 ｂ’’）半導体基板表面層のｐ型ウェルにｎ型の、ｎ型
    ウェルにｐ型の、第２の不純物拡散領域を形成するため
    の不純物を導入する工程と、 ｃ’’）半導体基板表面層のｐ型及びｎ型ウェル上のゲ
    ート電極側壁に、側壁絶縁膜を形成する工程と、 ｄ’’）半導体基板表面層のｐ型ウェルにｎ型の、ｎ型
    ウェルにｐ型の、第１の不純物拡散領域を形成するため
    の不純物を導入する工程と、 ｅ）ゲート電極上及び側壁絶縁膜の両側の半導体基板表
    面上に高融点金属シリサイド膜を形成する工程と、 ｆ’’）半導体基板表面層のｐ型ウェルにｎ型の、ｎ型
    ウェルにｐ型の、第３の不純物拡散領域を形成するため
    の不純物を導入する工程と、からなることを特徴とする
    請求項８に記載の半導体装置の製造方法。
  18. 【請求項１８】 前記工程ｄ’’）は、 （１）半導体基板のｐ型ウェルにｎ型の第１の不純物拡
    散領域を形成するための不純物を導入する工程と、 （２）ｐ型ウェルに導入されたｎ型の第１及び第２の不
    純物、及びｎ型ウェルに導入されたｐ型の第２の不純物
    を活性化する熱処理を行う工程と、 （３）半導体基板のｎ型ウェルにｐ型の第１の不純物拡
    散領域を形成するための不純物を導入する工程と、から
    なることを特徴とする請求項１７に記載の半導体装置の
    製造方法。
  19. 【請求項１９】 前記工程ｄ’’）（３）の後に、ｎ型
    ウェルに導入されたｐ型の第１の不純物を活性化する熱
    処理を行うことを特徴とする請求項１８に記載の半導体
    装置の製造方法。
  20. 【請求項２０】 前記工程ｆ’’）の後に、ｐ型ウェル
    に導入されたｎ型の第３の不純物、及びｎ型ウェルに導
    入されたｐ型の第３の不純物を活性化する熱処理を行う
    ことを特徴とする請求項１８又は請求項１９に記載の半
    導体装置の製造方法。
  21. 【請求項２１】 請求項１４に記載の半導体装置を製造
    する装置であって、 シリコン半導体基板上にゲート酸化膜を形成する装置
    と、 ゲート酸化膜上に多結晶シリコン膜を堆積する装置と、 多結晶シリコン膜上にシリコン窒化膜を堆積する装置と
    は、露点が−１００℃以下に保たれた窒素パージ室で互
    いに接続されて、実質的に大気解放されることなく、酸
    素不存在下でシリコン半導体基板が搬送されることを特
    徴とする半導体製造装置。
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