JP2002026313A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 ０.１５μｍ世代以下のＭＩＳＦＥＴの高速
動作を実現することのできる技術を提供する。 【解決手段】 ゲート電極１０ｎおよびサイドウォール
スペーサ１５をマスクとして、基板１の法線方向からｎ
型不純物をイオン注入し、ソース、ドレイン拡散領域１
１ｂを形成した後、基板１の法線方向に対して所定の角
度を有する斜め打ち込みでｎ型不純物をイオン注入し、
基板１の表面から深さ２０〜４０ｎｍ程度の位置にソー
ス、ドレイン拡張領域１１ａよりも相対的に不純物濃度
の高いｎ型半導体領域１６を形成する。
動作を実現することのできる技術を提供する。 【解決手段】 ゲート電極１０ｎおよびサイドウォール
スペーサ１５をマスクとして、基板１の法線方向からｎ
型不純物をイオン注入し、ソース、ドレイン拡散領域１
１ｂを形成した後、基板１の法線方向に対して所定の角
度を有する斜め打ち込みでｎ型不純物をイオン注入し、
基板１の表面から深さ２０〜４０ｎｍ程度の位置にソー
ス、ドレイン拡張領域１１ａよりも相対的に不純物濃度
の高いｎ型半導体領域１６を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ゲート長が０.１
５μｍ以下の世代の高速動作が要求されるＭＩＳＦＥＴ
（Metal InsulatorSemiconductor Field Effect Transi
stor）を有する半導体集積回路装置に適用して有効な技
術に関する。
置およびその製造技術に関し、特に、ゲート長が０.１
５μｍ以下の世代の高速動作が要求されるＭＩＳＦＥＴ
（Metal InsulatorSemiconductor Field Effect Transi
stor）を有する半導体集積回路装置に適用して有効な技
術に関する。
【０００２】
【従来の技術】ＭＩＳＦＥＴのソース、ドレイン上およ
びゲート電極上に高融点金属シリサイド層、たとえばコ
バルトシリサイド（ＣｏＳｉ2）またはチタンシリサイ
ド（ＴｉＳｉ2）を形成する、所謂サリサイド（ＳＡＬ
ＩＣＩＤＥ：self-aligned silicide）技術では、シリ
サイド層と接する半導体の表面の不純物濃度を１×１０
20ｃｍ-3以上に設定することで、コンタクト抵抗の増大
を防いでいる。
びゲート電極上に高融点金属シリサイド層、たとえばコ
バルトシリサイド（ＣｏＳｉ2）またはチタンシリサイ
ド（ＴｉＳｉ2）を形成する、所謂サリサイド（ＳＡＬ
ＩＣＩＤＥ：self-aligned silicide）技術では、シリ
サイド層と接する半導体の表面の不純物濃度を１×１０
20ｃｍ-3以上に設定することで、コンタクト抵抗の増大
を防いでいる。
【０００３】金属と半導体とのコンタクト抵抗に及ぼす
半導体中の不純物濃度の影響を図２９に示す。図２９
（ａ）はｎ型導電性の半導体とのコンタクト抵抗、同図
（ｂ）はｐ型導電性の半導体とのコンタクト抵抗を示
す。金属と半導体とのコンタクト抵抗は式（１）を用い
て算出した。
半導体中の不純物濃度の影響を図２９に示す。図２９
（ａ）はｎ型導電性の半導体とのコンタクト抵抗、同図
（ｂ）はｐ型導電性の半導体とのコンタクト抵抗を示
す。金属と半導体とのコンタクト抵抗は式（１）を用い
て算出した。
【０００４】 式（１） Ｅｘｐ（ＡΦ／ＳＱＲＴ（Ｎ）） ここで、Φは金属と半導体との仕事関数差、Ｎは半導体
中の不純物濃度、Ａは比例定数である。図から半導体中
の不純物濃度が１×１０20ｃｍ-3を下回るとコンタクト
抵抗が急激に増加することがわかる。
中の不純物濃度、Ａは比例定数である。図から半導体中
の不純物濃度が１×１０20ｃｍ-3を下回るとコンタクト
抵抗が急激に増加することがわかる。
【０００５】以下は、本発明者によって検討されたソー
ス、ドレイン上のシリサイド層形成技術であり、その概
要は次のとおりである。
ス、ドレイン上のシリサイド層形成技術であり、その概
要は次のとおりである。
【０００６】まず、ゲート電極の外からのイオン打ち込
みで相対的に低濃度の不純物を基板に注入して、ゲート
電極の両側の基板にソース、ドレインの一部を構成する
拡張半導体領域（以下、ソース、ドレイン拡張領域と称
す）を形成する。次に、ゲート電極の側壁にサイドウォ
ールスペーサを設けた後、このサイドウォールスペーサ
の外からのイオン打ち込みで相対的に高濃度の不純物を
基板に注入して、ゲート電極の両側の基板にソース、ド
レインの他の一部を構成し、１×１０20ｃｍ-3以上の表
面濃度を有する拡散半導体領域（以下、ソース、ドレイ
ン拡散領域と称す）を形成する。この後、上記ソース、
ドレイン拡散領域の表面にシリサイド層を自己整合法に
よって形成する。
みで相対的に低濃度の不純物を基板に注入して、ゲート
電極の両側の基板にソース、ドレインの一部を構成する
拡張半導体領域（以下、ソース、ドレイン拡張領域と称
す）を形成する。次に、ゲート電極の側壁にサイドウォ
ールスペーサを設けた後、このサイドウォールスペーサ
の外からのイオン打ち込みで相対的に高濃度の不純物を
基板に注入して、ゲート電極の両側の基板にソース、ド
レインの他の一部を構成し、１×１０20ｃｍ-3以上の表
面濃度を有する拡散半導体領域（以下、ソース、ドレイ
ン拡散領域と称す）を形成する。この後、上記ソース、
ドレイン拡散領域の表面にシリサイド層を自己整合法に
よって形成する。
【０００７】たとえば、ゲート長が０.２μｍ以上の世
代では、ソース、ドレイン拡散領域の接合深さは０.２
μｍ程度、横方向の広がりは０.１μｍ程度である。一
方、シリサイド層の厚さは、ＣｏＳｉ2膜で０.０４μｍ
程度、ＴｉＳｉ2膜で０.０７μｍ程度であり、ソース、
ドレイン拡散領域の横方向の広がりよりも薄く設けられ
る。
代では、ソース、ドレイン拡散領域の接合深さは０.２
μｍ程度、横方向の広がりは０.１μｍ程度である。一
方、シリサイド層の厚さは、ＣｏＳｉ2膜で０.０４μｍ
程度、ＴｉＳｉ2膜で０.０７μｍ程度であり、ソース、
ドレイン拡散領域の横方向の広がりよりも薄く設けられ
る。
【０００８】
【発明が解決しようとする課題】しかしながら、ゲート
長が０.１５μｍ以下の世代では、ソース、ドレイン拡
散領域の接合深さは０.１μｍ以下、横方向の広がりは
０.０５μｍ以下となる。このため、横方向の広がりが
シリサイド層の厚さとほぼ同程度となり、シリサイド層
がソース、ドレイン拡張領域と接触するという問題が生
ずることが、本発明者によって明らかとなった。
長が０.１５μｍ以下の世代では、ソース、ドレイン拡
散領域の接合深さは０.１μｍ以下、横方向の広がりは
０.０５μｍ以下となる。このため、横方向の広がりが
シリサイド層の厚さとほぼ同程度となり、シリサイド層
がソース、ドレイン拡張領域と接触するという問題が生
ずることが、本発明者によって明らかとなった。
【０００９】ホットキャリア発生率を低減するため、ソ
ース、ドレイン拡張領域の不純物濃度は相対的に低く設
定されていることから、シリサイド層がソース、ドレイ
ン拡張領域と接触するとコンタクト抵抗が増加してＭＩ
ＳＦＥＴのＯＮ電流が低下する。特に、サイドウォール
スペーサを酸化シリコン膜で構成した場合は、基板に施
されるフッ酸（ＨＦ）液による洗浄工程でサイドウォー
ルスペーサがエッチングされてシリサイド層がソース、
ドレイン拡張領域に接触しやすくなり、ＭＩＳＦＥＴの
ＯＮ電流を著しく低下させる。
ース、ドレイン拡張領域の不純物濃度は相対的に低く設
定されていることから、シリサイド層がソース、ドレイ
ン拡張領域と接触するとコンタクト抵抗が増加してＭＩ
ＳＦＥＴのＯＮ電流が低下する。特に、サイドウォール
スペーサを酸化シリコン膜で構成した場合は、基板に施
されるフッ酸（ＨＦ）液による洗浄工程でサイドウォー
ルスペーサがエッチングされてシリサイド層がソース、
ドレイン拡張領域に接触しやすくなり、ＭＩＳＦＥＴの
ＯＮ電流を著しく低下させる。
【００１０】また、ゲート電極の側壁にサイドウォール
スペーサを形成した後に、シリコン（Ｓｉ）層またはゲ
ルマニウム（Ｇｅ）を含んだＳｉ層を基板上に選択的に
成長させる、所謂積み上げソース、ドレイン構造ＭＩＳ
ＦＥＴにおいては、サイドウォールスペーサの端部（以
下、スペーサ端部と称す）にファセット（facet）が生
じるため、スペーサ端部でのＳｉ層の厚さが減少する。
さらに、積み上げソース、ドレイン構造ＭＩＳＦＥＴで
は、シート抵抗低減のため、シリサイド層の厚さが通常
のソース、ドレイン構造ＭＩＳＦＥＴのシリサイド層の
厚さよりも相対的に厚く形成されるので、スペーサ端部
における横方向のエンクローチメント量が大きくなる。
このため、シリサイド層がソース、ドレイン拡張領域に
接触するという問題が生じやすくなる。
スペーサを形成した後に、シリコン（Ｓｉ）層またはゲ
ルマニウム（Ｇｅ）を含んだＳｉ層を基板上に選択的に
成長させる、所謂積み上げソース、ドレイン構造ＭＩＳ
ＦＥＴにおいては、サイドウォールスペーサの端部（以
下、スペーサ端部と称す）にファセット（facet）が生
じるため、スペーサ端部でのＳｉ層の厚さが減少する。
さらに、積み上げソース、ドレイン構造ＭＩＳＦＥＴで
は、シート抵抗低減のため、シリサイド層の厚さが通常
のソース、ドレイン構造ＭＩＳＦＥＴのシリサイド層の
厚さよりも相対的に厚く形成されるので、スペーサ端部
における横方向のエンクローチメント量が大きくなる。
このため、シリサイド層がソース、ドレイン拡張領域に
接触するという問題が生じやすくなる。
【００１１】本発明の目的は、０.１５μｍ世代以下の
ＭＩＳＦＥＴの高速動作を実現することのできる技術を
提供することにある。
ＭＩＳＦＥＴの高速動作を実現することのできる技術を
提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。 （１）本発明の半導体集積回路装置は、ゲート電極をマ
スクとして基板にｎ型不純物を導入して形成されたソー
ス、ドレイン拡張領域と、ゲート電極およびゲート電極
の側壁に設けられたサイドウォールスペーサをマスクと
して基板にｎ型不純物を導入して形成されたソース、ド
レイン拡散領域と、ソース、ドレイン拡散領域の表面に
コバルトシリサイド層とを備えたＭＩＳＦＥＴを有して
おり、ソース、ドレイン拡張領域の接合深さはソース、
ドレイン拡散領域の接合深さよりも浅く、ソース、ドレ
イン拡張領域とソース、ドレイン拡散領域との間に、ゲ
ート電極およびサイドウォールスペーサをマスクとして
基板にｎ型不純物を導入して形成されたｎ型半導体領域
が存在し、コバルトシリサイド層の端部の一部または全
てがｎ型半導体領域に接し、ｎ型半導体領域の不純物濃
度がソース、ドレイン拡張領域の不純物濃度よりも相対
的に高いものである。 （２）本発明の半導体集積回路装置の製造方法は、基板
上にシリコン膜で構成されるゲート電極を形成する工程
と、ゲート電極をマスクとして基板に第１のｎ型不純物
をイオン注入し、ソース、ドレイン拡張領域を形成する
工程と、ゲート電極の側壁にサイドウォールスペーサを
形成する工程と、ゲート電極とサイドウォールスペーサ
とをマスクとして基板に第２のｎ型不純物をイオン注入
し、ソース、ドレイン拡散領域を形成する工程と、基板
に洗浄処理を施す工程と、基板上にコバルト膜を堆積し
た後、熱処理によりソース、ドレイン拡散領域の表面に
コバルトシリサイド層を形成する工程とを有しており、
上記サイドウォールスペーサを形成する工程の後に、ゲ
ート電極とサイドウォールスペーサとをマスクとして、
基板の法線方向に対して所定の角度を有した斜め打ち込
みで基板に第３のｎ型不純物をイオン注入し、ｎ型半導
体領域を形成する工程を含むものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。 （１）本発明の半導体集積回路装置は、ゲート電極をマ
スクとして基板にｎ型不純物を導入して形成されたソー
ス、ドレイン拡張領域と、ゲート電極およびゲート電極
の側壁に設けられたサイドウォールスペーサをマスクと
して基板にｎ型不純物を導入して形成されたソース、ド
レイン拡散領域と、ソース、ドレイン拡散領域の表面に
コバルトシリサイド層とを備えたＭＩＳＦＥＴを有して
おり、ソース、ドレイン拡張領域の接合深さはソース、
ドレイン拡散領域の接合深さよりも浅く、ソース、ドレ
イン拡張領域とソース、ドレイン拡散領域との間に、ゲ
ート電極およびサイドウォールスペーサをマスクとして
基板にｎ型不純物を導入して形成されたｎ型半導体領域
が存在し、コバルトシリサイド層の端部の一部または全
てがｎ型半導体領域に接し、ｎ型半導体領域の不純物濃
度がソース、ドレイン拡張領域の不純物濃度よりも相対
的に高いものである。 （２）本発明の半導体集積回路装置の製造方法は、基板
上にシリコン膜で構成されるゲート電極を形成する工程
と、ゲート電極をマスクとして基板に第１のｎ型不純物
をイオン注入し、ソース、ドレイン拡張領域を形成する
工程と、ゲート電極の側壁にサイドウォールスペーサを
形成する工程と、ゲート電極とサイドウォールスペーサ
とをマスクとして基板に第２のｎ型不純物をイオン注入
し、ソース、ドレイン拡散領域を形成する工程と、基板
に洗浄処理を施す工程と、基板上にコバルト膜を堆積し
た後、熱処理によりソース、ドレイン拡散領域の表面に
コバルトシリサイド層を形成する工程とを有しており、
上記サイドウォールスペーサを形成する工程の後に、ゲ
ート電極とサイドウォールスペーサとをマスクとして、
基板の法線方向に対して所定の角度を有した斜め打ち込
みで基板に第３のｎ型不純物をイオン注入し、ｎ型半導
体領域を形成する工程を含むものである。
【００１４】上記した手段によれば、ＭＩＳＦＥＴのソ
ース、ドレイン拡張領域とソース、ドレイン拡散領域と
の間にｎ型半導体領域を設け、基板の表面に設けられた
シリサイド層の端部の一部または全てをｎ型半導体領域
で囲み、シリサイド層と接する部分のｎ型半導体領域の
不純物濃度を相対的に高く、たとえば、１×１０20ｃｍ
-3程度とする。これにより、シリサイド層のコンタクト
抵抗は相対的に小さくなるので、電流がシリサイド層か
らソース、ドレイン拡張領域に流れる際の電圧降下が低
減される。
ース、ドレイン拡張領域とソース、ドレイン拡散領域と
の間にｎ型半導体領域を設け、基板の表面に設けられた
シリサイド層の端部の一部または全てをｎ型半導体領域
で囲み、シリサイド層と接する部分のｎ型半導体領域の
不純物濃度を相対的に高く、たとえば、１×１０20ｃｍ
-3程度とする。これにより、シリサイド層のコンタクト
抵抗は相対的に小さくなるので、電流がシリサイド層か
らソース、ドレイン拡張領域に流れる際の電圧降下が低
減される。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１６】（実施の形態１）本発明の一実施の形態で
あるＣＭＯＳ（Complementary Metal Oxide Semiconduc
tor）デバイスを図１〜図１３を用いて説明する。図
中、Ｑｎはｎチャネル型ＭＩＳＦＥＴ、Ｑｐはｐチャネ
ル型ＭＩＳＦＥＴである。
あるＣＭＯＳ（Complementary Metal Oxide Semiconduc
tor）デバイスを図１〜図１３を用いて説明する。図
中、Ｑｎはｎチャネル型ＭＩＳＦＥＴ、Ｑｐはｐチャネ
ル型ＭＩＳＦＥＴである。
【００１７】まず、図１に示すように、たとえばｐ型の
単結晶シリコンからなる基板１を用意する。次に、この
基板１を熱酸化してその表面に膜厚０.０１μｍ程度の
薄い酸化シリコン膜２を形成し、次いでその上層にＣＶ
Ｄ（Chemical Vapor Deposition）法で膜厚０.１μｍ程
度の窒化シリコン膜３を堆積した後、レジストパターン
をマスクとして窒化シリコン膜３、酸化シリコン膜２お
よび基板１を順次ドライエッチングすることにより、素
子分離領域の基板１に深さ０.３５μｍ程度の素子分離
溝４ａを形成する。
単結晶シリコンからなる基板１を用意する。次に、この
基板１を熱酸化してその表面に膜厚０.０１μｍ程度の
薄い酸化シリコン膜２を形成し、次いでその上層にＣＶ
Ｄ（Chemical Vapor Deposition）法で膜厚０.１μｍ程
度の窒化シリコン膜３を堆積した後、レジストパターン
をマスクとして窒化シリコン膜３、酸化シリコン膜２お
よび基板１を順次ドライエッチングすることにより、素
子分離領域の基板１に深さ０.３５μｍ程度の素子分離
溝４ａを形成する。
【００１８】次に、熱リン酸を用いたウェットエッチン
グで窒化シリコン膜３を除去した後、図２に示すよう
に、基板１上にＣＶＤ法で堆積した酸化シリコン膜４ｂ
をエッチバック、またはＣＭＰ（Chemical Mechanical
Polishing）法で研磨して、素子分離溝４ａの内部に酸
化シリコン膜４ｂを残すことにより素子分離領域を形成
する。続いて、基板１を約１０００℃でアニールするこ
とにより、素子分離溝４ａに埋め込んだ酸化シリコン膜
４ｂをデンシファイ（焼き締め）する。
グで窒化シリコン膜３を除去した後、図２に示すよう
に、基板１上にＣＶＤ法で堆積した酸化シリコン膜４ｂ
をエッチバック、またはＣＭＰ（Chemical Mechanical
Polishing）法で研磨して、素子分離溝４ａの内部に酸
化シリコン膜４ｂを残すことにより素子分離領域を形成
する。続いて、基板１を約１０００℃でアニールするこ
とにより、素子分離溝４ａに埋め込んだ酸化シリコン膜
４ｂをデンシファイ（焼き締め）する。
【００１９】次に、基板１のｎチャネル型ＭＩＳＦＥＴ
Ｑｎの形成領域にｐ型ウェル５を形成するためのボロン
（Ｂ）をイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐ
の形成領域にｎ型ウェル６を形成するためのリン（Ｐ）
をイオン注入する。上記Ｂは、たとえば注入エネルギー
２００ｋｅＶ、ドーズ量２×１０13ｃｍ-2で注入し、上
記Ｐは、たとえば注入エネルギー５００ｋｅＶ、ドーズ
量３×１０13ｃｍ-2で注入する。
Ｑｎの形成領域にｐ型ウェル５を形成するためのボロン
（Ｂ）をイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐ
の形成領域にｎ型ウェル６を形成するためのリン（Ｐ）
をイオン注入する。上記Ｂは、たとえば注入エネルギー
２００ｋｅＶ、ドーズ量２×１０13ｃｍ-2で注入し、上
記Ｐは、たとえば注入エネルギー５００ｋｅＶ、ドーズ
量３×１０13ｃｍ-2で注入する。
【００２０】次に、図３に示すように、基板１を熱酸化
して、ｐ型ウェル５およびｎ型ウェル６のそれぞれの表
面にゲート絶縁膜７を４ｎｍ程度の厚さで形成した後、
２００ｎｍ程度の厚さのアモルファスシリコン膜８をＣ
ＶＤ法で基板上に堆積する。次いで、ｎチャネル型ＭＩ
ＳＦＥＴＱｎの形成領域のアモルファスシリコン膜８に
ｎ型不純物、たとえばＰをイオン注入し、ｐチャネル型
ＭＩＳＦＥＴＱｐの形成領域のアモルファスシリコン膜
８にｐ型不純物、たとえばＢをイオン注入する。上記Ｐ
は、たとえば注入エネルギ−１０ｋｅＶ、ドーズ量８×
１０15ｃｍ-2で注入し、上記Ｂは、たとえば注入エネル
ギ−５ｋｅＶ、ドーズ量４×１０15ｃｍ -2で注入する。
して、ｐ型ウェル５およびｎ型ウェル６のそれぞれの表
面にゲート絶縁膜７を４ｎｍ程度の厚さで形成した後、
２００ｎｍ程度の厚さのアモルファスシリコン膜８をＣ
ＶＤ法で基板上に堆積する。次いで、ｎチャネル型ＭＩ
ＳＦＥＴＱｎの形成領域のアモルファスシリコン膜８に
ｎ型不純物、たとえばＰをイオン注入し、ｐチャネル型
ＭＩＳＦＥＴＱｐの形成領域のアモルファスシリコン膜
８にｐ型不純物、たとえばＢをイオン注入する。上記Ｐ
は、たとえば注入エネルギ−１０ｋｅＶ、ドーズ量８×
１０15ｃｍ-2で注入し、上記Ｂは、たとえば注入エネル
ギ−５ｋｅＶ、ドーズ量４×１０15ｃｍ -2で注入する。
【００２１】この後、図４に示すように、アモルファス
シリコン膜８の上層に酸化シリコン膜９を５０ｎｍ程度
の厚さで形成する。次いで基板１に、たとえば９５０
℃、６０秒程度の熱処理を施して、アモルファスシリコ
ン膜８に導入したｎ型不純物およびｐ型不純物を活性化
させ、さらにｎチャネル型ＭＩＳＦＥＴＱｎの形成領域
のアモルファスシリコン膜８をｎ型多結晶シリコン膜８
ｎに、ｐチャネル型ＭＩＳＦＥＴＱｐの形成領域のアモ
ルファスシリコン膜８をｐ型多結晶シリコン膜８ｐに変
える。
シリコン膜８の上層に酸化シリコン膜９を５０ｎｍ程度
の厚さで形成する。次いで基板１に、たとえば９５０
℃、６０秒程度の熱処理を施して、アモルファスシリコ
ン膜８に導入したｎ型不純物およびｐ型不純物を活性化
させ、さらにｎチャネル型ＭＩＳＦＥＴＱｎの形成領域
のアモルファスシリコン膜８をｎ型多結晶シリコン膜８
ｎに、ｐチャネル型ＭＩＳＦＥＴＱｐの形成領域のアモ
ルファスシリコン膜８をｐ型多結晶シリコン膜８ｐに変
える。
【００２２】次に、図５に示すように、レジストパター
ンをマスクとして酸化シリコン膜９およびｎ型多結晶シ
リコン膜８ｎを順次エッチングし、ｎチャネル型ＭＩＳ
ＦＥＴＱｎの形成領域にｎ型多結晶シリコン膜８ｎで構
成されるゲート長０.１５μｍ以下のゲート電極１０ｎ
を形成する。同時に、レジストパターンをマスクとして
酸化シリコン膜９およびｐ型多結晶シリコン膜８ｐを順
次エッチングし、ｐチャネル型ＭＩＳＦＥＴＱｐの形成
領域にｐ型多結晶シリコン膜８ｐで構成されるゲート長
０.１５μｍ以下のゲート電極１０ｐを形成する。この
後、基板１に、たとえば８００℃のドライ酸化処理を施
す。
ンをマスクとして酸化シリコン膜９およびｎ型多結晶シ
リコン膜８ｎを順次エッチングし、ｎチャネル型ＭＩＳ
ＦＥＴＱｎの形成領域にｎ型多結晶シリコン膜８ｎで構
成されるゲート長０.１５μｍ以下のゲート電極１０ｎ
を形成する。同時に、レジストパターンをマスクとして
酸化シリコン膜９およびｐ型多結晶シリコン膜８ｐを順
次エッチングし、ｐチャネル型ＭＩＳＦＥＴＱｐの形成
領域にｐ型多結晶シリコン膜８ｐで構成されるゲート長
０.１５μｍ以下のゲート電極１０ｐを形成する。この
後、基板１に、たとえば８００℃のドライ酸化処理を施
す。
【００２３】次に、図６に示すように、ｎ型ウェル６を
レジスト膜で覆った後、ｎチャネル型ＭＩＳＦＥＴＱｎ
のゲート電極１０ｎに対して自己整合でｐ型ウェル５に
ｎ型不純物、たとえばヒ素（Ａｓ）をイオン注入し、ｎ
チャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン拡張領
域１１ａを形成する。続いてｐ型不純物、たとえばＢま
たはインジウム（Ｉｎ）をイオン注入し、パンチスルー
ストッパとして機能するポケット層１２を上記ソース、
ドレイン拡張領域１１ａの下部に接して形成する。ポケ
ット層１２もゲート電極１０ｎに対して自己整合で形成
される。上記Ａｓは、たとえば注入エネルギ−５ｋｅ
Ｖ、ドーズ量１×１０15ｃｍ-2で注入し、上記Ｂは、た
とえば注入エネルギー２０ｋｅＶ、ドーズ量４×13ｃｍ
-2で注入する。
レジスト膜で覆った後、ｎチャネル型ＭＩＳＦＥＴＱｎ
のゲート電極１０ｎに対して自己整合でｐ型ウェル５に
ｎ型不純物、たとえばヒ素（Ａｓ）をイオン注入し、ｎ
チャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン拡張領
域１１ａを形成する。続いてｐ型不純物、たとえばＢま
たはインジウム（Ｉｎ）をイオン注入し、パンチスルー
ストッパとして機能するポケット層１２を上記ソース、
ドレイン拡張領域１１ａの下部に接して形成する。ポケ
ット層１２もゲート電極１０ｎに対して自己整合で形成
される。上記Ａｓは、たとえば注入エネルギ−５ｋｅ
Ｖ、ドーズ量１×１０15ｃｍ-2で注入し、上記Ｂは、た
とえば注入エネルギー２０ｋｅＶ、ドーズ量４×13ｃｍ
-2で注入する。
【００２４】同様に、図７に示すように、ｐ型ウェル５
をレジスト膜で覆った後、ｐチャネル型ＭＩＳＦＥＴＱ
ｐのゲート電極１０ｐに対して自己整合でｎ型ウェル６
にｐ型不純物、たとえばフッ化ボロン（ＢＦ2）をイオ
ン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ド
レイン拡張領域１３ａを形成する。続いてｎ型不純物、
たとえばＰまたはＡｓをイオン注入し、パンチスルース
トッパとして機能するポケット層１４を上記ソース、ド
レイン拡張領域１３ａの下部に接して形成する。ポケッ
ト層１２もゲート電極１０ｎに対して自己整合で形成さ
れる。上記ＢＦ 2は、たとえば注入エネルギー３ｋｅ
Ｖ、ドーズ量１×１０15ｃｍ-2で注入し、上記Ｐは、た
とえば注入エネルギー６０ｋｅＶ、ドーズ量４×１０13
ｃｍ-2で注入する。
をレジスト膜で覆った後、ｐチャネル型ＭＩＳＦＥＴＱ
ｐのゲート電極１０ｐに対して自己整合でｎ型ウェル６
にｐ型不純物、たとえばフッ化ボロン（ＢＦ2）をイオ
ン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ド
レイン拡張領域１３ａを形成する。続いてｎ型不純物、
たとえばＰまたはＡｓをイオン注入し、パンチスルース
トッパとして機能するポケット層１４を上記ソース、ド
レイン拡張領域１３ａの下部に接して形成する。ポケッ
ト層１２もゲート電極１０ｎに対して自己整合で形成さ
れる。上記ＢＦ 2は、たとえば注入エネルギー３ｋｅ
Ｖ、ドーズ量１×１０15ｃｍ-2で注入し、上記Ｐは、た
とえば注入エネルギー６０ｋｅＶ、ドーズ量４×１０13
ｃｍ-2で注入する。
【００２５】次に、図８に示すように、基板１上にＣＶ
Ｄ法で堆積した酸化シリコン膜をＲＩＥ（Reactive Ion
Etching）法で異方性エッチングして、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのゲート電極１０ｎおよびｐチャネル型
ＭＩＳＦＥＴＱｐのゲート電極１０ｐのそれぞれの側壁
にサイドウォールスペーサ１５を形成する。なお、スペ
ーサ長Ｌが０.０７μｍ以下となるように、上記サイド
ウォールスペーサ１５は加工される。
Ｄ法で堆積した酸化シリコン膜をＲＩＥ（Reactive Ion
Etching）法で異方性エッチングして、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのゲート電極１０ｎおよびｐチャネル型
ＭＩＳＦＥＴＱｐのゲート電極１０ｐのそれぞれの側壁
にサイドウォールスペーサ１５を形成する。なお、スペ
ーサ長Ｌが０.０７μｍ以下となるように、上記サイド
ウォールスペーサ１５は加工される。
【００２６】次に、図９に示すように、ｎ型ウェル６を
レジスト膜Ｒ1で覆った後、ｎチャネル型ＭＩＳＦＥＴ
Ｑｎのゲート電極１０ｎおよびサイドウォールスペーサ
１５に対して自己整合でｐ型ウェル５にｎ型不純物、た
とえばＡｓをイオン注入し、ｎチャネル型ＭＩＳＦＥＴ
Ｑｎのソース、ドレイン拡散領域１１ｂを形成する（図
９（ａ））。上記Ａｓは、たとえば注入エネルギ−４０
ｋｅＶ、ドーズ量２×１０15ｃｍ-2で注入する。
レジスト膜Ｒ1で覆った後、ｎチャネル型ＭＩＳＦＥＴ
Ｑｎのゲート電極１０ｎおよびサイドウォールスペーサ
１５に対して自己整合でｐ型ウェル５にｎ型不純物、た
とえばＡｓをイオン注入し、ｎチャネル型ＭＩＳＦＥＴ
Ｑｎのソース、ドレイン拡散領域１１ｂを形成する（図
９（ａ））。上記Ａｓは、たとえば注入エネルギ−４０
ｋｅＶ、ドーズ量２×１０15ｃｍ-2で注入する。
【００２７】続いてｎ型不純物、たとえばＡｓをイオン
注入し、基板１の表面から深さ２０〜４０ｎｍ程度の位
置にｎ型半導体領域１６を形成する（図９（ｂ））。上
記Ａｓは、基板１の法線方向に対して、たとえば約４５
度の角度を有する４方向からの斜め打ち込みで注入さ
れ、１方向からの注入条件は、たとえば注入エネルギー
２５ｋｅＶ、ドーズ量１×14ｃｍ-2である。ｎ型半導体
領域１６は、ゲート電極１０ｎおよびサイドウォールス
ペーサ１５に対して自己整合で形成される。
注入し、基板１の表面から深さ２０〜４０ｎｍ程度の位
置にｎ型半導体領域１６を形成する（図９（ｂ））。上
記Ａｓは、基板１の法線方向に対して、たとえば約４５
度の角度を有する４方向からの斜め打ち込みで注入さ
れ、１方向からの注入条件は、たとえば注入エネルギー
２５ｋｅＶ、ドーズ量１×14ｃｍ-2である。ｎ型半導体
領域１６は、ゲート電極１０ｎおよびサイドウォールス
ペーサ１５に対して自己整合で形成される。
【００２８】レジスト膜Ｒ1を除去した後、同様に、図
１０に示すように、ｐ型ウェル５をレジスト膜Ｒ2で覆
った後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１
０ｐおよびサイドウォールスペーサ１５に対して自己整
合でｎ型ウェル６にｐ型不純物、たとえばＢＦ2をイオ
ン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ド
レイン拡散領域１３ｂを形成する（図１０（ａ））。上
記ＢＦ2は、たとえば注入エネルギ−２５ｋｅＶ、ドー
ズ量２×１０15ｃｍ-2で注入する。
１０に示すように、ｐ型ウェル５をレジスト膜Ｒ2で覆
った後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１
０ｐおよびサイドウォールスペーサ１５に対して自己整
合でｎ型ウェル６にｐ型不純物、たとえばＢＦ2をイオ
ン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ド
レイン拡散領域１３ｂを形成する（図１０（ａ））。上
記ＢＦ2は、たとえば注入エネルギ−２５ｋｅＶ、ドー
ズ量２×１０15ｃｍ-2で注入する。
【００２９】続いてｐ型不純物、たとえばＢＦ2をイオ
ン注入し、基板１の表面からの深さ２０〜４０ｎｍ程度
の位置にｐ型半導体領域１７を形成する（図１０
（ｂ））。上記ＢＦ2は、基板１の法線方向に対して、
たとえば約４５度の角度を有する４方向からの斜め打ち
込みで注入され、１方向からの注入条件は、たとえば注
入エネルギー２５ｋｅＶ、ドーズ量１×１０14ｃｍ-2で
ある。ｎ型半導体領域１６は、ゲート電極１０ｎおよび
サイドウォールスペーサ１５に対して自己整合で形成さ
れる。
ン注入し、基板１の表面からの深さ２０〜４０ｎｍ程度
の位置にｐ型半導体領域１７を形成する（図１０
（ｂ））。上記ＢＦ2は、基板１の法線方向に対して、
たとえば約４５度の角度を有する４方向からの斜め打ち
込みで注入され、１方向からの注入条件は、たとえば注
入エネルギー２５ｋｅＶ、ドーズ量１×１０14ｃｍ-2で
ある。ｎ型半導体領域１６は、ゲート電極１０ｎおよび
サイドウォールスペーサ１５に対して自己整合で形成さ
れる。
【００３０】この後、レジスト膜Ｒ2を除去し、次いで
基板１に１０００℃、５秒程度の熱処理を施して、基板
１に注入したｎ型不純物およびｐ型不純物を活性化させ
る。
基板１に１０００℃、５秒程度の熱処理を施して、基板
１に注入したｎ型不純物およびｐ型不純物を活性化させ
る。
【００３１】次に、図１１に示すように、フッ酸（Ｈ
Ｆ）液で基板１を洗浄した後、厚さ１０〜２０ｎｍ程度
のＣｏ膜をスパッタリング法で基板１上に堆積する。本
発明には、Ｃｏ膜に変えてＴｉ膜等の高融点金属膜が含
まれる。次いで、５００〜６００℃程度の熱処理を基板
１に施してｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極
１０ｎの表面およびソース、ドレイン拡散領域１１ｂの
表面と、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１
０ｐの表面およびソース、ドレイン拡散領域１３ｂの表
面とに選択的に厚さ３０ｎｍ程度のシリサイド層１８を
形成する。この後、未反応のＣｏ膜を除去し、次いでシ
リサイド層１８の低抵抗化のため７００〜８００℃程度
の熱処理を基板１に施す。
Ｆ）液で基板１を洗浄した後、厚さ１０〜２０ｎｍ程度
のＣｏ膜をスパッタリング法で基板１上に堆積する。本
発明には、Ｃｏ膜に変えてＴｉ膜等の高融点金属膜が含
まれる。次いで、５００〜６００℃程度の熱処理を基板
１に施してｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極
１０ｎの表面およびソース、ドレイン拡散領域１１ｂの
表面と、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１
０ｐの表面およびソース、ドレイン拡散領域１３ｂの表
面とに選択的に厚さ３０ｎｍ程度のシリサイド層１８を
形成する。この後、未反応のＣｏ膜を除去し、次いでシ
リサイド層１８の低抵抗化のため７００〜８００℃程度
の熱処理を基板１に施す。
【００３２】なお、上記洗浄処理において、ｎチャネル
型ＭＩＳＦＥＴＱｎのゲート電極１０ｎ上およびｐチャ
ネル型ＭＩＳＦＥＴＱｐのゲート電極１０ｐ上の酸化シ
リコン膜９を全て除去せずに残してもよい。この場合、
ゲート電極１０ｎを構成するｎ型多結晶シリコン膜８ｎ
の表面およびゲート電極１０ｐを構成するｐ型多結晶シ
リコン膜８ｐの表面はシリサイド化されない。このた
め、ゲート電極１０ｎを金属膜とｎ型多結晶シリコン膜
との積層膜または金属シリサイド膜とｎ型多結晶シリコ
ン膜との積層膜とし、ゲート電極１０ｐを金属膜とｐ型
多結晶シリコン膜との積層膜または金属シリサイド膜と
ｐ型多結晶シリコン膜との積層膜として、ゲート電極１
０ｎ，１０ｐの低抵抗化を図ってもよい。
型ＭＩＳＦＥＴＱｎのゲート電極１０ｎ上およびｐチャ
ネル型ＭＩＳＦＥＴＱｐのゲート電極１０ｐ上の酸化シ
リコン膜９を全て除去せずに残してもよい。この場合、
ゲート電極１０ｎを構成するｎ型多結晶シリコン膜８ｎ
の表面およびゲート電極１０ｐを構成するｐ型多結晶シ
リコン膜８ｐの表面はシリサイド化されない。このた
め、ゲート電極１０ｎを金属膜とｎ型多結晶シリコン膜
との積層膜または金属シリサイド膜とｎ型多結晶シリコ
ン膜との積層膜とし、ゲート電極１０ｐを金属膜とｐ型
多結晶シリコン膜との積層膜または金属シリサイド膜と
ｐ型多結晶シリコン膜との積層膜として、ゲート電極１
０ｎ，１０ｐの低抵抗化を図ってもよい。
【００３３】次に、図１２に示すように、基板１上に層
間絶縁膜１９を形成した後、レジストパターンをマスク
として層間絶縁膜１９をエッチングし、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのソース、ドレイン拡散領域１１ｂの表
面に設けられたシリサイド層１８に達するコンタクトホ
ール２０ｎ、およびｐチャネル型ＭＩＳＦＥＴＱｐのソ
ース、ドレイン拡散領域１３ｂの表面に設けられたシリ
サイド層１８に達するコンタクトホール２０ｐを開孔す
る。なお、図示はしないが、同時にｎチャネル型ＭＩＳ
ＦＥＴＱｎのゲート電極１０ｎの表面に設けられたシリ
サイド層１８、およびｐチャネル型ＭＩＳＦＥＴＱｐの
ゲート電極１０ｐの表面に設けられたシリサイド層１８
に達するコンタクトホールが形成される。
間絶縁膜１９を形成した後、レジストパターンをマスク
として層間絶縁膜１９をエッチングし、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのソース、ドレイン拡散領域１１ｂの表
面に設けられたシリサイド層１８に達するコンタクトホ
ール２０ｎ、およびｐチャネル型ＭＩＳＦＥＴＱｐのソ
ース、ドレイン拡散領域１３ｂの表面に設けられたシリ
サイド層１８に達するコンタクトホール２０ｐを開孔す
る。なお、図示はしないが、同時にｎチャネル型ＭＩＳ
ＦＥＴＱｎのゲート電極１０ｎの表面に設けられたシリ
サイド層１８、およびｐチャネル型ＭＩＳＦＥＴＱｐの
ゲート電極１０ｐの表面に設けられたシリサイド層１８
に達するコンタクトホールが形成される。
【００３４】次いで、図１３に示すように、層間絶縁膜
１９の上層に金属膜、たとえばタングステン（Ｗ）膜を
堆積し、たとえばＣＭＰ法でこの金属膜の表面を平坦化
することによって上記コンタクトホール２０ｎ，２０ｐ
の内部に金属膜を埋め込みプラグ２１を形成する。その
後、層間絶縁膜１９の上層に堆積した金属膜をエッチン
グして配線層２２を形成することにより、ＣＭＯＳデバ
イスが略完成する。
１９の上層に金属膜、たとえばタングステン（Ｗ）膜を
堆積し、たとえばＣＭＰ法でこの金属膜の表面を平坦化
することによって上記コンタクトホール２０ｎ，２０ｐ
の内部に金属膜を埋め込みプラグ２１を形成する。その
後、層間絶縁膜１９の上層に堆積した金属膜をエッチン
グして配線層２２を形成することにより、ＣＭＯＳデバ
イスが略完成する。
【００３５】図１４に、ｎチャネル型ＭＩＳＦＥＴＱｎ
の拡大断面図を示し、図１５に、図１４のＡ−Ａ´線、
Ｂ−Ｂ´線およびＣ−Ｃ´線における基板１に導入され
たｎ型不純物およびｐ型不純物の各々の濃度プロファイ
ルの一例を示す。
の拡大断面図を示し、図１５に、図１４のＡ−Ａ´線、
Ｂ−Ｂ´線およびＣ−Ｃ´線における基板１に導入され
たｎ型不純物およびｐ型不純物の各々の濃度プロファイ
ルの一例を示す。
【００３６】サイドウォールスペーサ１５の下方の基板
１（Ａ−Ａ´線）には、ピーク濃度１×１０20ｃｍ-3程
度の濃度プロファイル（Ｎ−）を有するソース、ドレイ
ン拡張領域１１ａと、ソース、ドレイン拡張領域１１ａ
の下部に接するピーク濃度１×１０19ｃｍ-3程度の濃度
プロファイル（Ｐ）を有するポケット領域１２とが形成
されている（図１５（ａ））。
１（Ａ−Ａ´線）には、ピーク濃度１×１０20ｃｍ-3程
度の濃度プロファイル（Ｎ−）を有するソース、ドレイ
ン拡張領域１１ａと、ソース、ドレイン拡張領域１１ａ
の下部に接するピーク濃度１×１０19ｃｍ-3程度の濃度
プロファイル（Ｐ）を有するポケット領域１２とが形成
されている（図１５（ａ））。
【００３７】サイドウォールスペーサ１５の端部近傍の
基板１（Ｂ−Ｂ´線）には、ピーク濃度１×１０20ｃｍ
-3程度の濃度プロファイル（Ｎ−）を有するソース、ド
レイン拡張領域１１ａと、ソース、ドレイン拡張領域１
１ａの下部に接するピーク濃度１×１０19ｃｍ-3程度の
濃度プロファイル（Ｐ）を有するポケット領域１２と、
さらにシリサイド層１８の端部で１×１０20ｃｍ-3程度
の濃度を有しピーク濃度２×１０20ｃｍ-3程度の濃度プ
ロファイル（ＮＳ）を有するｎ型半導体領域１６とが形
成されている（図１５（ｂ））。
基板１（Ｂ−Ｂ´線）には、ピーク濃度１×１０20ｃｍ
-3程度の濃度プロファイル（Ｎ−）を有するソース、ド
レイン拡張領域１１ａと、ソース、ドレイン拡張領域１
１ａの下部に接するピーク濃度１×１０19ｃｍ-3程度の
濃度プロファイル（Ｐ）を有するポケット領域１２と、
さらにシリサイド層１８の端部で１×１０20ｃｍ-3程度
の濃度を有しピーク濃度２×１０20ｃｍ-3程度の濃度プ
ロファイル（ＮＳ）を有するｎ型半導体領域１６とが形
成されている（図１５（ｂ））。
【００３８】ゲート電極１０ｎおよびサイドウォールス
ペーサ１５が形成されない基板１（Ｃ−Ｃ´線）には、
ピーク濃度１×１０20ｃｍ-3程度の濃度プロファイル
（Ｎ−）を有するソース、ドレイン拡張領域１１ａと、
ソース、ドレイン拡張領域１１ａの下部に接するピーク
濃度１×１０19ｃｍ-3程度の濃度プロファイル（Ｐ）を
有するポケット領域１２と、シリサイド層１８の端部で
１×１０20ｃｍ-3程度の濃度を有しピーク濃度２×１０
20ｃｍ-3程度の濃度プロファイル（ＮＳ）を有するｎ型
半導体領域１６と、さらにｎ型半導体領域１６よりも深
くピーク濃度２×１０20ｃｍ-3以上の濃度プロファイル
（Ｎ＋）を有するソース、ドレイン拡散領域１１ｂが形
成されている（図１５（ｃ））。
ペーサ１５が形成されない基板１（Ｃ−Ｃ´線）には、
ピーク濃度１×１０20ｃｍ-3程度の濃度プロファイル
（Ｎ−）を有するソース、ドレイン拡張領域１１ａと、
ソース、ドレイン拡張領域１１ａの下部に接するピーク
濃度１×１０19ｃｍ-3程度の濃度プロファイル（Ｐ）を
有するポケット領域１２と、シリサイド層１８の端部で
１×１０20ｃｍ-3程度の濃度を有しピーク濃度２×１０
20ｃｍ-3程度の濃度プロファイル（ＮＳ）を有するｎ型
半導体領域１６と、さらにｎ型半導体領域１６よりも深
くピーク濃度２×１０20ｃｍ-3以上の濃度プロファイル
（Ｎ＋）を有するソース、ドレイン拡散領域１１ｂが形
成されている（図１５（ｃ））。
【００３９】図１６は、図１４のＡ−Ａ´線、Ｂ−Ｂ´
線およびＣ−Ｃ´線における基板１に導入されたｎ型不
純物およびｐ型不純物の各々の濃度プロファイルの他の
例を示す。
線およびＣ−Ｃ´線における基板１に導入されたｎ型不
純物およびｐ型不純物の各々の濃度プロファイルの他の
例を示す。
【００４０】サイドウォールスペーサ１５の下方の基板
１（Ａ−Ａ´線）には、ピーク濃度１×１０20ｃｍ-3程
度の濃度プロファイル（Ｎ−）を有するソース、ドレイ
ン拡張領域１１ａと、ソース、ドレイン拡張領域１１ａ
の下部に接するピーク濃度１×１０19ｃｍ-3程度の濃度
プロファイル（Ｐ）を有するポケット領域１２とが形成
されている（図１６（ａ））。
１（Ａ−Ａ´線）には、ピーク濃度１×１０20ｃｍ-3程
度の濃度プロファイル（Ｎ−）を有するソース、ドレイ
ン拡張領域１１ａと、ソース、ドレイン拡張領域１１ａ
の下部に接するピーク濃度１×１０19ｃｍ-3程度の濃度
プロファイル（Ｐ）を有するポケット領域１２とが形成
されている（図１６（ａ））。
【００４１】サイドウォールスペーサ１５の端部近傍の
基板１（Ｂ−Ｂ´線）には、ピーク濃度１×１０20ｃｍ
-3程度の濃度プロファイル（Ｎ−）を有するソース、ド
レイン拡張領域１１ａと、ソース、ドレイン拡張領域１
１ａの下部に接するピーク濃度１×１０19ｃｍ-3程度の
濃度プロファイル（Ｐ）を有するポケット領域１２と、
さらにシリサイド層１８の端部で１×１０20ｃｍ-3以上
の濃度を有しピーク濃度２×１０20ｃｍ-3以上の濃度プ
ロファイル（ＮＳ）を有するｎ型半導体領域１６とが形
成されている（図１６（ｂ））。
基板１（Ｂ−Ｂ´線）には、ピーク濃度１×１０20ｃｍ
-3程度の濃度プロファイル（Ｎ−）を有するソース、ド
レイン拡張領域１１ａと、ソース、ドレイン拡張領域１
１ａの下部に接するピーク濃度１×１０19ｃｍ-3程度の
濃度プロファイル（Ｐ）を有するポケット領域１２と、
さらにシリサイド層１８の端部で１×１０20ｃｍ-3以上
の濃度を有しピーク濃度２×１０20ｃｍ-3以上の濃度プ
ロファイル（ＮＳ）を有するｎ型半導体領域１６とが形
成されている（図１６（ｂ））。
【００４２】ゲート電極１０ｎおよびサイドウォールス
ペーサ１５が形成されない基板１（Ｃ−Ｃ´線）には、
ピーク濃度１×１０20ｃｍ-3程度の濃度プロファイル
（Ｎ−）を有するソース、ドレイン拡張領域１１ａと、
ソース、ドレイン拡張領域１１ａの下部に接するピーク
濃度１×１０19ｃｍ-3程度の濃度プロファイル（Ｐ）を
有するポケット領域１２と、シリサイド層１８の端部で
１×１０20ｃｍ-3以上の濃度を有しピーク濃度２×１０
20ｃｍ-3以上の濃度プロファイル（ＮＳ）を有するｎ型
半導体領域１６と、さらにｎ型半導体領域１６よりも深
くピーク濃度２×１０20ｃｍ-3程度の濃度プロファイル
（Ｎ＋）を有するソース、ドレイン拡散領域１１ｂが形
成されている（図１６（ｃ））。
ペーサ１５が形成されない基板１（Ｃ−Ｃ´線）には、
ピーク濃度１×１０20ｃｍ-3程度の濃度プロファイル
（Ｎ−）を有するソース、ドレイン拡張領域１１ａと、
ソース、ドレイン拡張領域１１ａの下部に接するピーク
濃度１×１０19ｃｍ-3程度の濃度プロファイル（Ｐ）を
有するポケット領域１２と、シリサイド層１８の端部で
１×１０20ｃｍ-3以上の濃度を有しピーク濃度２×１０
20ｃｍ-3以上の濃度プロファイル（ＮＳ）を有するｎ型
半導体領域１６と、さらにｎ型半導体領域１６よりも深
くピーク濃度２×１０20ｃｍ-3程度の濃度プロファイル
（Ｎ＋）を有するソース、ドレイン拡散領域１１ｂが形
成されている（図１６（ｃ））。
【００４３】前記図１５および図１６に示すように、ソ
ース、ドレイン拡散領域１１ｂのピーク濃度と、ｎ型半
導体領域１６のピーク濃度との大小関係は特に規定され
ない。
ース、ドレイン拡散領域１１ｂのピーク濃度と、ｎ型半
導体領域１６のピーク濃度との大小関係は特に規定され
ない。
【００４４】しかし、ソース、ドレイン拡張領域１１ａ
の接合深さ（ＸｊN-）はｎ型半導体領域１６の接合深さ
（ＸｊNS）よりも浅く、ｎ型半導体領域１６の接合深さ
（ＸｊNS）はソース、ドレイン拡散領域１１ｂの接合深
さ（ＸｊN+）よりも浅く設けられる。すなわち、下記式
（２）を満たす。
の接合深さ（ＸｊN-）はｎ型半導体領域１６の接合深さ
（ＸｊNS）よりも浅く、ｎ型半導体領域１６の接合深さ
（ＸｊNS）はソース、ドレイン拡散領域１１ｂの接合深
さ（ＸｊN+）よりも浅く設けられる。すなわち、下記式
（２）を満たす。
【００４５】 式（２） ＸｊN-＜ＸｊNS＜ＸｊN+ また、ｎ型半導体領域１６の不純物濃度（ＣNS）はソー
ス、ドレイン拡張領域１１ａの不純物濃度（ＣN-）より
も高く設定され、および／またはｎ型半導体領域１６の
不純物濃度（ＣNS）はソース、ドレイン拡散領域１１ｂ
の不純物濃度（ＣN+）以下に設定される。すなわち、下
記式（３）を満たす。
ス、ドレイン拡張領域１１ａの不純物濃度（ＣN-）より
も高く設定され、および／またはｎ型半導体領域１６の
不純物濃度（ＣNS）はソース、ドレイン拡散領域１１ｂ
の不純物濃度（ＣN+）以下に設定される。すなわち、下
記式（３）を満たす。
【００４６】 式（３） ＣN-＜ＣNS and/or ＣNS≦ＣN+ さらに、サイドウォールスペーサ１５の端部近傍の基板
１（Ｂ−Ｂ´線）に位置するシリサイド層１８の端部に
は、１×１０20ｃｍ-3程度またはそれ以上の濃度を有す
るｎ型半導体領域１６が形成され、このｎ型半導体領域
１６でシリサイド層１８の端部の一部または全てを囲
む。すなわち、チャネル領域からサイドウォールスペー
サ１５の端部に向かって、ソース、ドレイン拡張領域１
１ａ、ｎ型半導体領域１６、シリサイド層１８、ソー
ス、ドレイン拡散領域１１ｂが順に位置する。
１（Ｂ−Ｂ´線）に位置するシリサイド層１８の端部に
は、１×１０20ｃｍ-3程度またはそれ以上の濃度を有す
るｎ型半導体領域１６が形成され、このｎ型半導体領域
１６でシリサイド層１８の端部の一部または全てを囲
む。すなわち、チャネル領域からサイドウォールスペー
サ１５の端部に向かって、ソース、ドレイン拡張領域１
１ａ、ｎ型半導体領域１６、シリサイド層１８、ソー
ス、ドレイン拡散領域１１ｂが順に位置する。
【００４７】ゲート電極１０ｎおよびサイドウォールス
ペーサ１５が形成されない基板１（Ｃ−Ｃ´線）に位置
するシリサイド層１８の下部には、１×１０20ｃｍ-3程
度またはそれ以上の濃度を有するｎ型半導体領域１６ま
たはソース、ドレイン拡散領域１１ｂが形成される。
ペーサ１５が形成されない基板１（Ｃ−Ｃ´線）に位置
するシリサイド層１８の下部には、１×１０20ｃｍ-3程
度またはそれ以上の濃度を有するｎ型半導体領域１６ま
たはソース、ドレイン拡散領域１１ｂが形成される。
【００４８】なお、本実施の形態１では、ｎチャネル型
ＭＩＳＦＥＴＱｎのｎ型半導体領域１６を形成する際
に、基板１の法線方向に対して約４５度の角度でｎ型不
純物を４方向から注入したが、イオン注入の角度は約４
５度に限定されるものではなく、サイドウォールスペー
サ１５の端部近傍に位置するシリサイド層１８の端部の
一部または全てを囲ったｎ型半導体領域１６が形成でき
る角度でｎ型不純物を注入すればよい。なお、ｐチャネ
ル型ＭＩＳＦＥＴＱｐのｐ型半導体領域１７を形成する
際も同様に、イオン注入の角度は約４５度に限定される
ものではない。
ＭＩＳＦＥＴＱｎのｎ型半導体領域１６を形成する際
に、基板１の法線方向に対して約４５度の角度でｎ型不
純物を４方向から注入したが、イオン注入の角度は約４
５度に限定されるものではなく、サイドウォールスペー
サ１５の端部近傍に位置するシリサイド層１８の端部の
一部または全てを囲ったｎ型半導体領域１６が形成でき
る角度でｎ型不純物を注入すればよい。なお、ｐチャネ
ル型ＭＩＳＦＥＴＱｐのｐ型半導体領域１７を形成する
際も同様に、イオン注入の角度は約４５度に限定される
ものではない。
【００４９】このように、本実施の形態１によれば、ｎ
チャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン拡張領
域１１ａとソース、ドレイン拡散領域１１ｂとの間にｎ
型半導体領域１６を設け、基板１の表面に設けられたシ
リサイド層１８の端部の一部または全てをｎ型半導体領
域１６で囲み、シリサイド層１８と接する部分のｎ型半
導体領域１６の濃度を１×１０20ｃｍ-3程度とする。同
様に、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイ
ン拡張領域１３ａとソース、ドレイン拡散領域１３ｂと
の間にｐ型半導体領域１７を設け、基板１の表面に設け
られたシリサイド層１８の端部の一部または全てをｐ型
半導体領域１７で囲み、シリサイド層１８と接する部分
のｐ型半導体領域１７の濃度を１×１０20ｃｍ-3程度と
する。これにより、シリサイド層１８とｎ型半導体領域
１６とのコンタクト抵抗およびシリサイド層１８とｐ型
半導体領域１７とのコンタクト抵抗が相対的に小さくな
るので、電流がシリサイド層１８からソース、ドレイン
拡張領域１１ａ，１３ａに流れる際の電圧降下が低減で
きる。
チャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン拡張領
域１１ａとソース、ドレイン拡散領域１１ｂとの間にｎ
型半導体領域１６を設け、基板１の表面に設けられたシ
リサイド層１８の端部の一部または全てをｎ型半導体領
域１６で囲み、シリサイド層１８と接する部分のｎ型半
導体領域１６の濃度を１×１０20ｃｍ-3程度とする。同
様に、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイ
ン拡張領域１３ａとソース、ドレイン拡散領域１３ｂと
の間にｐ型半導体領域１７を設け、基板１の表面に設け
られたシリサイド層１８の端部の一部または全てをｐ型
半導体領域１７で囲み、シリサイド層１８と接する部分
のｐ型半導体領域１７の濃度を１×１０20ｃｍ-3程度と
する。これにより、シリサイド層１８とｎ型半導体領域
１６とのコンタクト抵抗およびシリサイド層１８とｐ型
半導体領域１７とのコンタクト抵抗が相対的に小さくな
るので、電流がシリサイド層１８からソース、ドレイン
拡張領域１１ａ，１３ａに流れる際の電圧降下が低減で
きる。
【００５０】（実施の形態２）本発明の他の実施の形態
であるＣＭＯＳデバイスを図１７〜図２４を用いて説明
する。
であるＣＭＯＳデバイスを図１７〜図２４を用いて説明
する。
【００５１】まず、前記実施の形態１において前記図１
〜図７を用いて説明した製造方法と同様に、基板１の主
面上にｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜
７、ゲート電極１０ｎ、ソース、ドレイン拡張領域１１
ａおよびポケット層１２を形成し、ｐチャネル型ＭＩＳ
ＦＥＴＱｐのゲート絶縁膜７、ゲート電極１０ｐ、ソー
ス、ドレイン拡張領域１３ａおよびポケット層１４を形
成する。
〜図７を用いて説明した製造方法と同様に、基板１の主
面上にｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜
７、ゲート電極１０ｎ、ソース、ドレイン拡張領域１１
ａおよびポケット層１２を形成し、ｐチャネル型ＭＩＳ
ＦＥＴＱｐのゲート絶縁膜７、ゲート電極１０ｐ、ソー
ス、ドレイン拡張領域１３ａおよびポケット層１４を形
成する。
【００５２】次に、図１７に示すように、基板１上にＣ
ＶＤ法で１５０ｎｍ程度の厚さの酸化シリコン膜を堆積
した後、この酸化シリコン膜をＲＩＥ法で異方性エッチ
ングして、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極
１０ｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電
極１０ｐのそれぞれの側壁にサイドウォールスペーサ１
５を形成する。なお、本実施の形態２では、ゲート電極
１０ｎ，１０ｐの上部に酸化シリコン膜９が設けられて
いるが、図１８に示すように、上記異方性エッチングの
際に、酸化シリコン膜９を全て除去し、ゲート電極１０
ｎ，１０ｐの表面を露出させてもよい。
ＶＤ法で１５０ｎｍ程度の厚さの酸化シリコン膜を堆積
した後、この酸化シリコン膜をＲＩＥ法で異方性エッチ
ングして、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極
１０ｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電
極１０ｐのそれぞれの側壁にサイドウォールスペーサ１
５を形成する。なお、本実施の形態２では、ゲート電極
１０ｎ，１０ｐの上部に酸化シリコン膜９が設けられて
いるが、図１８に示すように、上記異方性エッチングの
際に、酸化シリコン膜９を全て除去し、ゲート電極１０
ｎ，１０ｐの表面を露出させてもよい。
【００５３】次に、図１９に示すように、Ｓｉエピタキ
シャル層２３を選択ＣＶＤ法で基板１上に堆積する。Ｓ
ｉエピタキシャル層２３の厚さは、たとえば５０ｎｍ程
度であり、Ｓｉエピタキシャル層２３にＧｅを混入して
もよい。
シャル層２３を選択ＣＶＤ法で基板１上に堆積する。Ｓ
ｉエピタキシャル層２３の厚さは、たとえば５０ｎｍ程
度であり、Ｓｉエピタキシャル層２３にＧｅを混入して
もよい。
【００５４】次に、図２０に示すように、ｎ型ウェル６
をレジスト膜Ｒ1で覆った後、ｎチャネル型ＭＩＳＦＥ
ＴＱｎのゲート電極１０ｎおよびサイドウォールスペー
サ１５に対して自己整合でＳｉエピタキシャル層２３お
よびｐ型ウェル５にｎ型不純物、たとえばＡｓをイオン
注入し、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレ
イン拡散領域１１ｂを形成する（図２０（ａ））。上記
Ａｓは、たとえば注入エネルギ−４０ｋｅＶ、ドーズ量
２×１０15ｃｍ-2で注入する。
をレジスト膜Ｒ1で覆った後、ｎチャネル型ＭＩＳＦＥ
ＴＱｎのゲート電極１０ｎおよびサイドウォールスペー
サ１５に対して自己整合でＳｉエピタキシャル層２３お
よびｐ型ウェル５にｎ型不純物、たとえばＡｓをイオン
注入し、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレ
イン拡散領域１１ｂを形成する（図２０（ａ））。上記
Ａｓは、たとえば注入エネルギ−４０ｋｅＶ、ドーズ量
２×１０15ｃｍ-2で注入する。
【００５５】続いてｎ型不純物、たとえばＡｓをイオン
注入し、Ｓｉエピタキシャル層２３の表面から深さ２０
〜４０ｎｍ程度の位置にｎ型半導体領域１６を形成する
（図２０（ｂ））。上記Ａｓは、基板１の法線方向に対
して、たとえば約４５度の角度を有する４方向からの斜
め打ち込みで注入され、１方向からの注入条件は、たと
えば注入エネルギー２５ｋｅＶ、ドーズ量１×14ｃｍ-2
である。ｎ型半導体領域１６はゲート電極１０ｎおよび
サイドウォールスペーサ１５に対して自己整合で形成さ
れる。
注入し、Ｓｉエピタキシャル層２３の表面から深さ２０
〜４０ｎｍ程度の位置にｎ型半導体領域１６を形成する
（図２０（ｂ））。上記Ａｓは、基板１の法線方向に対
して、たとえば約４５度の角度を有する４方向からの斜
め打ち込みで注入され、１方向からの注入条件は、たと
えば注入エネルギー２５ｋｅＶ、ドーズ量１×14ｃｍ-2
である。ｎ型半導体領域１６はゲート電極１０ｎおよび
サイドウォールスペーサ１５に対して自己整合で形成さ
れる。
【００５６】レジスト膜Ｒ1を除去した後、同様に、図
２１に示すように、ｐ型ウェル５をレジスト膜Ｒ2で覆
った後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１
０ｐおよびサイドウォールスペーサ１５に対して自己整
合でＳｉエピタキシャル層２３およびｎ型ウェル６にｐ
型不純物、たとえばＢＦ2をイオン注入し、ｐチャネル
型ＭＩＳＦＥＴＱｐのソース、ドレイン拡散領域１３ｂ
を形成する（図２１（ａ））。上記ＢＦ2は、たとえば
注入エネルギ−２５ｋｅＶ、ドーズ量２×１０1 5ｃｍ-2
で注入する。
２１に示すように、ｐ型ウェル５をレジスト膜Ｒ2で覆
った後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１
０ｐおよびサイドウォールスペーサ１５に対して自己整
合でＳｉエピタキシャル層２３およびｎ型ウェル６にｐ
型不純物、たとえばＢＦ2をイオン注入し、ｐチャネル
型ＭＩＳＦＥＴＱｐのソース、ドレイン拡散領域１３ｂ
を形成する（図２１（ａ））。上記ＢＦ2は、たとえば
注入エネルギ−２５ｋｅＶ、ドーズ量２×１０1 5ｃｍ-2
で注入する。
【００５７】続いてｐ型不純物、たとえばＢＦ2をイオ
ン注入し、Ｓｉエピタキシャル層２３の表面からの深さ
２０〜４０ｎｍ程度の位置にｐ型半導体領域１７を形成
する（図２１（ｂ））。上記ＢＦ2は、基板１の法線方
向に対して、たとえば約４５度の角度を有する４方向か
らの斜め打ち込みで注入され、１方向からの注入条件
は、たとえば注入エネルギー２５ｋｅＶ、ドーズ量１×
１０14ｃｍ-2である。ｎ型半導体領域１６はゲート電極
１０ｎおよびサイドウォールスペーサ１５に対して自己
整合で形成される。
ン注入し、Ｓｉエピタキシャル層２３の表面からの深さ
２０〜４０ｎｍ程度の位置にｐ型半導体領域１７を形成
する（図２１（ｂ））。上記ＢＦ2は、基板１の法線方
向に対して、たとえば約４５度の角度を有する４方向か
らの斜め打ち込みで注入され、１方向からの注入条件
は、たとえば注入エネルギー２５ｋｅＶ、ドーズ量１×
１０14ｃｍ-2である。ｎ型半導体領域１６はゲート電極
１０ｎおよびサイドウォールスペーサ１５に対して自己
整合で形成される。
【００５８】この後、レジスト膜Ｒ2を除去し、次いで
基板１に１０００℃、５秒程度の熱処理を施して、基板
１およびＳｉエピタキシャル層２３に注入したｎ型不純
物およびｐ型不純物を活性化させる。
基板１に１０００℃、５秒程度の熱処理を施して、基板
１およびＳｉエピタキシャル層２３に注入したｎ型不純
物およびｐ型不純物を活性化させる。
【００５９】次に、図２２に示すように、ＨＦ液で基板
１を洗浄した後、厚さ１０〜２０ｎｍ程度のＣｏ膜をス
パッタリング法で基板１上に堆積する。次いで、５００
〜６００℃程度の熱処理を基板１に施してｎチャネル型
ＭＩＳＦＥＴＱｎのソース、ドレイン拡散領域１１ｂの
表面と、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレ
イン拡散領域１３ｂの表面とに選択的に厚さ３０ｎｍ程
度のシリサイド１８を形成する。この後、未反応のＣｏ
膜を除去し、次いでシリサイド層１８の低抵抗化のため
７００〜８００℃程度の熱処理を基板１に施す。
１を洗浄した後、厚さ１０〜２０ｎｍ程度のＣｏ膜をス
パッタリング法で基板１上に堆積する。次いで、５００
〜６００℃程度の熱処理を基板１に施してｎチャネル型
ＭＩＳＦＥＴＱｎのソース、ドレイン拡散領域１１ｂの
表面と、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレ
イン拡散領域１３ｂの表面とに選択的に厚さ３０ｎｍ程
度のシリサイド１８を形成する。この後、未反応のＣｏ
膜を除去し、次いでシリサイド層１８の低抵抗化のため
７００〜８００℃程度の熱処理を基板１に施す。
【００６０】次に、図２３に示すように、基板１上に層
間絶縁膜１９を形成した後、レジストパターンをマスク
として層間絶縁膜１９をエッチングし、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのソース、ドレイン拡散領域１１ｂの表
面に設けられたシリサイド層１８に達するコンタクトホ
ール２０ｎ、およびｐチャネル型ＭＩＳＦＥＴＱｐのソ
ース、ドレイン拡散領域１３ｂの表面に設けられたシリ
サイド層１８に達するコンタクトホール２０ｐを開孔す
る。なお、図示はしないが、同時にｎチャネル型ＭＩＳ
ＦＥＴＱｎのゲート電極１０ｎ、およびｐチャネル型Ｍ
ＩＳＦＥＴＱｐのゲート電極１０ｐに達するコンタクト
ホールが形成される。
間絶縁膜１９を形成した後、レジストパターンをマスク
として層間絶縁膜１９をエッチングし、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのソース、ドレイン拡散領域１１ｂの表
面に設けられたシリサイド層１８に達するコンタクトホ
ール２０ｎ、およびｐチャネル型ＭＩＳＦＥＴＱｐのソ
ース、ドレイン拡散領域１３ｂの表面に設けられたシリ
サイド層１８に達するコンタクトホール２０ｐを開孔す
る。なお、図示はしないが、同時にｎチャネル型ＭＩＳ
ＦＥＴＱｎのゲート電極１０ｎ、およびｐチャネル型Ｍ
ＩＳＦＥＴＱｐのゲート電極１０ｐに達するコンタクト
ホールが形成される。
【００６１】次いで、図２４に示すように、層間絶縁膜
１９の上層に金属膜、たとえばＷ膜を堆積し、たとえば
ＣＭＰ法でこの金属膜の表面を平坦化することによって
上記コンタクトホール２０ｎ，２０ｐの内部に金属膜を
埋め込みプラグ２１を形成する。その後、層間絶縁膜１
９の上層に堆積した金属膜をエッチングして配線層２２
を形成することにより、ＣＭＯＳデバイスが略完成す
る。
１９の上層に金属膜、たとえばＷ膜を堆積し、たとえば
ＣＭＰ法でこの金属膜の表面を平坦化することによって
上記コンタクトホール２０ｎ，２０ｐの内部に金属膜を
埋め込みプラグ２１を形成する。その後、層間絶縁膜１
９の上層に堆積した金属膜をエッチングして配線層２２
を形成することにより、ＣＭＯＳデバイスが略完成す
る。
【００６２】図２５に、ｎチャネル型ＭＩＳＦＥＴＱｎ
の拡大断面図を示し、図２６に、図２５のＤ−Ｄ´線に
おける基板１に導入されたｎ型不純物およびｐ型不純物
の各々の濃度プロファイルの一例を示す。
の拡大断面図を示し、図２６に、図２５のＤ−Ｄ´線に
おける基板１に導入されたｎ型不純物およびｐ型不純物
の各々の濃度プロファイルの一例を示す。
【００６３】前記実施の形態１で示したＣＭＯＳデバイ
スと同様に、サイドウォールスペーサ１５の端部近傍の
基板１には、ピーク濃度１×１０20ｃｍ-3程度の濃度プ
ロファイル（Ｎ−）を有するソース、ドレイン拡張領域
１１ａと、ソース、ドレイン拡張領域１１ａの下部に接
するピーク濃度１×１０19ｃｍ-3程度の濃度プロファイ
ル（Ｐ）を有するポケット領域１２と、さらにシリサイ
ド層１８の端部で１×１０20ｃｍ-3程度の濃度を有しピ
ーク濃度２×１０20ｃｍ-3程度の濃度プロファイル（Ｎ
Ｓ）を有するｎ型半導体領域１６とが形成されている。
スと同様に、サイドウォールスペーサ１５の端部近傍の
基板１には、ピーク濃度１×１０20ｃｍ-3程度の濃度プ
ロファイル（Ｎ−）を有するソース、ドレイン拡張領域
１１ａと、ソース、ドレイン拡張領域１１ａの下部に接
するピーク濃度１×１０19ｃｍ-3程度の濃度プロファイ
ル（Ｐ）を有するポケット領域１２と、さらにシリサイ
ド層１８の端部で１×１０20ｃｍ-3程度の濃度を有しピ
ーク濃度２×１０20ｃｍ-3程度の濃度プロファイル（Ｎ
Ｓ）を有するｎ型半導体領域１６とが形成されている。
【００６４】すなわち、サイドウォールスペーサ１５の
端部近傍の基板１に位置するシリサイド層１８の端部に
は、１×１０20ｃｍ-3程度の濃度を有するｎ型半導体領
域１６が形成され、このｎ型半導体領域１６でシリサイ
ド層１８の端部の一部または全てを囲んでいる。
端部近傍の基板１に位置するシリサイド層１８の端部に
は、１×１０20ｃｍ-3程度の濃度を有するｎ型半導体領
域１６が形成され、このｎ型半導体領域１６でシリサイ
ド層１８の端部の一部または全てを囲んでいる。
【００６５】このように、本実施の形態２によれば、前
記実施の形態１と同様に、ｎチャネル型ＭＩＳＦＥＴＱ
ｎのｎ型半導体領域１６とシリサイド層１８とのコンタ
クト抵抗およびｐチャネル型ＭＩＳＦＥＴＱｐのｐ型半
導体領域１７とシリサイド層１８とのコンタクト抵抗が
相対的に小さくなるので、電流がシリサイド層１８から
ソース、ドレイン拡張領域１１ａ，１３ａに流れる際の
電圧降下が低減される効果が得られる。さらに、シリサ
イド層１８の横方向のエンクローチメント量が大きくな
った場合でも、ｎ型半導体領域１６およびｐ型半導体領
域１７を設けることにより、シリサイド層１８がソー
ス、ドレイン拡張領域１１ａ，１３ａに接触するという
問題を回避することができる。
記実施の形態１と同様に、ｎチャネル型ＭＩＳＦＥＴＱ
ｎのｎ型半導体領域１６とシリサイド層１８とのコンタ
クト抵抗およびｐチャネル型ＭＩＳＦＥＴＱｐのｐ型半
導体領域１７とシリサイド層１８とのコンタクト抵抗が
相対的に小さくなるので、電流がシリサイド層１８から
ソース、ドレイン拡張領域１１ａ，１３ａに流れる際の
電圧降下が低減される効果が得られる。さらに、シリサ
イド層１８の横方向のエンクローチメント量が大きくな
った場合でも、ｎ型半導体領域１６およびｐ型半導体領
域１７を設けることにより、シリサイド層１８がソー
ス、ドレイン拡張領域１１ａ，１３ａに接触するという
問題を回避することができる。
【００６６】（実施の形態３）図２７に、本発明の他の
実施の形態であるｎチャネル型ＭＩＳＦＥＴＱｎを示す
半導体基板の拡大断面図を示し、図２８に、図２７のＥ
−Ｅ´線およびＦ−Ｆ´線における基板１に導入された
ｎ型不純物およびｐ型不純物の各々の濃度プロファイル
の一例を示す。
実施の形態であるｎチャネル型ＭＩＳＦＥＴＱｎを示す
半導体基板の拡大断面図を示し、図２８に、図２７のＥ
−Ｅ´線およびＦ−Ｆ´線における基板１に導入された
ｎ型不純物およびｐ型不純物の各々の濃度プロファイル
の一例を示す。
【００６７】サイドウォールスペーサ１５の端部近傍の
基板１（Ｅ−Ｅ´線）には、ピーク濃度１×１０20ｃｍ
-3程度の濃度プロファイル（Ｎ−）を有するソース、ド
レイン拡張領域１１ａと、ソース、ドレイン拡張領域１
１ａの下部に接するピーク濃度１×１０19ｃｍ-3程度の
濃度プロファイル（Ｐ）を有するポケット領域１２と、
さらにシリサイド層１８の端部で１×１０20ｃｍ-3以上
の濃度を有しピーク濃度２×１０20ｃｍ-3以上の濃度プ
ロファイル（ＮＳ）を有するｎ型半導体領域１６とが形
成されている（図２８（ａ））。
基板１（Ｅ−Ｅ´線）には、ピーク濃度１×１０20ｃｍ
-3程度の濃度プロファイル（Ｎ−）を有するソース、ド
レイン拡張領域１１ａと、ソース、ドレイン拡張領域１
１ａの下部に接するピーク濃度１×１０19ｃｍ-3程度の
濃度プロファイル（Ｐ）を有するポケット領域１２と、
さらにシリサイド層１８の端部で１×１０20ｃｍ-3以上
の濃度を有しピーク濃度２×１０20ｃｍ-3以上の濃度プ
ロファイル（ＮＳ）を有するｎ型半導体領域１６とが形
成されている（図２８（ａ））。
【００６８】ゲート電極１０ｎおよびサイドウォールス
ペーサ１５が形成されない基板１（Ｆ−Ｆ´線）には、
ピーク濃度１×１０20ｃｍ-3程度の濃度プロファイル
（Ｎ−）を有するソース、ドレイン拡張領域１１ａと、
ソース、ドレイン拡張領域１１ａの下部に接するピーク
濃度１×１０19ｃｍ-3程度の濃度プロファイル（Ｐ）を
有するポケット領域１２と、シリサイド層１８の端部で
１×１０20ｃｍ-3以上の濃度を有しピーク濃度２×１０
20ｃｍ-3以上の濃度プロファイル（ＮＳ）を有するｎ型
半導体領域１６と、さらにｎ型半導体領域１６よりも深
くピーク濃度１×１０20ｃｍ-3程度の濃度プロファイル
（Ｎ＋）を有するソース、ドレイン拡散領域１１ｂが形
成されている（図２８（ｂ））。
ペーサ１５が形成されない基板１（Ｆ−Ｆ´線）には、
ピーク濃度１×１０20ｃｍ-3程度の濃度プロファイル
（Ｎ−）を有するソース、ドレイン拡張領域１１ａと、
ソース、ドレイン拡張領域１１ａの下部に接するピーク
濃度１×１０19ｃｍ-3程度の濃度プロファイル（Ｐ）を
有するポケット領域１２と、シリサイド層１８の端部で
１×１０20ｃｍ-3以上の濃度を有しピーク濃度２×１０
20ｃｍ-3以上の濃度プロファイル（ＮＳ）を有するｎ型
半導体領域１６と、さらにｎ型半導体領域１６よりも深
くピーク濃度１×１０20ｃｍ-3程度の濃度プロファイル
（Ｎ＋）を有するソース、ドレイン拡散領域１１ｂが形
成されている（図２８（ｂ））。
【００６９】図２８に示すように、ソース、ドレイン拡
張領域１１ａの接合深さ（ＸｊN-）はｎ型半導体領域１
６の接合深さ（ＸｊNS）よりも浅く、ｎ型半導体領域１
６の接合深さ（ＸｊNS）はソース、ドレイン拡散領域１
１ｂの接合深さ（ＸｊN+）よりも浅く設けられる。すな
わち、前記式（２）を満たす。
張領域１１ａの接合深さ（ＸｊN-）はｎ型半導体領域１
６の接合深さ（ＸｊNS）よりも浅く、ｎ型半導体領域１
６の接合深さ（ＸｊNS）はソース、ドレイン拡散領域１
１ｂの接合深さ（ＸｊN+）よりも浅く設けられる。すな
わち、前記式（２）を満たす。
【００７０】また、ｎ型半導体領域１６の不純物濃度
（ＣNS）は、ソース、ドレイン拡張領域１１ａの不純物
濃度（ＣN-）よりも高く設定される。さらに、サイドウ
ォールスペーサ１５の端部近傍の基板１（Ｅ−Ｅ´線）
に位置するシリサイド層１８の端部には、１×１０20ｃ
ｍ-3以上の濃度を有するｎ型半導体領域１６が形成さ
れ、このｎ型半導体領域１６でシリサイド層１８の端部
の一部または全てを囲む。ゲート電極１０ｎおよびサイ
ドウォールスペーサ１５が形成されない基板１（Ｆ−Ｆ
´線）に位置するシリサイド層１８の下部にも１×１０
20ｃｍ-3以上の濃度を有するｎ型半導体領域１６が形成
される。
（ＣNS）は、ソース、ドレイン拡張領域１１ａの不純物
濃度（ＣN-）よりも高く設定される。さらに、サイドウ
ォールスペーサ１５の端部近傍の基板１（Ｅ−Ｅ´線）
に位置するシリサイド層１８の端部には、１×１０20ｃ
ｍ-3以上の濃度を有するｎ型半導体領域１６が形成さ
れ、このｎ型半導体領域１６でシリサイド層１８の端部
の一部または全てを囲む。ゲート電極１０ｎおよびサイ
ドウォールスペーサ１５が形成されない基板１（Ｆ−Ｆ
´線）に位置するシリサイド層１８の下部にも１×１０
20ｃｍ-3以上の濃度を有するｎ型半導体領域１６が形成
される。
【００７１】一方、ソース、ドレイン拡散領域１１ｂの
不純物濃度（ＣN+）は、シリサイド層１８からのリーク
電流を抑えることのできる不純物濃度に設定されてお
り、ｎ型半導体領域１６の不純物濃度（ＣNS）と同等あ
るいはそれよりも低く設定される。すなわち、下記式
（４）を満たす。
不純物濃度（ＣN+）は、シリサイド層１８からのリーク
電流を抑えることのできる不純物濃度に設定されてお
り、ｎ型半導体領域１６の不純物濃度（ＣNS）と同等あ
るいはそれよりも低く設定される。すなわち、下記式
（４）を満たす。
【００７２】式（４） ＣNS≧ＣN+ このように、本実施の形態３によれば、シリサイド層１
８の下部を１×１０20ｃｍ-3以上の濃度を有するｎ型半
導体領域１６で囲むことにより、ソース、ドレイン拡散
領域１１ｂの不純物濃度を相対的に低く設定することが
可能となり、イオン注入におけるドーズ量等が低減でき
て、ダメージの低減、スループットの向上等を図ること
が可能となる。
８の下部を１×１０20ｃｍ-3以上の濃度を有するｎ型半
導体領域１６で囲むことにより、ソース、ドレイン拡散
領域１１ｂの不純物濃度を相対的に低く設定することが
可能となり、イオン注入におけるドーズ量等が低減でき
て、ダメージの低減、スループットの向上等を図ること
が可能となる。
【００７３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００７４】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００７５】本発明によれば、ソース、ドレイン拡張領
域とシリサイド層との間に、１×１０20ｃｍ-3程度の不
純物濃度を有する半導体領域を形成することによって、
ソース、ドレイン拡張領域とシリサイド層とのコンタク
ト抵抗が相対的に小さくなる。これにより、電流がシリ
サイド層からソース、ドレイン拡張領域に流れる際の電
圧降下が少なくなるので、電流降下が低減されて、ＭＩ
ＳＦＥＴの高速動作を実現することができる。
域とシリサイド層との間に、１×１０20ｃｍ-3程度の不
純物濃度を有する半導体領域を形成することによって、
ソース、ドレイン拡張領域とシリサイド層とのコンタク
ト抵抗が相対的に小さくなる。これにより、電流がシリ
サイド層からソース、ドレイン拡張領域に流れる際の電
圧降下が少なくなるので、電流降下が低減されて、ＭＩ
ＳＦＥＴの高速動作を実現することができる。
【図１】本発明の実施の形態１であるＣＭＯＳデバイス
を示す半導体基板の製造方法の要部断面図である。
を示す半導体基板の製造方法の要部断面図である。
【図２】本発明の実施の形態１であるＣＭＯＳデバイス
を示す半導体基板の製造方法の要部断面図である。
を示す半導体基板の製造方法の要部断面図である。
【図３】本発明の実施の形態１であるＣＭＯＳデバイス
を示す半導体基板の製造方法の要部断面図である。
を示す半導体基板の製造方法の要部断面図である。
【図４】本発明の実施の形態１であるＣＭＯＳデバイス
を示す半導体基板の製造方法の要部断面図である。
を示す半導体基板の製造方法の要部断面図である。
【図５】本発明の実施の形態１であるＣＭＯＳデバイス
を示す半導体基板の製造方法の要部断面図である。
を示す半導体基板の製造方法の要部断面図である。
【図６】本発明の実施の形態１であるＣＭＯＳデバイス
を示す半導体基板の製造方法の要部断面図である。
を示す半導体基板の製造方法の要部断面図である。
【図７】本発明の実施の形態１であるＣＭＯＳデバイス
を示す半導体基板の製造方法の要部断面図である。
を示す半導体基板の製造方法の要部断面図である。
【図８】本発明の実施の形態１であるＣＭＯＳデバイス
を示す半導体基板の製造方法の要部断面図である。
を示す半導体基板の製造方法の要部断面図である。
【図９】本発明の実施の形態１であるＣＭＯＳデバイス
を示す半導体基板の製造方法の要部断面図である。
を示す半導体基板の製造方法の要部断面図である。
【図１０】本発明の実施の形態１であるＣＭＯＳデバイ
スを示す半導体基板の製造方法の要部断面図である。
スを示す半導体基板の製造方法の要部断面図である。
【図１１】本発明の実施の形態１であるＣＭＯＳデバイ
スを示す半導体基板の製造方法の要部断面図である。
スを示す半導体基板の製造方法の要部断面図である。
【図１２】本発明の実施の形態１であるＣＭＯＳデバイ
スを示す半導体基板の製造方法の要部断面図である。
スを示す半導体基板の製造方法の要部断面図である。
【図１３】本発明の実施の形態１であるＣＭＯＳデバイ
スを示す半導体基板の製造方法の要部断面図である。
スを示す半導体基板の製造方法の要部断面図である。
【図１４】本発明の実施の形態１であるｎチャネル型Ｍ
ＩＳＦＥＴの拡大断面図である。
ＩＳＦＥＴの拡大断面図である。
【図１５】図１４のＡ−Ａ´線、Ｂ−Ｂ´線、Ｃ−Ｃ´
線における不純物濃度プロファイルの一例である。
線における不純物濃度プロファイルの一例である。
【図１６】図１４のＡ−Ａ´線、Ｂ−Ｂ´線、Ｃ−Ｃ´
線における不純物濃度プロファイルの他の例である。
線における不純物濃度プロファイルの他の例である。
【図１７】本発明の実施の形態２であるＣＭＯＳデバイ
スを示す半導体基板の製造方法の要部断面図である。
スを示す半導体基板の製造方法の要部断面図である。
【図１８】本発明の実施の形態２であるＣＭＯＳデバイ
スを示す半導体基板の製造方法の要部断面図である。
スを示す半導体基板の製造方法の要部断面図である。
【図１９】本発明の実施の形態２であるＣＭＯＳデバイ
スを示す半導体基板の製造方法の要部断面図である。
スを示す半導体基板の製造方法の要部断面図である。
【図２０】本発明の実施の形態２であるＣＭＯＳデバイ
スを示す半導体基板の製造方法の要部断面図である。
スを示す半導体基板の製造方法の要部断面図である。
【図２１】本発明の実施の形態２であるＣＭＯＳデバイ
スを示す半導体基板の製造方法の要部断面図である。
スを示す半導体基板の製造方法の要部断面図である。
【図２２】本発明の実施の形態２であるＣＭＯＳデバイ
スを示す半導体基板の製造方法の要部断面図である。
スを示す半導体基板の製造方法の要部断面図である。
【図２３】本発明の実施の形態２であるＣＭＯＳデバイ
スを示す半導体基板の製造方法の要部断面図である。
スを示す半導体基板の製造方法の要部断面図である。
【図２４】本発明の実施の形態２であるＣＭＯＳデバイ
スを示す半導体基板の製造方法の要部断面図である。
スを示す半導体基板の製造方法の要部断面図である。
【図２５】本発明の実施の形態２であるｎチャネル型Ｍ
ＩＳＦＥＴの拡大断面図である。
ＩＳＦＥＴの拡大断面図である。
【図２６】図２５のＤ−Ｄ´線における不純物濃度プロ
ファイルの一例である。
ファイルの一例である。
【図２７】本発明の実施の形態３であるｎチャネル型Ｍ
ＩＳＦＥＴの拡大断面図である。
ＩＳＦＥＴの拡大断面図である。
【図２８】図２７のＥ−Ｅ´線、Ｆ−Ｆ´線における不
純物濃度プロファイルの一例である。
純物濃度プロファイルの一例である。
【図２９】金属と半導体とのコンタクト抵抗に及ぼす半
導体中の不純物濃度の影響を示すグラフ図である。
導体中の不純物濃度の影響を示すグラフ図である。
１ 基板 ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ａ 素子分離溝 ４ｂ 酸化シリコン膜 ５ ｐ型ウェル ６ ｎ型ウェル ７ ゲート絶縁膜 ８ アモルファスシリコン膜 ８ｎ ｎ型多結晶シリコン膜 ８ｐ ｐ型多結晶シリコン膜 ９ 酸化シリコン膜 １０ｎ ゲート電極 １０ｐ ゲート電極 １１ａ ソース、ドレイン拡張領域 １１ｂ ソース、ドレイン拡散領域 １２ ポケット層 １３ａ ソース、ドレイン拡張領域 １３ｂ ソース、ドレイン拡散領域 １４ ポケット層 １５ サイドウォールスペーサ １６ ｎ型半導体領域 １７ ｐ型半導体領域 １８ シリサイド層 １９ 層間絶縁膜 ２０ｎ コンタクトホール ２０ｐ コンタクトホール ２１ プラグ ２２ 配線層 ２３ シリコンエピタキシャル層 Ｌ スペーサ長 Ｒ1 レジスト膜 Ｒ2 レジスト膜 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 若原 ▲祥▼史 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 4M104 AA01 BB01 BB20 BB25 CC01 DD02 DD06 DD26 DD37 DD50 DD84 EE09 FF13 FF31 GG09 GG10 GG14 HH16 5F040 DA01 DA10 DA14 DA22 DB03 DC01 EC01 EC07 EC13 EF01 EF02 EF11 EF13 EH02 EJ03 EK05 EM01 EM02 EM03 FA05 FA16 FB01 FB04 FC06 FC13 FC19 FC21 5F048 AC03 BA01 BB06 BB07 BB08 BB12 BC05 BD04 BE03 BF06 BG01 BG14 DA25
Claims (42)
- 【請求項１】 半導体基板の第１の導電型の主面部分で
あって、ゲート電極の両端に形成された第２の導電型の
ソース、ドレイン拡張領域と、前記ゲート電極および前
記ゲート電極の側壁に設けられたサイドウォールスペー
サに対して自己整合で形成された第２の導電型のソー
ス、ドレイン拡散領域と、前記ソース、ドレイン拡散領
域の表面にシリサイド層とを備えたＭＩＳＦＥＴを有す
る半導体集積回路装置であって、 前記ソース、ドレイン拡張領域と前記ソース、ドレイン
拡散領域との間に、前記ゲート電極および前記サイドウ
ォールスペーサに対して自己整合で形成された第２の導
電型半導体領域が存在していることを特徴とする半導体
集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記ソース、ドレイン拡張領域の不純物濃度は、
前記半導体領域の不純物濃度よりも相対的に低いことを
特徴とする半導体集積回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置にお
いて、前記ソース、ドレイン拡散領域の不純物濃度は、
前記半導体領域の不純物濃度と同じか、または前記半導
体領域の不純物濃度よりも相対的に高いことを特徴とす
る半導体集積回路装置。 - 【請求項４】 請求項１記載の半導体集積回路装置にお
いて、前記ソース、ドレイン拡張領域の不純物濃度は、
前記半導体領域の不純物濃度よりも相対的に低く、かつ
前記ソース、ドレイン拡散領域の不純物濃度は、前記半
導体領域の不純物濃度と同じか、または前記半導体領域
の不純物濃度よりも相対的に高いことを特徴とする半導
体集積回路装置。 - 【請求項５】 請求項１記載の半導体集積回路装置にお
いて、前記ソース、ドレイン拡散領域の不純物濃度は、
前記半導体領域の不純物濃度と同じか、または前記半導
体領域の不純物濃度よりも相対的に低いことを特徴とす
る半導体集積回路装置。 - 【請求項６】 請求項１記載の半導体集積回路装置にお
いて、チャネル領域から前記サイドウォールスペーサの
端部に向かって前記基板に、前記ソース、ドレイン拡張
領域、前記半導体領域、前記ソース、ドレイン拡散領域
が順に位置することを特徴とする半導体集積回路装置。 - 【請求項７】 請求項１記載の半導体集積回路装置にお
いて、チャネル領域から前記サイドウォールスペーサの
端部に向かって前記基板に、前記ソース、ドレイン拡張
領域、前記半導体領域、前記シリサイド層、前記ソー
ス、ドレイン拡散領域が順に位置することを特徴とする
半導体集積回路装置。 - 【請求項８】 請求項１記載の半導体集積回路装置にお
いて、前記ソース、ドレイン拡張領域の下部に接して、
前記基板に第１の導電型の不純物を導入して形成された
ポケット層を備えていることを特徴とする半導体集積回
路装置。 - 【請求項９】（ａ）基板上にシリコン膜で構成されるゲ
ート電極を形成する工程と、（ｂ）前記ゲート電極の両
端の前記基板に第１のｎ型不純物をイオン注入し、ソー
ス、ドレイン拡張領域を形成する工程と、（ｃ）前記ゲ
ート電極の側壁にサイドウォールスペーサを形成する工
程と、（ｄ）前記ゲート電極と前記サイドウォールスペ
ーサに対して自己整合で前記基板に第２のｎ型不純物を
イオン注入し、ソース、ドレイン拡散領域を形成する工
程と、（ｅ）前記基板に洗浄処理を施す工程と、（ｆ）
前記基板上に高融点金属膜を堆積した後、熱処理により
前記ソース、ドレイン拡散領域の表面にシリサイド層を
形成する工程とを有する半導体集積回路装置の製造方法
であって、 前記（ｃ）工程の後に、前記ゲート電極と前記サイドウ
ォールスペーサに対して自己整合で前記基板に第３のｎ
型不純物をイオン注入し、半導体領域を形成する工程を
含むことを特徴とする半導体集積回路装置の製造方法。 - 【請求項１０】 請求項９記載の半導体集積回路装置の
製造方法において、前記半導体領域を形成する工程に先
立ち、前記基板に洗浄処理が施されることを特徴とする
半導体集積回路装置の製造方法。 - 【請求項１１】 請求項９記載の半導体集積回路装置の
製造方法において、前記（ｆ）工程の熱処理後に、未反
応の高融点金属膜が除去されることを特徴とする半導体
集積回路装置の製造方法。 - 【請求項１２】 請求項９記載の半導体集積回路装置の
製造方法において、前記シリサイド膜は、前記ゲート電
極を構成するシリコン膜の表面および前記ソース、ドレ
イン拡散領域の表面に形成されることを特徴とする半導
体集積回路装置の製造方法。 - 【請求項１３】 請求項９記載の半導体集積回路装置の
製造方法において、前記サイドウォールスペーサは、酸
化シリコン膜で構成されることを特徴とする半導体集積
回路装置の製造方法。 - 【請求項１４】 請求項９記載の半導体集積回路装置の
製造方法において、前記第３のｎ型不純物は、前記基板
の法線方向に対して所定の角度を有した斜め打ち込みで
前記基板にイオン注入されることを特徴とする半導体集
積回路装置の製造方法。 - 【請求項１５】 請求項９記載の半導体集積回路装置の
製造方法において、前記第２のｎ型不純物は、前記基板
の法線方向からの垂直打ち込みで前記基板にイオン注入
され、前記第３のｎ型不純物は、前記基板の法線方向に
対して所定の角度を有した斜め打ち込みで前記基板にイ
オン注入されることを特徴とする半導体集積回路装置の
製造方法。 - 【請求項１６】 請求項９記載の半導体集積回路装置の
製造方法において、前記ソース、ドレイン拡張領域の不
純物濃度は、前記半導体領域の不純物濃度よりも相対的
に低いことを特徴とする半導体集積回路装置の製造方
法。 - 【請求項１７】 請求項９記載の半導体集積回路装置の
製造方法において、前記ソース、ドレイン拡散領域の不
純物濃度は、前記半導体領域の不純物濃度と同じか、ま
たは前記半導体領域の不純物濃度よりも相対的に高いこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項１８】 請求項９記載の半導体集積回路装置の
製造方法において、前記ソース、ドレイン拡張領域の不
純物濃度は、前記半導体領域の不純物濃度よりも相対的
に低く、かつ前記ソース、ドレイン拡散領域の不純物濃
度は、前記半導体領域の不純物濃度と同じか、または前
記半導体領域の不純物濃度よりも相対的に高いことを特
徴とする半導体集積回路装置の製造方法。 - 【請求項１９】 請求項９記載の半導体集積回路装置の
製造方法において、前記ソース、ドレイン拡散領域の不
純物濃度は、前記半導体領域の不純物濃度と同じか、ま
たは前記半導体領域の不純物濃度よりも相対的に低いこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項２０】 請求項９記載の半導体集積回路装置の
製造方法において、前記半導体領域の接合深さは、前記
ソース、ドレイン拡張領域の接合深さよりも相対的に深
く、かつ前記ソース、ドレイン拡散領域の接合深さより
も相対的に浅いことを特徴とする半導体集積回路装置の
製造方法。 - 【請求項２１】 請求項９記載の半導体集積回路装置の
製造方法において、チャネル領域から前記サイドウォー
ルスペーサの端部に向かって前記基板に、前記ソース、
ドレイン拡張領域、前記半導体領域、前記ソース、ドレ
イン拡散領域が順に位置することを特徴とする半導体集
積回路装置の製造方法。 - 【請求項２２】 請求項９記載の半導体集積回路装置の
製造方法において、チャネル領域からサイドウォールス
ペーサの端部に向かって前記基板に、前記ソース、ドレ
イン拡張領域、前記半導体領域、前記シリサイド層、前
記ソース、ドレイン拡散領域が順に位置することを特徴
とする半導体集積回路装置の製造方法。 - 【請求項２３】 請求項９記載の半導体集積回路装置の
製造方法において、前記（ｂ）工程は、前記ゲート電極
に対して自己整合で前記基板にｐ型不純物をイオン注入
し、前記ソース、ドレイン拡張領域の下部に接してポケ
ット領域を形成する工程をさらに含むことを特徴とする
半導体集積回路装置の製造方法。 - 【請求項２４】 請求項９記載の半導体集積回路装置の
製造方法において、前記ゲート電極のゲート長は０.１
５μｍ以下、または前記サイドウォールスペーサのスペ
ーサ長が０.０７μｍ以下であることを特徴とする半導
体集積回路装置の製造方法。 - 【請求項２５】 請求項９記載の半導体集積回路装置の
製造方法において、前記（ｄ）工程に先立ち、前記基板
の露出表面に選択エピタキシャル層を形成する工程をさ
らに含むことを特徴とする半導体集積回路装置の製造方
法。 - 【請求項２６】（ａ）基板に設けられたｐ型領域上にシ
リコン膜で構成される第１のゲート電極と、前記基板に
設けられたｎ型領域上にシリコン膜で構成される第２の
ゲート電極とを形成する工程と、（ｂ）前記第１のゲー
ト電極の両端の前記ｐ型領域に第１のｎ型不純物をイオ
ン注入し、ソース、ドレインｎ型拡張領域を形成する工
程と、（ｃ）前記第２のゲート電極の両端の前記ｎ型領
域に第１のｐ型不純物をイオン注入し、ソース、ドレイ
ンｐ型拡張領域を形成する工程と、（ｄ）前記第１のゲ
ート電極の側壁に第１のサイドウォールスペーサと、前
記第２のゲート電極の側壁に第２のサイドウォールスペ
ーサを形成する工程と、（ｅ）前記第１のゲート電極と
前記第１のサイドウォールスペーサに対して自己整合で
前記ｐ型領域に第２のｎ型不純物をイオン注入し、ソー
ス、ドレインｎ型拡散領域を形成する工程と、（ｆ）前
記第２のゲート電極と前記第２のサイドウォールスペー
サに対して自己整合で前記ｎ型領域に第２のｐ型不純物
をイオン注入し、ソース、ドレインｐ型拡散領域を形成
する工程と、（ｇ）前記基板に洗浄処理を施す工程と、
（ｈ）前記基板上にコバルト膜を堆積した後、熱処理に
より前記ソース、ドレインｎ型拡散領域の表面および前
記ソース、ドレインｐ型拡散領域の表面にコバルトシリ
サイド層を形成する工程とを有する半導体集積回路装置
の製造方法であって、 前記（ｄ）工程の後に、前記第１のゲート電極と前記第
１のサイドウォールスペーサに対して自己整合で前記ｐ
型領域に第３のｎ型不純物をイオン注入し、ｎ型半導体
領域を形成する工程と、前記第２のゲート電極と前記第
２のサイドウォールスペーサに対して自己整合で前記ｎ
型領域に第３のｐ型不純物をイオン注入し、ｐ型半導体
領域を形成する工程とを含むことを特徴とする半導体集
積回路装置の製造方法。 - 【請求項２７】 請求項２６記載の半導体集積回路装置
の製造方法において、前記第３のｎ型不純物および前記
第３のｐ型不純物をイオン注入する工程に先立ち、前記
基板に洗浄処理が施されることを特徴とする半導体集積
回路装置の製造方法。 - 【請求項２８】 請求項２６記載の半導体集積回路装置
の製造方法において、前記（ｈ）工程の熱処理後に、未
反応のコバルト膜が除去されることを特徴とする半導体
集積回路装置の製造方法。 - 【請求項２９】 請求項２６記載の半導体集積回路装置
の製造方法において、前記コバルトシリサイド層は、前
記第１のゲート電極を構成するシリコン膜の表面および
前記ソース、ドレインｎ型拡散領域の表面、ならびに前
記第２のゲート電極を構成するシリコン膜の表面および
前記ソース、ドレインｐ型拡散領域の表面に形成される
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項３０】 請求項２６記載の半導体集積回路装置
の製造方法において、前記第１のサイドウォールスペー
サおよび前記第２のサイドウォールスペーサは、酸化シ
リコン膜で構成されることを特徴とする半導体集積回路
装置の製造方法。 - 【請求項３１】 請求項２６記載の半導体集積回路装置
の製造方法において、前記第３のｎ型不純物は、前記基
板の法線方向に対して所定の角度を有した斜め打ち込み
で前記ｐ型領域にイオン注入され、 前記第３のｐ型不純物は、前記基板の法線方向に対して
所定の角度を有した斜め打ち込みで前記ｎ型領域にイオ
ン注入されることを特徴とする半導体集積回路装置の製
造方法。 - 【請求項３２】 請求項２６記載の半導体集積回路装置
の製造方法において、前記第２のｎ型不純物は、前記基
板の法線方向からの垂直打ち込みで前記ｐ型領域にイオ
ン注入され、前記第３のｎ型不純物は、前記基板の法線
方向に対して所定の角度を有した斜め打ち込みで前記ｐ
型領域にイオン注入され、 前記第２のｐ型不純物は、前記基板の法線方向からの垂
直打ち込みで前記ｎ型領域にイオン注入され、前記第３
のｐ型不純物は、前記基板の法線方向に対して所定の角
度を有した斜め打ち込みで前記ｎ型領域にイオン注入さ
れることを特徴とする半導体集積回路装置の製造方法。 - 【請求項３３】 請求項２６記載の半導体集積回路装置
の製造方法において、前記ソース、ドレインｎ型拡張領
域の不純物濃度は、前記ｎ型半導体領域の不純物濃度よ
りも相対的に低く、 前記ソース、ドレインｐ型拡張領域の不純物濃度は、前
記ｐ型半導体領域の不純物濃度よりも相対的に低いこと
を特徴とする半導体集積回路装置の製造方法。 - 【請求項３４】 請求項２６記載の半導体集積回路装置
の製造方法において、前記ソース、ドレインｎ型拡散領
域の不純物濃度は、前記ｎ型半導体領域の不純物濃度と
同じか、または前記ｎ型半導体領域の不純物濃度よりも
相対的に高く、 前記ソース、ドレインｐ型拡散領域の不純物濃度は、前
記ｐ型半導体領域の不純物濃度と同じか、または前記ｐ
型半導体領域の不純物濃度よりも相対的に高いことを特
徴とする半導体集積回路装置の製造方法。 - 【請求項３５】 請求項２６記載の半導体集積回路装置
の製造方法において、前記ソース、ドレインｎ型拡張領
域の不純物濃度は、前記ｎ型半導体領域の不純物濃度よ
りも相対的に低く、かつ前記ソース、ドレインｎ型拡散
領域の不純物濃度は、前記ｎ型半導体領域の不純物濃度
と同じか、または前記ｎ型半導体領域の不純物濃度より
も相対的に高く、 前記ソース、ドレインｐ型拡張領域の不純物濃度は、前
記ｐ型半導体領域の不純物濃度よりも相対的に低く、か
つ前記ソース、ドレインｐ型拡散領域の不純物濃度は、
前記ｐ型半導体領域の不純物濃度と同じか、または前記
ｐ型半導体領域の不純物濃度よりも相対的に高いことを
特徴とする半導体集積回路装置の製造方法。 - 【請求項３６】 請求項２６記載の半導体集積回路装置
の製造方法において、前記ソース、ドレインｎ型拡散領
域の不純物濃度は、前記ｎ型半導体領域の不純物濃度と
同じか、または前記ｎ型半導体領域の不純物濃度よりも
相対的に低く、 前記ソース、ドレインｐ型拡散領域の不純物濃度は、前
記ｐ型半導体領域の不純物濃度と同じか、または前記ｐ
型半導体領域の不純物濃度よりも相対的に低いことを特
徴とする半導体集積回路装置の製造方法。 - 【請求項３７】 請求項２６記載の半導体集積回路装置
の製造方法において、前記ｎ型半導体領域の接合深さ
は、前記ソース、ドレインｎ型拡張領域の接合深さより
も相対的に深く、かつ前記ソース、ドレインｎ型拡散領
域の接合深さよりも相対的に浅く、 前記ｐ型半導体領域の接合深さは、前記ソース、ドレイ
ンｐ型拡張領域の接合深さよりも相対的に深く、かつ前
記ソース、ドレインｐ型拡散領域の接合深さよりも相対
的に浅いことを特徴とする半導体集積回路装置の製造方
法。 - 【請求項３８】 請求項２６記載の半導体集積回路装置
の製造方法において、チャネル領域から前記第１のサイ
ドウォールスペーサの端部に向かって前記ｐ型領域に、
前記ソース、ドレインｎ型拡張領域、前記ｎ型半導体領
域、前記ソース、ドレインｎ型拡散領域が順に位置し、 チャネル領域から前記第２のサイドウォールスペーサの
端部に向かって前記ｎ型領域に、前記ソース、ドレイン
ｐ型拡張領域、前記ｐ型半導体領域、前記ソース、ドレ
インｐ型拡散領域が順に位置することを特徴とする半導
体集積回路装置の製造方法。 - 【請求項３９】 請求項２６記載の半導体集積回路装置
の製造方法において、チャネル領域から前記第１のサイ
ドウォールスペーサの端部に向かって前記ｐ型領域に、
前記ソース、ドレインｎ型拡張領域、前記ｎ型半導体領
域、前記コバルトシリサイド層、前記ソース、ドレイン
ｎ型拡散領域が順に位置し、 チャネル領域から前記第２のサイドウォールスペーサの
端部に向かって前記ｎ型領域に、前記ソース、ドレイン
ｐ型拡張領域、前記ｐ型半導体領域、前記コバルトシリ
サイド層、前記ソース、ドレインｐ型拡散領域が順に位
置することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項４０】 請求項２６記載の半導体集積回路装置
の製造方法において、前記（ｂ）工程は、前記第１のゲ
ート電極に対して自己整合で前記ｐ型領域にｐ型不純物
をイオン注入し、前記ソース、ドレインｎ型拡張領域の
下部に接してｐ型ポケット領域を形成する工程をさらに
含み、前記（ｃ）工程は、前記第２のゲート電極に対し
て自己整合で前記ｎ型領域にｎ型不純物をイオン注入
し、前記ソース、ドレインｐ型拡張領域の下部に接して
ｎ型ポケット領域を形成する工程をさらに含むことを特
徴とする半導体集積回路装置の製造方法。 - 【請求項４１】 請求項２６記載の半導体集積回路装置
の製造方法において、前記第１のゲート電極および前記
第２のゲート電極のゲート長は０.１５μｍ以下、また
は前記第１のサイドウォールスペーサおよび前記第２の
サイドウォールスペーサのスペーサ長が０.０７μｍ以
下であることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項４２】 請求項２６記載の半導体集積回路装置
の製造方法において、前記（ｅ）工程に先立ち、前記基
板の露出表面に選択エピタキシャル層を形成する工程を
さらに含むことを特徴とする半導体集積回路装置の製造
方法。
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