KR100869746B1 - 반도체 소자의 누설전류 모니터링 테그 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 누설전류 모니터링 테그 및 그 제조방법에 관한 것으로서, 특히 반도체 소자의 액티브 영역에서 불순물 영역과 웰의 접합에 의해 생기는 PN다이오드 또는 콘택의 미스 얼라인(mis-align)에 의해 생기는 누설전류를 모니터링하는 테그 및 그 제조방법에 있어서 제 1 도전형 반도체 기판상에 소자 분리막들을 형성하는 단계와, 상기 제 1 도전형 반도체 기판상에 제 2 도전형 웰을 형성하는 단계와, 상기 제 2 도전형 웰 안의 상기 소자 분리막과 소자 분리막 사이의 공간에 제 1 액티브 영역을 정의하고 상기 제 1 액티브 영역들 각각에 제 1 도전형 불순물 영역을 형성하는 단계와, 모니터링 콘택으로부터 상기 제 1 액티브 영역의 경계까지의 거리가 디자인 룰이 허용하는 최소의 값을 갖도록 설계된 레이아웃(layout) 데이터를 사용하여, 제 1 액티브 영역들 각각에 모니터링 콘택을 형성하는 단계와, 상기 제 2 도전형 웰 안에 정의된 제 2 액티브 영역에 콘택들을 형성하는 단계와, 상기 모니터링 콘택들을 연결하는 제 1 메탈라인과 상기 제 2 액티브 영역에 형성된 콘택들을 연결하는 제 2 메탈라인을 형성하는 단계를 더 포함하여 이루어지되, 상기 제 2 액티브 영역에 형성되는 콘택들의 집합은 상기 제 1 액티브 영역들의 집합을 둘러싸는 형태로 형성됨으로써 반도체 소자 제조시의 미세 누설전류를 사전에 정확하게 모니터링할 수 있다.
누설전류, 테그, 모니터링, 콘택
Description
본 발명은 반도체 소자의 누설전류 모니터링(monitoring) 테그(Test Element Group ; TEG) 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 특히 반도체 소자의 액티브 영역(active area)에서 불순물 영역과 웰(well)의 접합에 의해 생기는 PN다이오드 또는 콘택(contact)의 미스 얼라인(mis-align)에 의해 생기는 누설전류를 모니터링하는 테그 및 그 제조방법에 관한 것이다.
반도체 메모리 소자의 제조에 있어서, 소자의 집적도가 증가함에 따라 노광 작업(lithography)를 위한 공정 여유도는 갈수록 감소하고 있다. 특히 노광 작업시 반도체 소자의 각 층(layer)들이 정상적으로 정렬되지 못하는 미스 얼라인(mis-align)이 발생할 경우 반도체 소자를 정상적으로 구성하지 못하여 결국 수율의 감소를 초래하게 된다.
트랜지스터의 소스/드레인과 금속 배선을 상호 연결하기 위하여 형성하는 콘택의 경우, 미스 얼라인에 의해 콘택과 소스/드레인이 정상적인 접촉을 형성하지 못하면 누설전류의 급격한 증가가 나타난다. 또한 상기의 공정 조건의 이상에 따른 누설전류 증가의 측면 이외에도 소오스/드레인(source/drain) 영역과 웰 영역 간에 형성되는 PN접합 다이오드영역에서의 임플란트(implant) 공정 조건에 따른 다이오드 누설전류 역시 소자의 특성을 크게 좌우하는 요소이다.
특히, 플래시 메모리(flash memory) 소자는 한번 쓰여진(writing) 데이터를 오랜 시간 동안 유지(retention) 하여야 하며 또한 셀(cell) 영역에서의 집적도를 계속 높여 나가야만 경쟁력을 가질 수 있다. 이러한 맥락에서는 90nm 테크노드(tech. node)이하의 플래시 메모리 소자 제조에 있어서는 작은 공정의 변화를 정확하게 미리 파악할 수 있는 능력이 요구된다.
특히 90nm 테크노드 이하에서는 콘택이 액티브 영역에 랜딩(landing)되는 경우, 정밀한 컨트롤이 요구되는데, 공정상의 오버레이 미스얼라인먼트(overlay mis-alignment)에 대한 마진(margin)이 충분하지 못하면, 누설전류의 증가를 필연적으로 유발할 수밖에 없으며, 이는 특히 플래시 메모리 소자의 보관된 데이터의 유지특성(data retention) 측면에서 치명적인 불량을 유발할 수 있다. 또한, 이러한 데이터 유지특성 저하는 상기 설명한 소오스/드레인과 웰 간에 형성되는 PN접합 다이오드의 누설전류에 의해서도 발생된다.
일반적으로 반도체 소자를 제조하는 과정에서 발생된 공정 이상 여부를 모니터링하기 위하여 다이(die)와 다이 사이의 스크라이브 라인(scribe line)에 모니터링 테그를 형성한다. 이렇게 형성된 모니터링 테그 중에는 PN 접합에서의 누설전류를 측정하기 위한 패턴이 존재하는바, 이러한 패턴은 일반적으로 웰 및 PN접합이 형성된 넓은 액티브 영역에 다수개의 콘택을 형성시킨 구조이다.
도 1a에는 누설 전류를 측정하기 위하여 사용되는 일반적인 모니터링 테그의 평면도가 나타나 있고, 도 1b에는 도 1a 부분의 1-1' 방향의 단면도가 나타나 있다.
도 1b에 나타난 것과 같이 이러한 모니터링 테그는 반도체 기판(11)에 소자 분리막(12)이 형성되어 있으며, 소자 분리막(12)으로 분리된 액티브 영역에는 이온주입공정에 의해 형성된 웰(미도시) 및 불순물층(미도시)으로 구성되는 PN접합(13)이 있고, 그 위에 접촉저항을 감소시키기 위한 티타늄 또는 코발트 실리사이드층(14)이 형성되며, 이러한 실리사이드층(14)은 후에 형성된 콘택(16)을 통해 제 1 메탈층(metal layer ; 17)과 연결되어 있다. 또한, 제 1 메탈층(17)과 액티브 영역 사이는 절연막인 PMD층(Pre-Metal Dielectric ; 15)이 채워져 있다.
이와 같은 구조의 모니터링 테그를 사용할 경우, 이온주입시 주입되는 불순물의 양, 이온 주입 에너지, 실리사이드층(14)의 두께와 같은 공정 조건의 이상 진행으로 인해 PN접합(13)에서 발생하는 누설 전류를 모니터링 할 수 있다. 누설전류는 제 1 메탈층(17)과 PN접합(13)부분의 웰에 형성된 웰 픽업 콘택(미도시됨)과 연결된 제 2 메탈층(미도시됨)을 양극으로 소정의 전압을 가한 뒤 PN접합(13) 부분에서 흐르는 전류를 측정하면 구할 수 있다. 예를 들어, N+형 액티브와 P형 웰의 접합에서는 제1 메탈층(17)에 양극 전압을, P+형 액티브와 N형 웰의 접합에서는 제1 메탈층(17)에 음극 전압을 인가하게 된다.
그러나 이러한 구조의 패턴에서는 노광 공정 시 콘택(16)과 액티브 영역 간 에 미스얼라인이 발생한 경우에도 콘택(16)과 액티브 영역의 접촉 면적이 변화되는 것은 아니므로 누설 전류가 급격히 증가하는 현상은 발생되지 않는다.
따라서 콘택(16)의 미스얼라인에 의한 여부 및 그에 의한 누설전류를 알아보기 위해서는 이러한 목적에 부합하는 새로운 모니터링 테그를 형성하여야 한다. 그리고 아직 액티브 영역에 랜딩(landing)하는 콘택(16)의 오버레이(overlay) 미스얼라인먼트(misalignment)에 의한 누설전류를 효과적으로 모니터링하고 동시에 소오스/드레인과 웰 간에 형성되는 PN접합 다이오드 영역의 누설전류특성을 정확히 모니터링할 수 있는 모니터링 테그는 체계적으로 개발되어 있지 않은 실정이다.
따라서 본 발명의 목적은 반도체 소자의 누설전류 모니터링 테그 및 그 제조방법에 있어서, 액티브 영역에 형성되는 콘택의 미스 얼라인과 그에 따른 누설전류를 효과적으로 모니터링하고 동시에 액티브 영역 안의 불순물 영역과 웰 간에 형성되는 PN접합 다이오드 영역의 미세 누설전류특성을 정확히 모니터링할 수 있는 방법을 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 누설전류 모니터링 테그(monitoring TEG) 제조방법의 일 특징은, 제 1 도전형 반도체 기판상에 소자 분리막들을 형성하는 단계; 상기 제 1 도전형 반도체 기판상에 제 2 도전형 웰을 형성하는 단계; 상기 제 2 도전형 웰 안의 상기 소자 분리막과 소자 분리막 사이의 공간에 제 1 액티브 영역을 정의하고 상기 제 1 액티브 영역들 각각에 제 1 도전형 불순물 영역을 형성하는 단계; 및 모니터링 콘택으로부터 상기 제 1 액티브 영역의 경계까지의 거리가 디자인 룰이 허용하는 최소의 값을 갖도록 설계된 레이아웃(layout) 데이터를 사용하여, 상기 제 1 액티브 영역들 각각에 상기 모니터링 콘택을 형성하는 단계; 상기 제 2 도전형 웰 안에 정의된 제 2 액티브 영역에 콘택들을 형성하는 단계; 및 상기 모니터링 콘택들을 연결하는 제 1 메탈라인과 상기 제 2 액티브 영역에 형성된 콘택들을 연결하는 제 2 메탈라인을 형성하는 단계;를 더 포함하여 이루어지되, 상기 제 2 액티브 영역에 형성되는 콘택들의 집합은 상기 제 1 액티브 영역들의 집합을 둘러싸는 형태로 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 누설전류 모니터링 테그의 일 특징은, 제 1 도전형 반도체 기판상 형성된 소자 분리막들; 상기 제 1 도전형 반도체 기판상에 형성된 제 2 도전형 웰; 상기 제 2 도전형 웰 안의 상기 소자 분리막과 소자 분리막 사이의 공간에 제 1 액티브 영역이 정의되고 정의된 제 1 액티브 영역들 각각에 형성된 제 1 도전형 불순물 영역; 및 모니터링 콘택으로부터 상기 제 1 액티브 영역의 경계까지의 거리가 디자인 룰이 허용하는 최소의 값을 갖도록 설계된 레이아웃(layout) 데이타를 사용하여, 상기 제 1 액티브 영역들 각각에 형성된 상기 모니터링 콘택; 상기 제 2 도전형 웰 안에 정의된 제 2 액티브 영역에 형성된 콘택들; 및 상기 모니터링 콘택들을 연결하는 제 1 메탈라인과 상기 제 2 액티브 영역에 형성된 콘택들을 연결하는 제 2 메탈라인;을 더 포함하여 이루어지되, 상기 제 2 액티브 영역에 형성되는 콘택들의 집합은 상기 제 1 액티브 영역들의 집합을 둘러싸는 형태로 형성되는 것을 특징으로 한다.
여기서 모니터링 콘택은 미스얼라인 검사 대상이 되는 콘택을 지칭한다.
여기서 제 1 도전형을 P형으로 제 2 도전형을 N형으로 하여 설명하지만, 제 1 도전형을 N형으로 제 2 도전형을 P형으로 하여 제조할 수 있음은 물론이다.
발명의 다른 목적, 특징 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자의 누설전류 모니터링 테그 및 그 제조방법은 액티브 영역에 형성되는 콘택의 미스 얼라인과 그에 따른 누설전류를 효과적으로 모니터링하고 동시에 액티브 영역 안의 불순물 영역과 웰 간에 형성되는 PN접합 다이오드 영역의 미세 누설전류특성을 정확히 모니터링할 수 있는 효과가 있다.
또한 누설전류 발생에 따른 반도체 소자의 품질 저하를 사전에 정확하게 모니터링할 수 있으므로 이러한 모니터링 테그를 이용한 공정관리를 통하여 반도체 소자 생산에 있어서 수율의 향상을 꾀할 수 있으며 나아가 궁극적으로 반도체 소자의 전반적인 제조 비용을 절감하는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
도 2a 내지 도 2d는 본 발명의 일 실시 예에 따른 반도체 소자의 누설전류 모니터링 테그를 나타내는 도면이다.
도 2a는 본 발명의 일 실시 예에 따른 모니터링 테그의 일부분을 나타내는 평면도로서, 모니터링 테그는 누설전류측정의 양극이 되는 제 1 메탈라인(M11 ; 202)과 제 2 메탈라인(M12 ; 204), 네모난 섬 모양으로 형성된 다수의 액티브 영역(210), 액티브 영역(210)안에 형성되며 콘택의 미스얼라인과 그에 의한 누설전류 검사를 위해 형성되는 모니터링 콘택(M1C ; 208), 및 웰에 흐르는 누설전류를 제 2 메탈라인(204)으로 전달하는 역할을 하는 웰 픽업 콘택(206)으로 구성된다.
도 2d에도 도시되어 있지만 우선 제 1 도전형 반도체 기판(200)상에 제 2 도전형 웰(214)이 형성되고 제 2 도전형 웰(214) 안에 제 1 도전형 불순물 영역(216)이 형성되는데, 상기 제 1 도전형 불순물 영역(216)이 형성되는 영역이 액티브 영역(210)으로 정의된다. 액티브 영역(210)은 소오스/드레인을 포함하는 트랜지스터 등이 형성되는 영역을 대표하기 위해 형성된 것이다. 각각의 액티브 영역(210) 사이에는 소자 분리막으로서 STI 영역(212)이 형성되어있다.
각각의 액티브 영역(210)의 제 2 도전형 웰(214)과 제 1 도전형 불순물 영 역(216)으로 구성되는 PN접합 다이오드 영역에서는 누설전류가 흐르게 되고, 또한 모니터링 콘택(208)이 공정 이상으로 미스 얼라인(mis-align)되는 경우 액티브 영역(210)이 아닌 STI 영역(212)에 모니터링 콘택(208)이 걸치게 되는데, 이때에도 다량의 누설전류가 흐르게 된다.
모니터링 콘택(208)의 미스얼라인과 그에 의한 누설전류를 쉽게 측정하기 위하여 모니터링 콘택(208)으로부터 액티브 영역(210) 경계까지의 거리가 디자인 룰이 허용하는 최소값이 되도록 레이아웃되고 그 레이아웃 데이터를 이용하여 액티브 영역(210)을 형성한다. 따라서 공정이상이 있을 경우 모니터링 콘택(208)은 쉽게 미스얼라인되고 누설전류는 다량이 증가할 것이다.
여기서, 액티브 영역(210)들과 그에 형성되는 모니터링 콘택(208)들은 미세한 누설전류까지 측정하기 위해 다수의 섬(island) 모양으로 배치되어 있다. 또한 모니터링 콘택(208)들은 제 1 메탈라인(202)으로 연결되어 있다.
결국, 누설전류는 제 1 메탈라인(202), 모니터링 콘택(208), 제 1 도전형 불순물 영역(216), 제 2 도전형 웰(214)의 경로로 이동하게 되는데, 전류 측정을 위해 웰 픽업 콘택(206)을 다수 형성하여 제 2 도전형 웰(214)에 흐르는 누설전류가 웰 픽업 콘택(206)들을 연결하는 제 2 메탈라인(204)으로 흘러들어가게 된다. 상기 웰 픽업 콘택(206)들은 제 2 도전형 웰(214) 내에 형성된 웰 픽업 액티브 영역 안에 형성되게 된다.
여기서, 웰 픽업 콘택(206)의 집합은 다수의 섬 모양으로 배치되어 있는 액티브 영역(210)들과 그에 형성되는 모니터링 콘택(208)들의 집합을 둘러싸는 형태 로 배치되어, 제 2 도전형 웰(214)에 흐르는 누설전류를 최대한 흡수할 수 있게된다.
누설전류는 제 1 메탈라인(202)과 제 2 메탈라인(204)을 양극으로 소정의 전압을 가한 뒤 흐르는 전류를 측정하면 구할 수 있다.
도 2b는 본 발명의 일 실시 예에 따른 모니터링 테그의 또 다른 일부분을 나타내는 평면도로서, 제 1 메탈라인(202)과 제 2 메탈라인(204)은 같은 메탈층에서 형성되고 겹치지 않게 배선되어 있다.
도 2b를 참조하면, 웰 픽업 콘택(206)의 집합이 제 1 메탈라인(202)과 제 2 메탈라인(204)이 겹치지 않으면서도 상기 모니터링 콘택(208)들의 집합을 최대한 둘러싸게 하기 위하여, 메탈라인 간의 교차를 피하기 위한 부분은 제 1 메탈라인(202)과 제 2 메탈라인(204)의 거리(Dm)가 최소의 디자인 룰을 가지도록 하였다.
도 2c는 본 발명의 일 실시 예에 따른 모니터링 테그의 액티브 영역(210)들과 그에 형성되는 모니터링 콘택(208)들을 확대하여 나타낸 평면도이다.
여기서, 각각의 액티브 영역(210)은 네모난 섬모양으로 정의되고 내부에 모니터링 콘택(208)이 형성된다. 여기서 모니터링 콘택(208)은 액티브 영역(210)의 경계와 (a)의 거리를 가지고 형성되며, 액티브 영역(210)과 액티브 영역(210)의 거리는 (b)이며, 모니터링 콘택(208) 사이즈(size)는 (c)이다.
본 발명은 모니터링 콘택(208)으로부터 상기 액티브 영역(210) 경계까지의 거리인 (a)가 디자인 룰이 허용하는 최소의 값을 갖도록 설계된 레이아웃(layout) 데이터를 사용하여, 상기 액티브 영역(210)들 각각에 상기 모니터링 콘택(208)을 형성하는 것을 일 실시 예로 한다.
또한, 필요하다면, 액티브 영역(210)과 액티브 영역(210)의 거리인 (b)와, 모니터링 콘택(208) 사이즈(size)인 (c) 값을 변화시킨 레이아웃(layout) 데이터를 사용하여 모니터링 테그를 제조하여 여러 조건에서 누설전류를 모니터링 할 수도 있다.
도 2d는 본 발명의 일 실시 예에 따른 모니터링 테그 중 도 2c에서 보이는 A-B 방향의 단면을 나타낸 도면이다. 도 2d를 참조하여 모니터링 테그의 제조 순서는 다음과 같다.
우선, 제 1 도전형 반도체 기판(200)상에 소자 분리막으로서 STI 영역(212)이 형성되고, 이온주입으로 제 2 도전형 웰(214)이 형성되며, 제 2 도전형 웰(214) 안에 제 1 도전형 불순물 영역(216)이 형성되는데, 상기 제 1 도전형 불순물 영역(216)이 형성되는 영역이 액티브 영역(210)으로 정의된다.
바람직하게는 상기 제 2 도전형 웰(214)과 상기 제 1 도전형 불순물 영역(216)은 메모리 셀의 웰 영역과 소오스 또는 드레인 영역을 형성하는 공정조건으로 형성될 수 있다.
여기서 제 2 도전형 웰(214)과 제 1 도전형 불순물 영역(216)이 접하는 부분에서 PN접합 다이오드 영역이 형성되며, STI 영역(212)에 의해 분리되어 섬(island) 다이오드들의 형태(이하 '섬 다이오드'라 한다.)를 가진다. PN접합 다이오드 영역에서는 모니터링 대상인 누설전류가 흐른다.
이어, 코발트(Cobalt) 또는 니켈(Nikel) 실리사이드층(silicide layer ; 218)이 제 1 도전형 불순물 영역(216) 상부에 형성된다. 이는 추후 형성되는 모니터링 콘택(208)과 제 1 도전형 불순물 영역(216)의 접촉 저항을 줄이기 위함이다.
이어, 제 1 도전형 불순물 영역(216) 상에 모니터링 콘택(208)이 형성되고 층간 절연막인 PMD층(Pre-Metal Dielectric layer ; 220)이 형성되며, 모니터링 콘택(208)들의 상부를 연결하는 제 1 메탈라인(202)이 형성된다. 이때 도 2d에 도시되지는 않았지만, 제 2 도전형 웰(214) 안의 웰 픽업 액티브 영역에 웰 픽업 콘택(206)들이 형성될 것이며, 웰 픽업 콘택(206)들을 연결하는 제 2 메탈라인(204)이 형성될 것이다.
여기서, 공정이상으로 콘택의 미스얼라인이 발생한다면 모니터링 콘택(208)은 액티브 영역(210)과 STI 영역(212)의 경계에 걸칠 수 있고, 누설전류가 다량 발생하게 될 것이다.
도 3a 내지 도 3b는 본 발명의 일 실시 예에 따른 모니터링 테그에서 측정된 섬 모양의 PN접합 다이오드 영역에서의 접합 누설 전류(junction leakage current)를 나타내는 그래프도이다.
도 3a 내지 도 3b의 가로축은 다수의 섬 다이오드를 가진 모니터링 테그에서 검출된 누설 전류를 섬 다이오드 숫자로 나누어 한 개의 섬 다이오드에서 검출되는 접합 누설 전류로 환산한 값을 나타내며 단위는 [uA]이다. 세로축은 검출확률을 %의 단위로 표시한 것이다. 또한, 도 3a는 모니터링 테그가 N+형 불순물 영역과 P형 웰을 가지는 경우(제 1 도전형이 N형)이고 도 3b는 P+형 불순물 영역과 N형 웰을 가지는 경우(제 1 도전형이 P형)를 나타낸 것이다.
여기서 실험은 모니터링 테그에 섬 다이오드가 20, 40, 60, 80, 100, 및 200개가 형성되어 있는 경우의 결과를 각각 도시 하였고, 누설전류 측정을 위해 모니터링 테그에 1V의 전압을 가하였다.
도 3a 내지 도 3b를 참조하면, 본 실험 결과는 플래시 메모리 소자의 90nm급 공정을 진행하여 실제 모니터링 테그로부터 얻은 하나의 섬 다이오드 당 접합 누설전류를 나타낸 것이다. 여기서 모니터링 테그의 섬 다이오드의 개수가 증가할수록 하나의 섬 다이오드당 검출되는 누설 전류 수준이 낮은 결과를 볼 수 있다.
이는 도 3a와 도 3b에서 공통적으로 나타나는 결과이며, 이 결과를 통해 반도체 소자의 접합 누설 전류를 모니터링할 때에는 섬 다이오드의 개수를 증가시키면 증가시킬수록 미세한 누설전류까지도 측정할 수 있으므로 검출력이 향상된다는 것을 알 수 있다. 본 결과를 통해 바람직하게는 섬 다이오드의 개수는 100개 이상일 수 있다.
섬 다이오드 200개를 가지는 모니터링 테그로 실험한 결과, 도 3a에서는 검출된 누설전류의 수준은 하나의 섬 다이오드당 22uA정도가 검출되었고, 도3b에서는 23.5uA정도가 검출되었다. 본 결과를 볼 때에 본 발명에서 제안된 테그는 실제 반도체 소자의 제조 시에 유효하게 사용될 수 있다는 점을 나타낸다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시 예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.
도 1a 내지 도 2b는 일반적인 반도체 소자의 누설전류 모니터링 테그를 나타내는 도면
도 2a 내지 도 2d는 본 발명의 일 실시 예에 따른 반도체 소자의 누설전류 모니터링 테그를 나타내는 도면
도 3a 내지 도 3b는 본 발명의 일 실시 예에 따른 반도체 소자의 누설전류 모니터링 테그를 통해 측정한 누설전류를 나타내는 도면
*도면의 주요 부분에 대한 부호의 설명
200 : 제 1 도전형 반도체 기판 202 : 제 1 메탈라인
204 : 제 2 메탈라인 206 : 웰 픽업 콘택
208 : 모니터링 콘택 210 : 액티브 영역
212 : STI 영역 214 : 제 2 도전형 웰
216 : 제 1 도전형 불순물 영역 218 : 실리사이드층
220 : PMD층
Claims (8)
- 제 1 도전형 반도체 기판상에 소자 분리막들을 형성하는 단계;상기 제 1 도전형 반도체 기판상에 제 2 도전형 웰을 형성하는 단계;상기 제 2 도전형 웰 안의 상기 소자 분리막과 소자 분리막 사이의 공간에 제 1 액티브 영역을 정의하고 상기 제 1 액티브 영역들 각각에 제 1 도전형 불순물 영역을 형성하는 단계; 및모니터링 콘택으로부터 상기 제 1 액티브 영역의 경계까지의 거리가 디자인 룰이 허용하는 최소의 값을 갖도록 설계된 레이아웃(layout) 데이터를 사용하여, 상기 제 1 액티브 영역들 각각에 상기 모니터링 콘택을 형성하는 단계;상기 제 2 도전형 웰 안에 정의된 제 2 액티브 영역에 콘택들을 형성하는 단계; 및상기 모니터링 콘택들을 연결하는 제 1 메탈라인과 상기 제 2 액티브 영역에 형성된 콘택들을 연결하는 제 2 메탈라인을 형성하는 단계;를 더 포함하여 이루어지되,상기 제 2 액티브 영역에 형성되는 콘택들의 집합은 상기 제 1 액티브 영역들의 집합을 둘러싸는 형태로 형성되는 것을 특징으로 하는 반도체 소자의 누설전류 모니터링 테그 제조방법.
- 삭제
- 제 1 항에 있어서,상기 제 2 도전형 웰과 상기 제 1 도전형 불순물 영역은 메모리 셀의 웰 영역과 소오스 또는 드레인 영역을 형성하는 공정조건으로 형성되는 것을 특징으로 하는 반도체 소자의 누설전류 모니터링 테그 제조방법.
- 제 1 항에 있어서,상기 제 1 액티브 영역들 각각에 상기 모니터링 콘택을 형성하는 단계이전에, 상기 제 1 액티브 영역들 각각의 상부에 티타늄 실리사이드층 또는 코발트 실리사이드층을 형성하는 단계;를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 누설전류 모니터링 테그 제조방법.
- 제 1 도전형 반도체 기판상 형성된 소자 분리막들;상기 제 1 도전형 반도체 기판상에 형성된 제 2 도전형 웰;상기 제 2 도전형 웰 안의 상기 소자 분리막과 소자 분리막 사이의 공간에 제 1 액티브 영역이 정의되고 정의된 제 1 액티브 영역들 각각에 형성된 제 1 도전형 불순물 영역; 및모니터링 콘택으로부터 상기 제 1 액티브 영역의 경계까지의 거리가 디자인 룰이 허용하는 최소의 값을 갖도록 설계된 레이아웃(layout) 데이타를 사용하여, 상기 제 1 액티브 영역들 각각에 형성된 상기 모니터링 콘택;상기 제 2 도전형 웰 안에 정의된 제 2 액티브 영역에 형성된 콘택들; 및상기 모니터링 콘택들을 연결하는 제 1 메탈라인과 상기 제 2 액티브 영역에 형성된 콘택들을 연결하는 제 2 메탈라인;을 더 포함하여 이루어지되,상기 제 2 액티브 영역에 형성되는 콘택들의 집합은 상기 제 1 액티브 영역들의 집합을 둘러싸는 형태로 형성되는 것을 특징으로 하는 반도체 소자의 누설전류 모니터링 테그.
- 삭제
- 제 5 항에 있어서,상기 제 2 도전형 웰과 상기 제 1 도전형 불순물 영역은 메모리 셀의 웰 영역과, 소오스 또는 드레인 영역을 형성하는 공정조건으로 형성되는 것을 특징으로 하는 반도체 소자의 누설전류 모니터링 테그.
- 제 5 항에 있어서,상기 제 1 액티브 영역의 상부와 상기 모니터링 콘택의 사이에 각각에 형성된 티타늄 실리사이드층 또는 코발트 실리사이드층;을 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 누설전류 모니터링 테그.
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