KR20200056878A - 테스트 패턴 그룹 및 상기 테스트 패턴 그룹을 포함하는 반도체 장치 - Google Patents

테스트 패턴 그룹 및 상기 테스트 패턴 그룹을 포함하는 반도체 장치 Download PDF

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Abstract

본 개시의 일 실시예에 따른 테스트 패턴 그룹은 복수의 테스트 패턴들을 포함하고, 상기 복수의 테스트 패턴들 각각은 제1 영역 및 제2 영역을 포함하는 기판; 상기 기판의 상기 제1 영역 상에 연장된 핀을 포함하는 제1 핀 그룹; 상기 기판의 상기 제2 영역 상에 연장된 핀을 포함하는 제2 핀 그룹; 상기 제1 핀 그룹의 상부에 위치하여 상기 제1 핀 그룹의 핀을 교차하도록 형성된 제1 게이트 구조체; 상기 제2 핀 그룹의 상부에 위치하여 상기 제2 핀 그룹의 핀을 교차하도록 형성된 제2 게이트 구조체; 상기 제1 게이트 구조체의 측부에 형성된 제1 소스/드레인; 상기 제2 게이트 구조체의 측부에 형성된 제2 소스/드레인; 상기 제1 소스/드레인 상에 형성된 제1 소스/드레인 컨택; 상기 제2 소스/드레인 상에 형성된 제2 소스/드레인 컨택; 상기 제1 게이트 구조체 상에 형성된 제1 게이트 컨택; 및 상기 제2 게이트 구조체 상에 형성된 제2 게이트 컨택;을 포함하고, 상기 제1 핀 그룹이 포함하는 핀의 개수는 상기 제2 핀 그룹이 포함하는 핀의 개수보다 많은 것을 특징으로 할 수 있다.

Description

테스트 패턴 그룹 및 상기 테스트 패턴 그룹을 포함하는 반도체 장치{Test pattern group and semiconductor device including the same}
본 개시의 기술적 사상은 테스트 패턴 그룹 및 상기 테스트 패턴 그룹을 포함하는 반도체 장치에 관한 것이다.
반도체 장치 상의 반도체 소자들의 고집적화 추세에 따라, 상기 반도체 소자들의 구성 요소 간의 정렬, 격리, 및 전기적 연결은 상기 반도체 소자들의 수율에 영향을 미치는 중요한 문제가 되고 있다. 이에 따라, 상기 반도체 소자의 제조 공정의 여러 단계들에 있어서, 상기 반도체 소자의 구성 요소들이 설계된 대로 형성되고 작동하는지 테스트하기 위한 테스트 패턴 그룹이 제안되었다.
본 개시의 기술적 사상이 해결하고자 하는 과제는 핀의 절단 공정에서 제거되지 않고 남아있는 기생핀과 반도체 소자들의 컨택 사이의 전기적 단락을 방지하기 위해 테스트 되는 테스트 패턴 그룹 및 상기 테스트 패턴 그룹을 포함하는 반도체 장치를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 개시의 일 실시예로 복수의 테스트 패턴들을 포함하는 테스트 패턴 그룹을 제공한다. 상기 복수의 테스트 패턴들 각각은 제1 영역 및 제2 영역을 포함하는 기판; 상기 기판의 상기 제1 영역 상에 연장된 핀을 포함하는 제1 핀 그룹; 상기 기판의 상기 제2 영역 상에 연장된 핀을 포함하는 제2 핀 그룹; 상기 제1 핀 그룹의 상부에 위치하여 상기 제1 핀 그룹의 핀을 교차하도록 형성된 제1 게이트 구조체; 상기 제2 핀 그룹의 상부에 위치하여 상기 제2 핀 그룹의 핀을 교차하도록 형성된 제2 게이트 구조체; 상기 제1 게이트 구조체의 측부에 형성된 제1 소스/드레인; 상기 제2 게이트 구조체의 측부에 형성된 제2 소스/드레인; 상기 제1 소스/드레인 상에 형성된 제1 소스/드레인 컨택; 상기 제2 소스/드레인 상에 형성된 제2 소스/드레인 컨택; 상기 제1 게이트 구조체 상에 형성된 제1 게이트 컨택; 및 상기 제2 게이트 구조체 상에 형성된 제2 게이트 컨택;을 포함하고, 상기 제1 핀 그룹이 포함하는 핀의 개수는 상기 제2 핀 그룹이 포함하는 핀의 개수보다 많은 것을 특징으로한다.
본 개시의 일 실시예로 복수의 테스트 패턴들을 포함하는 테스트 패턴 그룹을 제공한다. 상기 복수의 테스트 패턴들은 각각 제1 테스트 패턴; 및 상기 제1 테스트 패턴의 하부의 제2 테스트 패턴;을 포함하고, 상기 제1 테스트 패턴은 제1 영역 및 제2 영역을 포함하는 기판; 상기 기판의 상기 제1 영역 상에 연장된 핀을 포함하는 제1 핀 그룹; 상기 기판의 상기 제2 영역 상에 연장되고, 상기 제1 핀 그룹의 핀보다 적은 개수의 핀을 포함하는 제2 핀 그룹; 상기 제1 핀 그룹의 상부에 위치하여 상기 제1 핀 그룹의 핀을 교차하도록 형성된 제1 게이트 구조체; 상기 제2 핀 그룹의 상부에 위치하여 상기 제2 핀 그룹의 핀을 교차하도록 형성된 제2 게이트 구조체; 상기 제1 게이트 구조체의 측부에 형성된 제1 소스/드레인; 상기 제2 게이트 구조체의 측부에 형성된 제2 소스/드레인; 상기 제1 소스/드레인 상에 형성된 제1 소스/드레인 컨택; 상기 제2 소스/드레인 상에 형성된 제2 소스/드레인 컨택; 상기 제1 게이트 구조체 상에 형성된 제1 게이트 컨택; 및 상기 제2 게이트 구조체 상에 형성된 제2 게이트 컨택;을 포함하고, 상기 제2 테스트 패턴은 상기 기판 상에 연장된 핀을 포함하는 제3 핀 그룹; 상기 제3 핀 그룹의 상부에 위치하여 상기 제3 핀 그룹의 핀을 교차하도록 형성된 제3 게이트 구조체; 상기 제3 게이트 구조체의 측부에 형성된 제3 소스/드레인; 및 상기 제3 소스/드레인 상에 형성된 제3 소스/드레인 컨택;을 포함하고, 상기 제1 핀 그룹의 핀과 상기 제2 핀 그룹의 핀은 전기적으로 연결되지 않는 것을 특징으로 한다.
본 개시의 일 실시예로 반도체 소자들이 형성되는 소자 영역; 상기 소자 영역들을 둘러싸는 스크라이브 레인; 및 상기 스크라이브 레인 상에 형성된 복수의 테스트 패턴들을 포함하는 테스트 패턴 그룹;을 포함하고, 상기 복수의 테스트 패턴들은 각각 제1 영역 및 제2 영역을 포함하는 기판; 상기 기판의 상기 제1 영역 상에 연장된 핀을 포함하는 제1 핀 그룹; 상기 기판의 상기 제2 영역 상에 연장된 핀을 포함하는 제2 핀 그룹; 상기 제1 핀 그룹의 상부에 위치하여 상기 제1 핀 그룹의 핀을 교차하도록 형성된 제1 게이트 구조체; 상기 제2 핀 그룹의 상부에 위치하여 상기 제2 핀 그룹의 핀을 교차하도록 형성된 제2 게이트 구조체; 상기 제1 게이트 구조체의 측부에 형성된 제1 소스/드레인; 상기 제2 게이트 구조체의 측부에 형성된 제2 소스/드레인; 상기 제1 소스/드레인 상에 형성된 제1 소스/드레인 컨택; 상기 제2 소스/드레인 상에 형성된 제2 소스/드레인 컨택; 상기 제1 게이트 구조체 상에 형성된 제1 게이트 컨택; 및 상기 제2 게이트 구조체 상에 형성된 제2 게이트 컨택;을 포함하고, 상기 제1 핀 그룹 및 상기 제2 핀 그룹은 전기적으로 연결되지 않고, 상기 제1 핀 그룹이 포함하는 핀의 개수는 상기 제2 핀 그룹이 포함하는 핀의 개수보다 많은 것을 특징으로 하는 반도체 장치를 제공한다.
본 개시의 기술적 사상에 따른 반도체 장치는 테스트 패턴 그룹을 포함함으로써, 반도체 소자의 제조 공정에서 기생핀과 게이트 컨택의 전기적 단락을 방지하여 반도체 소자의 생산 공정의 유연성을 증가시킬 수 있다.
본 개시의 기술적 사상에 따른 반도체 장치는 테스트 패턴 그룹을 포함함으로써, 반도체 소자의 제조 공정에서 기생핀과 소스/드레인 컨택의 전기적 단락을 방지하여 반도체 소자의 생산 공정의 유연성을 증가시킬 수 있다.
도 1 내지 도 4b는 기판 상에 반도체 소자를 형성하는 공정을 보여주는 도면이다.
도 5는 본 개시의 일 실시예에 따른 반도체 소자들이 집적된 반도체 장치를 보여주는 도면이다.
도 6은 도 5의 A 영역을 확대한 도면이다.
도 7은 본 개시의 테스트 패턴 그룹을 확대한 평면도이다.
도 8은 본 개시의 일 실시예인 테스트 패턴을 보여주는 사시도이다.
도 9는 본 개시의 일 실시예인 상기 테스트 패턴을 도 8의 A-A에 따라 절단한 단면도이다.
도 10a는 본 개시의 일 실시예인 상기 테스트 패턴을 도 8의 B-B에 따라 절단한 단면도이다.
도 10b는 본 개시의 일 실시예인 상기 테스트 패턴을 도 8의 C-C에 다라 절단한 단면도이다.
도 11은 본 개시의 일 실시예인 상기 테스트 패턴의 사시도이다.
도 12는 본 개시의 일 실시예인 상기 테스트 패턴의 평면도이다.
도 13은 본 개시의 일 실시예인 상기 복수의 테스트 패턴들을 포함하는 테스트 패턴 그룹의 평면도이다.
도 14는 본 개시의 일 실시예인 상기 테스트 패턴의 평면도이다.
도 15는 본 개시의 일 실시예인 상기 테스트 패턴의 사시도이다.
도 16은 본 개시의 일 실시예인 상기 테스트 패턴의 평면도이다.
도 17은 본 개시의 일 실시예인 상기 복수의 테스트 패턴들을 포함하는 테스트 패턴 그룹의 평면도이다.
도 18은 본 개시의 일 실시예인 상기 테스트 패턴의 사시도이다.
도 19는 본 개시의 일 실시예인 상기 테스트 패턴의 평면도이다.
도 20은 본 개시의 일 실시예인 상기 복수의 테스트 패턴들을 포함하는 테스트 패턴 그룹의 평면도이다.
도 21은 본 개시의 일 실시예인 테스트 패턴을 포함하는 반도체 장치를 보여주는 도면이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예들에 대해 상세히 설명한다.
도 1 내지 도 4b는 기판 상에 반도체 소자를 형성하는 공정을 보여주는 도면이다.
보다 구체적으로, 도 1은 기판(W) 상에 복수의 핀들(F1, F2, F3)을 형성하는 공정을 보여주는 도면이다.
도 1을 참조할 때, 상기 기판(W) 상에는 복수의 핀들(F1, F2, F3)이 형성될 수 있다. 상기 기판(W) 상에 형성되는 복수의 핀들(F1, F2, F3)의 개수는 도 1에서는 3개이지만 이에 한정되지 않고 보다 다양한 개수일 수 있다.
상기 복수의 핀들(F1, F2, F3)은 상기 기판(W)으로부터 돌출되어 형성될 수 있고, 또한 제1 방향(X)으로 연장될 수 있다. 상기 복수의 핀들(F1, F2, F3) 상호 간의 제2 방향(Y)의 이격 거리는 약 10nm 내지 약 200nm 사이일 수 있다.
상기 기판(W) 상에 상기 복수의 핀들(F1, F2, F3)이 형성되면, 상기 복수의 핀들(F1, F2, F3) 중 일부 핀(F3)의 일정 부분(F3’)을 제거하는 공정이 추가적으로 진행될 수 있다. 상기 제거 대상인 핀(F3)의 절단면을 기준으로 상기 핀(F3)이 절단되지 않은 기판(W)의 영역을 제1 영역(W1)으로 지칭하고, 상기 핀(F3)이 절단된 기판(W)의 영역을 제2 영역(W2)으로 지칭한다.
상기 절단 대상인 핀(F3)의 일부를 제거함으로써, 상기 기판(W)의 제1 영역(W1) 및 제2 영역(W2) 상에 형성되는 핀들의 개수는 상호 다를 수 있다. 상기 기판(W) 상에 다양한 개수의 핀들을 형성하면서, 상기 기판(W) 상에 다양한 사양의 반도체 소자들을 형성할 수 있다. 예를 들어, 상기 기판(W)의 제1 영역(W1) 상에 형성되는 반도체 소자는 제2 영역(W2) 상에 형성되는 반도체 소자보다 많은 개수의 핀들(F1, F2, F3)을 포함할 수 있다.
상기 제거 대상인 핀(F3)의 제거 영역(F3’)은 포토 에칭(photo etching) 공정을 통해 제거될 수 있다. 상기 포토 에칭 공정에서, 상기 제거 대상인 핀(F3)이 정상적으로 절단되면 상기 핀(F3)의 절단면이 매끄러울 수 있지만, 상기 제거 대상인 핀(F3)이 정상적으로 절단되지 않으면 상기 핀(F3)의 절단면에서 상기 제2 영역(W2)으로 돌출된 기생핀(F’)이 남아있을 수 있다.
도 2를 참조할 때, 상기 복수의 핀들(F1, F2, F3)을 형성하고 상기 일부 핀(F3)의 일정 부분(F3’)을 제거한 후에는, 상기 기판(W) 상의 상기 복수의 핀들(F1, F2, F3)의 측벽의 적어도 일부분을 덮는 분리막(22)을 형성하는 공정이 진행될 수 있다. 상기 분리막(22)은 실리콘 산화물을 포함할 수 있고, STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다.
상기 분리막(22)이 상기 기판(W) 상에 형성되면 상기 복수의 핀들(F1, F2, F3) 상에 제1 및 제2 게이트 구조체(20a, 20b) 및 더미 게이트 구조체(21)를 형성하는 공정이 진행될 수 있다. 도 1을 참조할 때, 상기 제1 게이트 구조체(20a)는 상기 기판(W)의 제1 영역(W1) 상에서 상기 복수의 핀들(F1, F2, F3)을 제2 방향(Y)으로 가로지르도록 형성될 수 있다. 또한, 상기 제2 게이트 구조체(20b)는 상기 기판(W)의 제2 영역(W2) 상에서 상기 복수의 핀들(F1, F2)을 상기 제2 방향(Y)으로 가로지르도록 형성될 수 있다.
상기 기판(W)의 제1 영역(W1) 상에 형성되는 상기 제1 게이트 구조체(20a)는 상기 제2 영역(W2) 상에 형성되는 상기 제2 게이트 구조체(20b)보다 더 많은 핀들(F1, F2, F3)을 가로지를 수 있다.
상기 더미 게이트 구조체(21)는 상기 절단된 핀(F3)의 절단면의 인근에서 상기 복수의 핀들(F1, F2, F3)을 제2 방향(Y)으로 가로지르도록 형성될 수 있다. 상기 더미 게이트 구조체(21)는 상기 제1 영역(W1)에 형성될 반도체 소자와 상기 제2 영역(W2) 상에 형성될 반도체 소자들을 전기적으로 분리하기 위한 구조체일 수 있다.
전술한 바와 같이, 상기 제거 대상인 핀(F3)이 정상적으로 절단 되지 않은 경우에는, 상기 더미 게이트 구조체(21)의 일 측에는 기생핀(F’)이 남아있을 수 있다.
도 3a 및 도 3b를 참조할 때, 상기 기판(W) 상에 상기 제1 및 제2 게이트 구조체(20a, 20b), 상기 더미 게이트 구조체(21)를 형성하는 공정이 진행된 후에는, 제1 소스/드레인(31a) 및 제2 소스/드레인(31b)을 형성하는 공정이 진행될 수 있다.
상기 제1 및 제2 게이트 구조체들(20a, 20b)의 일 측에는 소스가 형성될 수 있고, 타 측에는 드레인이 형성될 수 있다. 상기 소스는 상기 제1 및 제2 게이트 구조체(20a, 20b)에 의해 상기 드레인과 이격될 수 있다. 상기 제1 소스/드레인(31a) 및 상기 제2 소스/드레인(31b)은 에피택셜 성장(epitaxial growth)을 통해서 성장하여 형성될 수 있다.
상기 제1 소스/드레인(31a) 및 상기 제2 소스/드레인(31b)이 형성된 후에는 상기 제1 소스/드레인(31a) 상에 제1 소스/드레인 컨택(33a)을 형성하는 공정 및 상기 제2 소스/드레인(31b) 상에 제2 소스/드레인 컨택(33b)을 형성하는 공정이 진행될 수 있다. 상기 제1 소스/드레인 컨택(33a) 및 상기 제2 소스/드레인 컨택(33b)은 제2 방향(Y)으로 연장되어, 상기 복수의 제1 소스/드레인(31a) 및 상기 제2 소스/드레인(31b)을 각각 전기적으로 연결시킬 수 있다. 또한, 상기 제1 게이트 구조체(20a) 상에 제1 게이트 컨택(32a)을 형성하는 공정 및 상기 제2 게이트 구조체(20b) 상에 제2 게이트 컨택(32b)을 형성하는 공정이 진행될 수 있다.
반도체 소자의 형성 공정은 전술한 상기 더미 게이트 구조체(21)를 제거하는 공정을 포함할 수 있다. 상기 더미 게이트 구조체(21)는 포토 에칭(photo etching) 공정을 통해 제거될 수 있고, 상기 공정을 통해 상기 기판(W)의 상기 제1 영역(W1)상에 형성되는 반도체 소자와 상기 제2 영역(W2) 상에 형성되는 반도체 소자는 전기적으로 분리될 수 있다.
도 3a는 상기 절단 대상인 핀(F3)이 정상적으로 절단된 상태에서 상기 제1 및 제2 소스/드레인(31a, 31b), 상기 제1 및 제2 소스/드레인 컨택(33a, 33b), 및 상기 제1 및 제2 게이트 컨택(32a, 32b)을 형성하는 공정을 설명하는 도면이고, 도 3b는 상기 절단 대상인 핀(F3)이 정상적으로 절단되지 않아 기생핀(F’)이 남아있는 상태에서 상기 제1 및 제2 소스/드레인(31a, 31b), 상기 제1 및 제2 소스/드레인 컨택(33a, 33b), 및 상기 제1 및 제2 게이트 컨택(32a, 32b)을 형성하는 공정을 설명하는 도면이다.
상기 제1 및 제2 게이트 컨택(32a, 32b) 각각은 상기 제1 및 제2 게이트 구조체(20a, 20b)의 상면 및 측면을 감싸는 형상일 수 있고, 이에 따라 상기 제1 및 제2 게이트 컨택(32a, 32b)을 위에서 내려다 볼 때, 상기 제1 및 제2 게이트 컨택(32a, 32b)의 일부 영역은 상기 제1 및 제2 게이트 구조체(20a, 20b)의 풋프린트를 초과할 수 있다. 다만, 이에 한정되지 않고 상기 제1 및 제2 게이트 컨택(32a, 32b) 각각은 상기 제1 및 제2 게이트 구조체(20a, 20b)의 측면을 감싸지 않고 상면에 부착되어 형성될 수도 있다.
도 3b를 참조할 때, 상기 제1 및 제2 게이트 컨택(32a, 32b)이 각각 상기 제1 및 제2 게이트 구조체(20a, 20b)의 상면 및 측면을 감싸고, 상기 기생핀(F’)이 남아있는 상태에서, 상기 제2 소스/드레인(31b)을 성장시키는 공정을 진행하면, 상기 기생핀(F’) 역시 상기 상기 제2 소스/드레인(31b) 과 함께 성장할 수 있다. 상기 성장한 기생핀(F”)은 인접한 상기 제2 소스/드레인 컨택(33b) 및 인접한 상기 제2 게이트 구조체(20b) 상에 형성된 상기 제2 게이트 컨택(32b)의 측면과 접촉하여 전기적 단락을 발생시킬 수 있다. 상기 성장한 기생핀(F”)의 상기 제2 게이트 컨택(32b) 및 상기 제2 소스/드레인 컨택(33b)과의 접촉은 반도체 소자의 성능을 저하시킬 수 있다.
도 4a 및 도 4b를 참조할 때, 상기 기판(W) 상에는 복수의 반도체 소자들이 형성될 수 있다. 상기 기판(W)의 제2 영역(W2)의 상부에 형성된 반도체 소자를 제1 반도체 소자(40a)로 지칭하고, 상기 기판(W)의 제2 영역(W2)의 하부에 형성된 반도체 소자를 제2 반도체 소자(40b)로 지칭한다. 전술한 바와 같이, 상기 제1 반도체 소자(40a)는 상기 제2 소스/드레인(31b), 상기 제2 소스/드레인 컨택(33b), 상기 제2 게이트 구조체(20b), 및 상기 제2 게이트 컨택(32b)을 포함할 수 있다. 상기 제2 반도체 소자(40b)는 제3 소스/드레인(31c), 제3 소스/드레인 컨택(33c), 제3 게이트 구조체(20c), 및 제3 게이트 컨택(32c)을 포함할 수 있다. 도 3a 및 도 3b에 도시된 바와 달리, 상기 제2 게이트 컨택(32b) 및 상기 제3 게이트 컨택(32c) 각각은 상기 제2 게이트 구조체(20b), 및 상기 제3 게이트 구조체(20c)의 상면에 부착되어 형성될 수 있다.
도 4a를 참조할 때, 상기 기판(W)의 제2 영역(W2) 상에서 상기 제1 반도체 소자(40a)의 상기 절단 대상인 핀(F3)의 제거 영역(F3’)이 정상적으로 절단된 상태에서 상기 제2 소스/드레인(31b)을 성장시킨 경우, 상기 제2 게이트 구조체(20b)의 일부 측면(즉, 상기 제거된 핀(F3’)의 영역)에서 소스/드레인이 형성되지 않을 수 있다.
하지만 도 4b를 참조할 때, 상기 기판(W)의 제2 영역(W2) 상에 상기 기생핀(F’)이 남아있을 때 상기 제2 소스/드레인(31b)을 성장시킨 경우, 상기 기생핀(F’) 역시 성장할 수 있다. 상기 성장한 기생핀(F”)은 상기 제1 반도체 소자(40a)의 상기 제2 소스/드레인 컨택(33b) 및 상기 제2 반도체 소자(40b)의 상기 제3 소스/드레인 컨택(33c)과 전기적으로 연결되어, 상기 제1 반도체 소자(40a) 및 상기 제2 반도체 소자(40b)를 전기적으로 연결시켜 전기적 단락을 발생시킬 수 있다. 이로 인해, 상기 제1 반도체 소자(40a) 및 상기 제2 반도체 소자(40b)의 성능이 저하될 수 있다.
따라서, 이하에서는 전술한 상기 반도체 소자를 형성하는 공정 상에서 발생하는 문제점들을 해결하기 위한 테스트 패턴 그룹 및 상기 테스트 패턴 그룹을 포함하는 반도체 장치에 대해서 보다 자세히 설명한다.
도 5는 본 개시의 일 실시예에 따른 반도체 소자들이 집적된 반도체 장치(D)를 보여주는 도면이다. 도 6은 도 5의 반도체 장치(D)의 A 영역을 확대한 도면이다.
도 5 및 도 6을 참조할 때, 상기 반도체 장치(D)는 기판(W)을 포함할 수 있다. 상기 기판(W) 상에는 반도체 소자들을 포함하는 소자 영역들(50) 및 상기 소자 영역들(50) 사이의 스크라이브 레인(60)이 형성될 수 있다. 상기 소자 영역들(50)은 상기 기판(W)의 전면에 2차원 적으로 배열될 수 있고, 상기 소자 영역들(50)은 상기 스크라이브 레인(60)에 의해 둘러싸일 수 있다. 즉, 소자 영역들(50) 사이에 스크라이브 레인(60)이 배치될 수 있다.
상기 소자 영역들(50)은 로직 소자, 메모리 소자, 및 제어 소자 등을 포함할 수 있다. 또한, 상기 소자 영역들(50)은 복수개의 Fin-FET 소자들을 포함할 수 있다.
상기 스크라이브 레인(60)에는 반도체 소자들의 전기적 특성을 평가하기 위한 테스트 패턴 그룹들(70)이 제공될 수 있다. 다만 이에 한정되지 않고 상기 테스트 패턴 그룹들(70)은 상기 소자 영역(50)의 일정 부분 상에서 제공될 수도 있다.
상기 테스트 패턴 그룹들(70)은 복수의 테스트 반도체 소자들 및 복수의 테스트 패드들을 포함할 수 있다. 상기 테스트 패드들은 도전 라인들을 통해 상기 테스트 반도체 소자들에 전기적으로 연결될 수 있다.
상기 테스트 반도체 소자들은 상기 소자 영역(50) 상에 형성되는 반도체 소자들과 실질적으로 동일한 구조를 가질 수 있다. 일 실시예로, 상기 테스트 반도체 소자들은 각각 복수개의 모스 전계 효과 트렌지스터들(MOSFET)을 포함할 수 있다.
도 7은 본 개시의 테스트 패턴 그룹(70)을 확대한 평면도이다.
도 7을 참조할 때, 상기 테스트 패턴 그룹(70)은 복수의 테스트 패턴들(TP)을 포함할 수 있다. 상기 테스트 패턴들(TP)은 하나 이상의 반도체 소자를 포함할 수 있다. 상기 테스트 패턴들(TP)은 도 7에 도시된 바와 같이 매트릭스 형태로 배열될 수 있다.
상기 테스트 패턴들(TP)은 상기 기판(W)의 소자 영역(50) 상에 반도체 소자들을 형성하는 공정 과정에서 다양한 조건으로 테스트될 수 있다. 일 실시예로, 상기 테스트 패턴들(TP) 상에 형성되는 반도체 소자들의 구성 요소들의 위치 및 크기는 상기 테스트 패턴들(TP) 마다 상호 다를 수 있다. 상기 테스트 패턴들(TP) 상에 형성되는 상기 구성 요소들의 위치 및 크기 등을 상기 테스트 패턴들(TP)마다 상호 다르게 형성하고 상기 테스트 패턴들(TP)을 이용하여 다수의 테스트를 진행함으로써, 상기 기판(W) 상에 형성될 반도체 소자들의 구성 요소들의 최적화된 위치 및 크기 등을 확보할 수 있다.
도 8은 본 개시의 일 실시예인 테스트 패턴(100)을 보여주는 사시도이다. 도 9는 본 개시의 일 실시예인 상기 테스트 패턴(100)을 도 8의 A-A에 따라 절단한 단면도이다. 도 10a는 본 개시의 일 실시예인 상기 테스트 패턴을 도 8의 B-B에 따라 절단한 단면도이고, 도 10b는 본 개시의 일 실시예인 상기 테스트 패턴을 도 8의 C-C에 다라 절단한 단면도이다.
도 8 내지 도 10b를 참조할 때, 본 개시의 일 실시예인 반도체 소자의 테스트 패턴(100)은 기판(W), 제1 핀 그룹(FG1), 제2 핀 그룹(FG2), 제1 게이트 구조체(110a), 제2 게이트 구조체(110b), 제1 소스/드레인(120a), 제2 소스/드레인(120b), 제1 소스/드레인 컨택(130a), 제2 소스/드레인 컨택(130b), 제1 게이트 컨택(140a), 및 제2 게이트 컨택(140b) 등을 포함할 수 있다.
상기 기판(W)은 다양한 소재를 포함할 수 있다. 예를 들어, 상기 기판(W)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP 중 어느 하나의 소재를 포함할 수 있다.
상기 테스트 패턴(100)은 제1 핀 그룹(FG1) 및 제2 핀 그룹(FG2)을 포함할 수 있다. 상기 제1 핀 그룹(FG1)은 상기 기판(W)의 제1 영역(W1) 상에 형성되는 복수의 핀들(F1a, F1b, F1c)을 포함할 수 있고, 상기 제2 핀 그룹(FG2)은 상기 기판(W)의 제2 영역(W2) 상에 형성되는 복수의 핀들(F2a, F2b)을 포함할 수 있다. 상기 제1 핀 그룹(FG1)의 복수의 핀들(F1a, F1b, F1c)과 상기 제2 핀 그룹(FG2)의 복수의 핀들(F2a, F2b)은 제1 방향(X)으로 상호 이격되어 형성되어 전기적으로 연결되지 않을 수 있다.
본 개시의 테스트 패턴(100)의 제1 핀 그룹(FG1) 및 상기 제2 핀 그룹(FG2)이 포함하는 핀들의 개수는 상호 다를 수 있다. 예를 들어, 상기 제1 핀 그룹(F1)은 상기 제2 핀 그룹(F2) 보다 더 많은 핀들(F1a, F1b, F1c)을 포함할 수 있다. 도 1에 도시된 바와 같이, 상기 기판(W)의 제1 영역(W1) 상의 제1 핀 그룹(FG1)은 3개의 핀들(F1a, F1b, F1c)을 포함할 수 있고, 상기 기판(W)의 제2 영역(W2) 상의 제2 핀 그룹(FG2)은 2개의 핀들(F2a, F2b)을 포함할 수 있다. 또한 도 1에 도시된 바와 달리, 상기 제1 핀 그룹(FG1)은 4개의 핀들을 포함할 수 있고, 상기 제2 핀 그룹(FG2)은 1개의 핀만을 포함할 수도 있다. 상기 제1 핀 그룹(FG1) 및 상기 제2 핀 그룹(FG2)이 포함하는 핀들의 개수는 상기 전술한 내용에 한정되지 않고, 다양할 수 있다.
상기 제1 핀 그룹(FG1) 및 상기 제2 핀 그룹(FG2)이 포함하는 복수의 핀들(F1a, F1b, F1c, F2a, F2b)은 상기 기판(W)으로부터 돌출되어 형성될 수 있다. 다시 말해, 상기 복수의 핀들(F1a, F1b, F1c, F2a, F2b)은 제3 방향(Z)으로 돌출되어 형성될 수 있다.
상기 복수의 핀들(F1a, F1b, F1c, F2a, F2b)은 제1 방향(X)을 따라 연장되어 형성될 수 있다. 보다 구체적으로, 상기 복수의 핀들(F1a, F1b, F1c, F2a, F2b)은 직육면체 형상으로 제1 방향(X)을 따라 연장되어 형성될 수 있다.
절연막(102)은 상기 복수의 핀들(F1a, F1b, F1c, F2a, F2b)의 측벽의 적어도 일부분을 덮도록 형성될 수 있다.
상기 제1 핀 그룹(FG1) 상에는 제1 게이트 구조체(110a)가 형성될 수 있고, 상기 제2 핀 그룹(FG2) 상에는 제2 게이트 구조체(110b)가 형성될 수 있다. 보다 구체적으로, 상기 제1 게이트 구조체(110a)는 상기 제1 핀 그룹(FG1)이 포함하는 복수의 핀들(F1a, F1b, F1c)을 제2 방향(Y)으로 교차하도록 형성될 수 있고, 상기 제2 게이트 구조체(110b)는 상기 제2 핀 그룹(FG2)이 포함하는 복수의 핀들(F2a, F2b)을 제2 방향(Y)으로 교차하도록 형성될 수 있다. 상기 제1 게이트 구조체(110a)는 상기 제1 핀 그룹(FG1)이 포함하는 복수의 핀들(F1a, F1b, F1c)의 측면 및 상면을 덮을 수 있고, 상기 제2 게이트 구조체(110b)는 상기 제2 핀 그룹(FG2)이 포함하는 복수의 핀들(F2a, F2b)의 측면 및 상면을 덮을 수 있다.
상기 제1 게이트 구조체(110a) 및 상기 제2 게이트 구조체(110b)는 게이트 절연막(111a, 111b) 및 게이트 전극(112)을 포함할 수 있다.
상기 제1 게이트 구조체(110a)의 제1 게이트 절연막(111a)은 상기 기판(W)의 제1 영역(W1) 상의 복수의 핀들(F1a, F1b, F1c)과 상기 게이트 전극(112)의 사이에 위치할 수 있고, 상기 제2 게이트 구조체(110b)의 상기 제2 게이트 절연막(111b)은 상기 기판(W)의 제2 영역(W2) 상의 복수의 핀들(F2a, F2b)과 상기 게이트 전극(112)의 사이에 위치할 수 있다. 도 10a 및 도 10b에 도시된 바와 같이, 상기 제1 및 제2 게이트 절연막(111a, 111b)은 상기 복수의 핀들(F1a, F1b, F1c, F2a, F2b)의 상면과 측면의 상부를 따라 형성될 수 있다.
상기 게이트 전극(112)은 복수의 금속층들(MG1, MG2)을 포함할 수 있다. 상기 복수의 금속층들(MG1, MG2)은 TiN, TaN, TiC, TaC, W, 및 Al의 소재 중 적어도 어느 하나를 포함할 수 있다.
상기 제1 및 제2 게이트 구조체(110a, 110b)의 측벽에는 스페이서(119)가 배치될 수 있다.
상기 제1 게이트 구조체(110a)의 측면에는 제1 소스/드레인(120a)이 형성될 수 있고, 상기 제2 게이트 구조체(110b)의 측면에는 제2 소스/드레인(120b)이 형성될 수 있다. 보다 구체적으로, 상기 제1 및 제2 게이트 구조체(110a, 110b)의 일측에는 소스가 형성될 수 있고, 타측에는 드레인이 형성될 수 있다. 상기 소스 및 드레인은 상기 제1 및 제2 게이트 구조체(110a, 110b)에 의해 이격될 수 있다. 상기 제1 및 제2 소스/드레인(120a, 120b)은 에피택셜 성장(epitaxial growth)을 통해서 형성될 수 있다. 상기 제1 및 제2 소스/드레인(120a, 120b)은 상기 복수의 핀들(F1a, F1b, F1c, F2a, F2b) 보다 큰 크기로 상기 복수의 핀들(F1a, F1b, F1c, F2a, F2b)의 상부에서 돌출되어 형성될 수 있다.
전술한 바와 같이 상기 기판(W)의 제1 영역(W1) 및 제2 영역(W2) 상에 형성되는 핀들의 개수는 상호 다를 수 있으므로, 상기 기판(W)의 제1 영역(W1) 상의 상기 제1 게이트 구조체(110a)의 측면에 형성되는 상기 제1 소스/드레인(120a) 및 상기 제2 영역(W2) 상의 상기 제2 게이트 구조체(110b)의 측면에 형성되는 상기 제2 소스/드레인(120b)의 개수는 상호 다를 수 있다. 일 실시예로, 상기 기판(W)의 제1 영역(W1) 상의 제1 게이트 구조체(110a)의 측면에는 제2 영역(W2) 상의 제2 게이트 구조체(110b)보다 더 많은 개수의 소스/드레인이 형성될 수 있다. 예를 들어 도 1에 도시된 바와 같이 상기 기판(W)의 제1 영역(W1) 상에는 3개의 핀들(F1a, F1b, F1c)이 형성되어 상기 제1 게이트 구조체(110a)의 양 측면에는 3쌍의 제1 소스/드레인(120a)이 형성될 수 있고, 상기 기판(W)의 제2 영역(W2) 상에는 2개의 핀들(F2a, F2b)이 형성되어 상기 제2 게이트 구조체(110b)의 양 측면에는 2쌍의 제2 소스/드레인(120b)이 형성될 수 있다. 다만, 상기 제1 및 제2 게이트 구조체(110a, 110b)에 형성된 상기 제1 및 제2 소스/드레인(120a, 120b)의 개수는 전술한 바에 한정되지 않고 보다 다양할 수 있다.
도 8을 참조할 때, 상기 제1 및 제2 게이트 구조체(110a, 110b)의 일측에 형성된 상기 제1 및 제2 소스/드레인(120a, 120b)은 상호 이격되어 형성될 수 있다. 다만 이에 한정되지 않고, 상기 기판(W) 상에 핀들이 좁은 간격으로 배치됨에 따라 상기 제1 및 제2 소스/드레인(120a, 120b)들은 상호 이격되지 않고 일체화될 수도 있다.
상기 제1 및 제2 소스/드레인(120a, 120b)은 다양한 형상을 할 수 있다. 예를 들어, 상기 소스/드레인(120)은 육각형 형상, 다이아몬드 형상, 원형상, 직사각형 형상 중 적어도 하나일 수 있다.
상기 제1 소스/드레인(120a) 상에는 제1 소스/드레인 컨택(130a)이 형성될 수 있고, 상기 제2 소스/드레인(120b) 상에는 제2 소스/드레인 컨택(130b)이 형성될 수 있다. 상기 제1 및 제2 소스/드레인 컨택(130a, 130b)은 상기 제1 및 제2 게이트 구조체(110a, 110b)의 일측에 형성된 상기 복수의 제1 및 제2 소스/드레인들(120a, 120b) 상에서 제2 방향(Y)으로 연장되어 상기 복수의 제1 및 제2 소스/드레인들(120a, 120b)을 전기적으로 연결할 수 있다.
상기 제1 및 제2 소스/드레인(120a, 120b)과 상기 제1 및 제2 소스/드레인 컨택(130a, 130b) 사이에는 실리사이드 막(103)이 형성될 수 있다. 상기 실리사이드 막(103)은 Pi, Ni, 및 Co 등과 같은 도전 물질을 포함할 수 있고, 상기 실리사이드 막(103)은 상기 제1 및 제2 소스/드레인(120a, 120b) 및 상기 제1 및 제2 소스/드레인 컨택(130a, 130b) 사이의 접촉 저항을 감소시키는 역할을 할 수 있다.
상기 제1 게이트 구조체(110a) 상에는 제1 게이트 컨택(140a)이 형성될 수 있고, 상기 제2 게이트 구조체(110b) 상에는 제2 게이트 컨택(140b)이 형성될 수 있다.
도 8 내지 도 10b에 도시되지 않았지만, 상기 기판(W) 상에는 층간 절연막이 형성될 수 있다. 상기 층간 절연막은 상기 제1 게이트 컨택(140a), 상기 제2 게이트 컨택(140b), 상기 제1 소스/드레인 컨택(130a)의 상부, 및 상기 제2 소스/드레인 컨택(130b)의 상부를 노출시키면서, 상기 제1 및 제2 게이트 구조체(110a, 110b), 상기 제1 및 제2 소스/드레인(120a, 120b), 및 상기 제1 및 제2 소스/드레인 컨택(130a, 130b)의 측벽을 덮을 수 있다.
이하 도 11 내지 도 13을 참조하여, 상기 전술한 테스트 패턴(100)을 이용한 전기적 테스트 방법 및 상기 전기적 테스트의 효과에 대해 상세히 설명한다.
도 11은 본 개시의 일 실시예인 상기 테스트 패턴(100)의 사시도이고, 도 12는 본 개시의 일 실시예인 상기 테스트 패턴(100)의 평면도이다. 도 13은 본 개시의 일 실시예인 상기 테스트 패턴들(100)을 포함하는 테스트 패턴 그룹의 평면도이다.
도 11 내지 도 13을 참조할 때, 전술한 바와 같이 상기 테스트 패턴(100)은 상기 제2 게이트 구조체(110b) 상에서 제2 게이트 컨택(140b)을 포함할 수 있다.
상기 테스트 패턴 그룹(도6, 70)은 복수의 상기 테스트 패턴들(100)을 포함할 수 있고, 상기 복수의 테스트 패턴들(100)의 상기 제2 영역(W2)의 상기 제2 게이트 구조체(110b)에 형성되는 상기 제2 게이트 컨택들(140b)의 크기는 상호 다를 수 있다.
일 실시예로, 상기 복수의 테스트 패턴들(100)은 제1 방향(X)의 길이(a)가 상호 다른 제2 게이트 컨택들(140b)을 포함할 수 있다. 상기 제1 방향(X)은 상기 제2 핀 그룹(FG2)의 핀이 연장된 방향일 수 있다. 또한, 상기 복수의 테스트 패턴들(100)은 상기 제1 방향(X)과 수직한 제2 방향(Y)의 길이(b)가 상호 다른 제2 게이트 컨택들(140b)을 포함할 수 있다.
상기 복수의 테스트 패턴들(100) 상에서 상기 제2 영역(W2) 상의 상기 제2 게이트 컨택들(140b) 각각의 제1 길이(a) 및 상기 제2 길이(b) 중 적어도 하나는 약 1nm(나노 미터) 내지 약 100nm 단위로 스플릿될 수 있다. 일 실시예로, 상기 제2 게이트 컨택들(140b)의 상기 제1 길이(a) 및 제2 길이(b) 중 적어도 하나는 약 5nm 단위로 스플릿될 수 있다. 이 때, 상기 복수의 테스트 패턴들(100)은 각각 약 5nm, 10nm, 15nm, 20nm, 25nm … 의 다양한 제1 길이(a) 및 제2 길이(b)를 갖는 상기 제2 게이트 컨택들(140b)을 포함할 수 있다.
상기 복수의 테스트 패턴들(100) 상에서 상기 제2 게이트 컨택들(140b)의 상기 제1 방향(X)의 길이(a) 및 상기 제2 방향(Y)의 길이(b) 중 적어도 어느 하나를 다르게 형성한 후 상기 복수의 테스트 패턴들(100)을 이용하여 테스트를 진행함으로써, 상기 제2 영역(W2) 상의 제2 게이트 컨택(140b)의 최적의 크기를 설계할 수 있다. 보다 구체적으로, 상기 테스트 패턴(100)의 상기 제2 영역(W2) 상에 기생핀(F’)이 남아 상기 제2 소스/드레인(120b)과 함께 성장한 경우, 상기 성장한 기생핀(F”)은 상기 제2 게이트 구조체(110b) 상의 상기 제2 게이트 컨택(140b)과 접촉하여 전기적 단락을 발생시킬 수 있다. 따라서, 상기 제2 게이트 구조체(110b) 상에 형성되는 상기 제2 게이트 컨택(140b)의 크기를 복수의 테스트 패턴들 상에서 다양하게 형성하여 전기적 테스트를 진행하면서, 상기 성장한 기생핀(F”)과 상기 제2 게이트 구조체(110b) 상의 상기 제2 게이트 컨택(140b)이 접촉하지 않는 최적의 제2 게이트 컨택(140b)의 크기를 찾을 수 있다.
상기 전기적 테스트는 제1 패드(P1) 및 제2 패드(P2)를 이용하여 진행될 수 있다. 상기 제1 패드(P1)는 상기 제2 영역(W2) 상의 제2 소스/드레인 컨택(130b)과 전기적으로 연결될 수 있고, 상기 제2 패드(P2)는 상기 제2 영역(W2) 상의 상기 제2 게이트 컨택(140b)과 전기적으로 연결될 수 있다. 보다 구체적으로, 상기 제1 패드(P1)는 상기 테스트 패턴(100)의 상기 제1 영역(W1)과 가장 인접하게 위치한 상기 제2 영역(W2) 상의 상기 제2 소스/드레인 컨택(130b)과 전기적으로 연결될 수 있고, 상기 제2 패드(P2)는 상기 테스트 패턴(100)의 상기 제1 영역(W1)과 가장 인접하게 위치한 상기 제2 영역(W2) 상의 상기 제2 게이트 컨택(140b)과 전기적으로 연결될 수 있다.
상기 제1 패드(P1) 및 제2 패드(P2)가 연결되면, 상기 제1 패드(P1)에 전압을 가하여 전기적 테스트를 진행할 수 있다.
전술한 바와 같이, 상기 기생핀(F’)이 상기 제2 소스/드레인(120b)과 같이 성장하여 상기 성장한 기생핀(F”)이 상기 제2 게이트 컨택(140b)과 전기적으로 연결된 경우에는, 상기 제1 패드(P1)에 전압을 가하면 상기 제2 패드(P2)에서 전류가 검출될 수 있다.
따라서, 본 개시의 일 실시예인 상기 테스트 패턴 그룹(도6, 70)은 복수의 테스트 패턴들(100)을 포함할 수 있고, 상기 복수의 테스트 패턴들(100)은 전술한 바와 같이 상기 제2 영역(W2) 상의 상기 제2 게이트 구조체들(110b) 상에서 상호 다양한 크기의 상기 제2 게이트 컨택들(140b)을 포함할 수 있다. 상기 복수의 테스트 패턴들의 전기적 테스트를 진행하면서, 상기 성장한 기생핀(F”)과 전기적 단락을 방지할 수 있는 상기 제2 영역(W2)의 상기 제2 게이트 구조체(110b) 상의 상기 제2 게이트 컨택(140b)의 최적의 크기를 찾을 수 있다. 상기 테스트 패턴 상에서 상기 제2 게이트 구조체(110b) 상의 상기 제2 게이트 컨택(140b)의 최적의 크기를 찾은 후, 상기 반도체 장치(W)의 소자 영역(50) 상에서 상기 제2 게이트 컨택(140b)을 형성하는 공정을 진행함으로써, 반도체 소자의 생산 공정의 유연성이 증가될 수 있다.
도 14는 본 개시의 일 실시예인 상기 테스트 패턴(200)의 평면도이다.
도 14를 참조할 때, 상기 테스트 패턴(200)의 제2 영역(W2)의 상기 제2 게이트 구조체(110b)에 형성되는 상기 제2 게이트 컨택(140b)의 위치는 상호 다를 수 있다.
예를 들어, 상기 복수의 테스트 패턴들(200)은 각각 제1 방향(X)의 위치가 서로 다른 제2 게이트 컨택들(140b)을 포함할 수 있다. 상기 제1 방향(X)은 상기 핀들이 연장되는 방향일 수 있다. 또한, 상기 복수의 테스트 패턴들(200)은 상기 제1 방향(X)과 수직한 제2 방향(Y)의 위치가 서로 다른 제2 게이트 컨택들(140b)을 포함할 수 있다. 이 때, 상기 복수의 테스트 패턴들(200)이 포함하는 상기 제2 게이트 컨택들(140b)의 크기는 실질적으로 동일할 수 있다.
상기 복수의 테스트 패턴들(200) 상에서 상기 제2 게이트 컨택들(140b)의 상기 제1 방향(X)의 위치 및 상기 제2 방향(Y)의 위치 중 적어도 어느 하나를 다르게 형성하여 테스트를 진행 함으로써, 상기 제2 게이트 컨택(140b)의 최적의 위치를 설계할 수 있다. 상기 테스트를 거친 후, 상기 반도체 장치(W)의 소자 영역(50) 상에서 제2 게이트 컨택(140b)을 형성하는 공정을 진행함으로써 반도체 소자의 생산 공정의 유연성이 증가될 수 있다.
도 15는 본 개시의 일 실시예인 테스트 패턴(300)의 사시도이고, 도 16은 본 개시의 일 실시예인 상기 테스트 패턴(300)의 평면도이다. 도 17은 본 개시의 일 실시예인 복수의 상기 테스트 패턴들(300)을 포함하는 테스트 패턴 그룹이다.
도 15 내지 도 17을 참조할 때, 본 개시의 상기 테스트 패턴(300)은 제1 테스트 패턴(300a) 및 제2 테스트 패턴(300b)을 포함할 수 있다.
상기 테스트 패턴(300)에서 상부에 위치한 테스트 패턴을 제1 테스트 패턴(300a)이라 지칭하고, 상기 테스트 패턴(300)에서 하부에 위치한 테스트 패턴을 제2 테스트 패턴(300b)이라 지칭한다.
상기 제1 테스트 패턴(300a)은 제1 핀 그룹(FG1), 제2 핀 그룹(F2)을 포함할 수 있고, 제1 영역(W1) 상의 제1 게이트 구조체(110a), 제2 영역(W2) 상의 제2 게이트 구조체(110b), 제1 소스/드레인(120a), 제2 소스/드레인(120b), 제1 게이트 컨택(140a), 제2 게이트 컨택(140b), 제1 소스/드레인 컨택(130a), 및 제2 소스/드레인 컨택(130b)을 포함할 수 있다.
상기 제2 테스트 패턴(300b)은 제3 핀 그룹(F3), 제3 게이트 구조체(110c), 제3 소스/드레인(120c), 제3 게이트 컨택(140c), 및 제3 소스/드레인 컨택(130c)을 포함할 수 있다.
상기 제1 테스트 패턴(300a) 및 상기 제2 테스트 패턴(300b)의 구성 요소들은 도 8 내지 도 10b를 참조한 기술적 사상과 실질적으로 동일하므로 자세한 기술은 생략한다.
상기 제2 테스트 패턴(300b)의 상기 기판(W)의 제2 영역(W2) 상에 형성되고, 상기 제1 영역(W1)과 가장 인접하게 위치한 상기 제3 소스/드레인 컨택들(130c)의 위치는 상기 테스트 패턴들(300) 상에서 상호 다르게 형성될 수 있다.
예를 들어, 상기 복수의 테스트 패턴들(300)은 각각 제1 방향(X)의 위치가 상호 다른 상기 제3 소스/드레인 컨택들(130c)을 포함할 수 있다. 상기 제1 방향(X)은 핀이 연장되어 형성된 방향일 수 있다. 또한, 상기 복수의 테스트 패턴들(300)은 각각 상기 제1 방향(X)과 수직한 제2 방향(Y)의 위치가 서로 다른 제3 소스/드레인 컨택들(130c)을 포함할 수 있다.
상기 복수의 테스트 패턴들(300) 상에서 상기 제3 소스/드레인 컨택들(130c)의 상기 제1 방향(X)의 위치 및 상기 제2 방향(Y)의 위치는 약 1nm(나노 미터) 내지 약 100nm 단위로 스플릿될 수 있다. 일 실시예로, 상기 제3 소스 드레인 컨택들(130c)의 상기 제1 방향(X)의 위치 및 상기 제2 방향(Y)의 위치는 약 5nm 단위로 스플릿될 수 있다.
상기 복수의 테스트 패턴들(300) 상에서 상기 제2 테스트 패턴(300b) 상의제3 소스/드레인 컨택들(130c)의 상기 제1 방향(X)의 위치 및 상기 제2 방향(Y)의 위치 중 적어도 어느 하나를 상호 다르게 형성함으로써, 상기 제3 소스/드레인 컨택(130c)의 최적의 위치를 설계할 수 있다.
전술한 바와 같이, 상기 테스트 패턴(300)의 상기 제1 테스트 패턴(300a)의 상기 제2 영역(W2) 상에 기생핀(F’)이 남아서 성장한 경우 상기 성장한 기생핀(F”)과 상기 제2 테스트 패턴(300b)의 상기 제2 영역(W2) 상의 제3 소스/드레인 컨택(130c)과의 전기적 단락의 위험이 있다. 따라서, 상기 복수의 테스트 패턴들(300)을 이용한 전기적 테스트를 통해, 상기 제3 소스/드레인 컨택(130c)의 최적의 위치를 설계할 수 있다.
상기 전기적 테스트는 제1 패드(P1) 및 제2 패드(P2)를 이용하여 진행될 수 있다. 상기 제1 패드(P1)는 상기 제1 테스트 패턴(300a)의 상기 제2 영역(W2) 상의 상기 제2 소스/드레인 컨택(130b)과 전기적으로 연결될 수 있고, 상기 제2 패드(P2)는 상기 제2 테스트 패턴(300b)의 상기 제2 영역(W2) 상의 상기 제3 소스/드레인 컨택(130c)과 전기적으로 연결될 수 있다. 보다 구체적으로, 상기 제1 패드(P1)는 상기 제1 테스트 패턴(300a)의 상기 제1 영역(W1)과 가장 인접하게 위치한 상기 제2 영역(W2) 상의 제2 소스/드레인 컨택(130b)과 전기적으로 연결될 수 있고, 상기 제2 패드(P2)는 상기 제2 테스트 패턴(300b)에서 상기 제1 영역(W1)과 가장 인접하게 위치한 상기 제2 영역(W2) 상의 제3 소스/드레인 컨택(130c)과 전기적으로 연결될 수 있다. 다만, 상기 제1 패드(P1) 및 제2 패드(P2)의 연결은 전술한 바에 한정되지 않고, 상기 성장한 기생핀(F”)과 상기 제2 테스트 패턴(300b)의 제3 소스/드레인 컨택(130c)과의 단락 여부를 확인할 수 있는 다양한 곳에서 연결될 수 있다.
상기 제1 패드(P1) 및 제2 패드(P2)가 연결되면, 상기 제1 패드(P1)에 전압을 가하여 전기적 테스트를 진행할 수 있다. 상기 제2 소스/드레인(120b)과 같이 성장한 상기 기생핀(F”)은 상기 제2 테스트 패턴(300b)의 제3 소스/드레인 컨택(130c)과 전기적으로 연결될 수 있고, 이 경우 상기 제1 패드(P1)에 전압을 가하면 상기 제2 패드(P2)에서 전류가 검출될 수 있다.
전술한 전기적 테스트 방법을 통해, 상기 테스트 패턴(300) 상에서 상기 제2 테스트 패턴(300b)의 상기 제3 소스/드레인 컨택(130c)의 최적의 위치를 설계할 수 있다. 상기 테스트를 진행한 후, 상기 반도체 장치(W)의 상기 소자 영역(50) 상에서 상기 제3 소스/드레인 컨택(130c)을 형성하는 공정을 진행함으로써 반도체 소자의 생산 공정의 유연성이 증가될 수 있다.
도 18은 본 개시의 일 실시예인 테스트 패턴(400)의 사시도이고, 도 19는 본 개시의 일 실시예인 상기 테스트 패턴(400)의 평면도이다. 도 20은 본 개시의 일 실시예인 상기 복수의 테스트 패턴들(400)을 포함하는 테스트 패턴 그룹이다.
도 18 내지 도 20을 참조할 때, 본 개시의 상기 테스트 패턴(400)은 제1 테스트 패턴(400a) 및 제2 테스트 패턴(400b)을 포함할 수 있다.
상기 제1 테스트 패턴(400a)은 제1 핀 그룹(FG1), 제2 핀 그룹(FG2), 제1 게이트 구조체(110a), 제2 게이트 구조체(110b), 제1 소스/드레인(120a), 제2 소스/드레인(120b), 제1 소스/드레인 컨택(130a), 제2 소스/드레인 컨택(130b) 및 제1 게이트 컨택(140a), 및 제2 게이트 컨택(140b)을 포함할 수 있다.
상기 제2 테스트 패턴(400b)은 제3 핀 그룹(FG3), 제3 게이트 구조체(110c), 제3 소스/드레인(120c), 제3 소스/드레인 컨택(130c) 및 제3 게이트 컨택(140c)을 포함할 수 있다.
상기 제1 테스트 패턴(400a) 및 상기 제2 테스트 패턴(400b)의 구성 요소들은 도 8 내지 도 10b를 참조한 기술적 사상과 실질적으로 동일하므로 자세한 기술은 생략한다.
다만 도 18에 도시된 바와 같이, 상기 제2 테스트 패턴(400b)의 구성 요소들인 제3 게이트 구조체(110c), 제3 소스/드레인(120c), 제3 소스/드레인 컨택(130c), 및 제3 게이트 컨택(140c)은 각각 상기 제1 테스트 패턴(400a)의 구성 요소들인 상기 제2 게이트 구조체(110b), 제2 소스/드레인(120b), 제2 소스/드레인 컨택(130b), 및 제2 게이트 컨택(140b)과 정렬되지 않고 상대적으로 오정렬(misalign)될 수 있다.
예를 들어, 상기 제2 테스트 패턴(400b)의 상기 제3 소스 드레인 컨택(130c)은 상기 제1 테스트 패턴(400a)의 상기 제2 소스 드레인 컨택(130b)과 제1 방향(X)으로 상대적으로 오정렬될 수 있다. 보다 구체적으로, 상기 제2 테스트 패턴(400b) 상에서 상기 제1 영역(W1)과 가장 인접한 곳에 위치한 상기 제3 소스/드레인 컨택(130c)은 상기 제1 테스트 패턴(400a) 상에서 상기 제1 영역(W1)과 가장 인접한 곳에 위치한 상기 제2 소스/드레인 컨택(130b)과 상대적으로 오정렬될 수 있다.
상기 복수의 테스트 패턴들(400) 상에서 상기 제1 테스트 패턴(400a)의 구성 요소와 상기 제2 테스트 패턴(400b)의 구성 요소 간의 상기 제1 방향(X)으로 오정렬된 거리(t)는 상호 다를 수 있다. 상기 제1 방향(X)은 핀들이 연장되어 형성된 방향일 수 있다.
상기 복수의 테스트 패턴들(400) 상에서 상기 오정렬된 거리(t)는 약 1nm 내지 약 100nm 단위로 스플릿될 수 있다. 일 실시예로, 상기 오정렬된 거리(t)는 약 5nm 단위로 스플릿될 수 있고, 따라서 상기 테스트 패턴 그룹은 약 5nm, 10nm, 15nm, 20nm, 25nm … 등의 다양한 오정렬된 거리(t)를 갖는 복수의 테스트 패턴들(400)을 포함할 수 있다.
또한, 상기 테스트 패턴들(400) 상에서 상기 제1 테스트 패턴(400a)의 최하부에 위치한 핀(F1c)과 상기 제2 테스트 패턴(400b)의 제3 소스/드레인 컨택(130c) 상호 간의 제2 방향(Y)의 이격 거리(s)는 상기 복수의 테스트 패턴들(300) 사이에서 상호 다를 수 있다. 상기 제2 방향(Y)은 상기 제1 방향(X)과 수직한 방향이다. 즉, 상기 제2 방향(Y)은 게이트 구조체가 연장된 방향일 수 있다.
상기 복수의 테스트 패턴들(400) 상에서 상기 제2 방향(Y)의 이격 거리(s)는 약 1nm 내지 약 100nm 단위로 스플릿될 수 있다. 일 실시예로, 상기 이격 거리(s)는 5nm 단위로 스플릿될 수 있고, 따라서 상기 테스트 패턴 그룹은 약 5nm, 10nm, 15nm, 20nm, 25nm … 등의 다양한 이격 거리(s)를 갖는 복수의 테스트 패턴들(400) 역시 포함할 수 있다.
상기 복수의 테스트 패턴들(400) 각각에서 상기 제2 테스트 패턴(400b)의 구성 요소를 상기 제1 테스트 패턴(400a)의 구성요소들과 상기 제1 방향(X)으로 오정렬 시키거나, 상기 제2 테스트 패턴(400b)의 상기 제3 소스/드레인 컨택(130c)과 상기 제1 테스트 패턴(400a)의 최하부에 위치한 핀(F1c)과의 제2 방향(Y)의 이격 거리(s)를 다르게 형성하면서 전기적 테스트가 진행될 수 있다.
상기 전기적 테스트를 위해, 제1 패드(P1) 및 제2 패드(P2)가 사용될 수 있다. 상기 제1 패드(P1)는 상기 제1 테스트 패턴(400a)에서 상기 제1 영역(W)과 가장 인접하게 위치한 상기 제2 영역(W2) 상의 제2 소스/드레인 컨택(130b)과 전기적으로 연결될 수 있고, 상기 제2 패드(P2)는 상기 제2 테스트 패턴(200b)에서 상기 제1 영역(W1)과 가장 인접하게 위치한 상기 제2 영역(W2) 상의 제3 소스/드레인 컨택(130c)과 전기적으로 연결될 수 있다.
다만, 상기 제1 패드(P1) 및 제2 패드(P2)의 연결은 전술한 바에 한정되지 않고, 상기 성장한 기생핀(F”)과 상기 제2 테스트 패턴(300b)의 제3 소스/드레인 컨택(130c)과의 전기적 단락 여부를 확인할 수 있는 다양한 곳에서 연결될 수 있다.
상기 제1 패드(P1) 및 제2 패드(P2)가 연결되면, 상기 제1 패드(P1)에 전압을 가하여 전기적 테스트를 진행할 수 있다. 상기 기생핀(F’)이 상기 제2 소스/드레인(120b)과 성장하여, 상기 성장한 기생핀(F”)이 상기 제2 테스트 패턴(400b)의 제3 소스/드레인 컨택(130c)과 전기적으로 연결된 경우에는, 상기 제1 패드(P1)에 전압을 가하면 상기 제2 패드(P2)에서 전류가 검출될 수 있다.
상기 전기적 테스트를 다수 진행하면서, 상기 제1 테스트 패턴(400a)의 구성 요소와 상기 제2 테스트 패턴(400b)의 구성 요소 간의 최적화된 상기 제1 방향(X)의 오정렬된 거리(t)를 설계할 수 있다. 또한, 상기 전기적 테스트를 다수 진행하면서, 상기 제1 테스트 패턴(400a)의 최하부에 위치한 핀(F1c)과 상기 제2 테스트 패턴(400b)의 제3 소스/드레인 컨택(130c) 상호 간의 최적화된 상기 제2 방향(Y)의 이격 거리(s)를 설계할 수 있다. 상기 테스트를 진행한 후, 상기 반도체 장치(W)의 소자 영역(50) 상에서 반도체 소자들을 형성함으로써 상기 반도체 소자들의 생산 공정의 유연성이 증가할 수 있다.
도 21은 본 개시의 일 실시예인 테스트 패턴을 포함하는 반도체 장치를 보여주는 도면이다.
본 개시의 반도체 장치(D)는 기판(W), 반도체 소자들이 형성되는 소자 영역들(50), 및 상기 소자 영역들(50) 사이의 스크라이브 레인(60)을 포함할 수 있다. 상기 스크라이브 레인(60) 상에는 테스트 패턴 그룹(70)이 형성될 수 있다. 상기 테스트 패턴 그룹(70)은 전술한 상기 복수의 테스트 패턴들(100, 200, 300, 400)을 포함할 수 있다.
상기 복수의 테스트 패턴들(100, 200, 300, 400)은 도 8 내지 도 20을 참조하여 설명한 내용과 기술적 사상이 실질적으로 동일하므로 자세한 설명은 생략한다.
이상에서 설명한 본 개시의 기술적 사상은 전술한 실시예 및 첨부된 도면에 한정되지 않는다. 또한 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (10)

  1. 복수의 테스트 패턴들을 포함하는 테스트 패턴 그룹에 있어서,
    상기 복수의 테스트 패턴들 각각은
    제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판의 상기 제1 영역 상에 연장된 핀을 포함하는 제1 핀 그룹;
    상기 기판의 상기 제2 영역 상에 연장된 핀을 포함하는 제2 핀 그룹;
    상기 제1 핀 그룹의 상부에 위치하여 상기 제1 핀 그룹의 핀을 교차하도록 형성된 제1 게이트 구조체;
    상기 제2 핀 그룹의 상부에 위치하여 상기 제2 핀 그룹의 핀을 교차하도록 형성된 제2 게이트 구조체;
    상기 제1 게이트 구조체의 측부에 형성된 제1 소스/드레인;
    상기 제2 게이트 구조체의 측부에 형성된 제2 소스/드레인;
    상기 제1 소스/드레인 상에 형성된 제1 소스/드레인 컨택;
    상기 제2 소스/드레인 상에 형성된 제2 소스/드레인 컨택;
    상기 제1 게이트 구조체 상에 형성된 제1 게이트 컨택; 및
    상기 제2 게이트 구조체 상에 형성된 제2 게이트 컨택;을 포함하고,
    상기 제1 핀 그룹이 포함하는 핀의 개수는 상기 제2 핀 그룹이 포함하는 핀의 개수보다 많은 것을 특징으로하는 테스트 패턴 그룹.
  2. 제1 항에 있어서,
    상기 제1 핀 그룹 및 상기 제2 핀 그룹은
    전기적으로 연결되어 있지 않은 것을 특징으로 하는 테스트 패턴 그룹.
  3. 제1 항에 있어서,
    상기 복수의 테스트 패턴들 상에서 상기 제2 게이트 구조체 상의 상기 제2 게이트 컨택들의 크기는 상호 다른 것을 특징으로 하는 테스트 패턴 그룹.
  4. 제1 항에 있어서,
    상기 복수의 테스트 패턴들 상에 형성된 상기 제2 게이트 구조체 상의 상기 제2 게이트 컨택들의 위치는 상호 다른 것을 특징으로 하는 테스트 패턴 그룹.
  5. 복수의 테스트 패턴들을 포함하는 테스트 패턴 그룹에 있어서,
    상기 복수의 테스트 패턴들은 각각 제1 테스트 패턴; 및 상기 제1 테스트 패턴의 하부의 제2 테스트 패턴;을 포함하고,
    상기 제1 테스트 패턴은
    제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판의 상기 제1 영역 상에 연장된 핀을 포함하는 제1 핀 그룹;
    상기 기판의 상기 제2 영역 상에 연장되고, 상기 제1 핀 그룹의 핀보다 적은 개수의 핀을 포함하는 제2 핀 그룹;
    상기 제1 핀 그룹의 상부에 위치하여 상기 제1 핀 그룹의 핀을 교차하도록 형성된 제1 게이트 구조체;
    상기 제2 핀 그룹의 상부에 위치하여 상기 제2 핀 그룹의 핀을 교차하도록 형성된 제2 게이트 구조체;
    상기 제1 게이트 구조체의 측부에 형성된 제1 소스/드레인;
    상기 제2 게이트 구조체의 측부에 형성된 제2 소스/드레인;
    상기 제1 소스/드레인 상에 형성된 제1 소스/드레인 컨택;
    상기 제2 소스/드레인 상에 형성된 제2 소스/드레인 컨택;
    상기 제1 게이트 구조체 상에 형성된 제1 게이트 컨택; 및
    상기 제2 게이트 구조체 상에 형성된 제2 게이트 컨택;을 포함하고,
    상기 제2 테스트 패턴은
    상기 기판 상에 연장된 핀을 포함하는 제3 핀 그룹;
    상기 제3 핀 그룹의 상부에 위치하여 상기 제3 핀 그룹의 핀을 교차하도록 형성된 제3 게이트 구조체;
    상기 제3 게이트 구조체의 측부에 형성된 제3 소스/드레인; 및
    상기 제3 소스/드레인 상에 형성된 제3 소스/드레인 컨택;을 포함하고,
    상기 제1 핀 그룹의 핀과 상기 제2 핀 그룹의 핀은 전기적으로 연결되지 않는 것을 특징으로 하는 테스트 패턴 그룹.
  6. 제5 항에 있어서,
    상기 복수의 테스트 패턴들 상에서 상기 제2 테스트 패턴의 상기 제3 소스/드레인 컨택들의 위치는 상호 다른 것을 특징으로 하는 테스트 패턴 그룹.
  7. 제5 항에 있어서,
    상기 복수의 테스트 패턴들 상에서
    상기 제2 테스트 패턴의 상기 제3 소스/드레인 컨택들은 각각 상기 제1 테스트 패턴의 상기 제2 소스/드레인 컨택들과 제1 방향으로 상대적으로 오정렬(misalign)되고,
    상기 제1 방향은 상기 제2 핀 그룹 상의 상기 핀이 연장된 방향인 것을 특징으로 하는 테스트 패턴 그룹.
  8. 제5 항에 있어서,
    상기 복수의 테스트 패턴들 상에서,
    상기 제1 테스트 패턴의 상기 제1 핀 그룹의 최하부의 핀과 상기 제2 테스트 패턴의 상기 제3 소스/드레인 컨택 상호 간의 이격 거리는 상호 다른 것을 특징으로 하는 테스트 패턴 그룹.
  9. 반도체 소자들이 형성되는 소자 영역;
    상기 소자 영역들을 둘러싸는 스크라이브 레인; 및
    상기 스크라이브 레인 상에 형성된 복수의 테스트 패턴들을 포함하는 테스트 패턴 그룹;을 포함하고,
    상기 복수의 테스트 패턴들 각각은
    제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판의 상기 제1 영역 상에 연장된 핀을 포함하는 제1 핀 그룹;
    상기 기판의 상기 제2 영역 상에 연장된 핀을 포함하는 제2 핀 그룹;
    상기 제1 핀 그룹의 상부에 위치하여 상기 제1 핀 그룹의 핀을 교차하도록 형성된 제1 게이트 구조체;
    상기 제2 핀 그룹의 상부에 위치하여 상기 제2 핀 그룹의 핀을 교차하도록 형성된 제2 게이트 구조체;
    상기 제1 게이트 구조체의 측부에 형성된 제1 소스/드레인;
    상기 제2 게이트 구조체의 측부에 형성된 제2 소스/드레인;
    상기 제1 소스/드레인 상에 형성된 제1 소스/드레인 컨택;
    상기 제2 소스/드레인 상에 형성된 제2 소스/드레인 컨택;
    상기 제1 게이트 구조체 상에 형성된 제1 게이트 컨택; 및
    상기 제2 게이트 구조체 상에 형성된 제2 게이트 컨택;을 포함하고,
    상기 제1 핀 그룹 및 상기 제2 핀 그룹은 전기적으로 연결되지 않고, 상기 제1 핀 그룹이 포함하는 핀의 개수는 상기 제2 핀 그룹이 포함하는 핀의 개수보다 많은 것을 특징으로 하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 테스트 패턴은 상기 스크라이브 레인 상에 존재하는 것을 특징으로 하는 반도체 장치.
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