KR101887275B1 - 반도체 장치 및 그 레이아웃 설계 - Google Patents

반도체 장치 및 그 레이아웃 설계 Download PDF

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Abstract

장치는 게이트들과 제1 전도성 세그먼트를 포함한다. 제1 거리는 상기 게이트들 중 제1 게이트와 제1 전도성 세그먼트 사이에 존재한다. 제2 거리는 상기 게이트들 중 제2 게이트와 제1 전도성 세그먼트 사이에 존재한다. 제1 거리는 제2 거리보다 크다.

Description

반도체 장치 및 그 레이아웃 설계{SEMICONDUCTOR DEVICE AND LAYOUT DESIGN THEREOF}
본 발명은 반도체 장치 및 그 레이아웃 설계에 대한 것이다.
제조 프로세스 기술에서, 물질 밀도 요건은 수율 및 신뢰도 염려 때문에 긴요하게 된다. 예를 들면, 금속 또는 비아 밀도가 충분하지 않으면, 진보된 집적 회로에서 일반적으로 사용되는 로우-k 물질은 제조 동안에 화학 기계적 폴리싱(Chemical-Mechanical Polishing; CMP) 프로세스에 대해 견고하지 않다. 따라서, 더미 층을 삽입하는 기술은, 수율을 향상시키기 위해 물질 밀도를 증가시키도록 개발된다.
본 개시의 장치는 게이트들과 제1 전도성 세그먼트를 포함한다. 제1 거리는 상기 게이트들 중 제1 게이트와 제1 전도성 세그먼트 사이에 존재한다. 제2 거리는 상기 게이트들 중 제2 게이트와 제1 전도성 세그먼트 사이에 존재한다. 제1 거리는 제2 거리보다 크다.
본 발명 개시의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 특징부들은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 특징부들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 본 발명 개시의 다양한 실시예들에 따른, 반도체 구조체의 개략적 레이아웃의 평면도이다.
도 2a는 본 발명 개시의 일부 실시예들에 따른, MOS 장치의 개략적 레이아웃의 평면도이다.
도 2b는 본 발명 개시의 일부 실시예들에 따른, 도 2a의 MOS 장치의 측면도이다.
도 2c는 본 발명 개시의 일부 다른 실시예들에 따른, MOS 장치의 개략적 레이아웃의 평면도이다.
도 2d는 본 발명 개시의 일부 다른 실시예들에 따른, MOS 장치의 평면도이다.
도 2e는 본 발명 개시의 일부 다른 실시예들에 따른, MOS 장치의 평면도이다.
도 3는 본 발명 개시의 일부 실시예들에 따른, 도 2a의 MOS 장치의 레이아웃을 위한 방법의 흐름도이다.
하기의 개시는 제공되는 청구 대상의 상이한 특징부들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 장치들의 특정 예시는 본 발명을 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예시이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 특징부 위에 또는 제2 특징부 상에 제1 특징부의 형성은, 제1 및 제2 특징부들이 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 특징부가 제1 및 제2 특징부 사이에 형성될 수 있어서 제1 및 제2 특징부가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 발명 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 본질적으로 지시하지는 않는다.
이 명세서에서 사용되는 용어들은, 일반적으로 각각의 용어가 사용되는 업계에서 그리고 특정 문맥에서의 그 일상적인 의미들을 가진다. 여기서 논의되는 임의의 용어의 예시를 포함하는, 본 명세서 내의 예시의 사용은, 단지 묘사일뿐이고, 본 개시 또는 임의의 예시되는 용어의 범위 및 의미를 결코 제한하지 않는다. 마찬가지로, 본 개시는 이 명세서에서 주어진 다양한 실시예들에 제한되지 않는다.
비록 용어들 “제1”, “제2” 등이 다양한 요소들을 설명하기 위해 여기서 사용될 수 있지만, 이 요소들은 임의의 용어들에 의해 제한되지 않는다. 이 용어들은 하나의 요소를 다른 요소와 구별하기 위해 사용된다. 예를 들면, 제1 요소는 제2 요소로 지칭될 수 있고, 유사하게, 제2 요소는 실시예들의 범위로부터 이탈하지 않고 제1 요소라고 지칭될 수 있다. 여기서 사용되는 바와 같이, 용어 “및/또는”은 하나 이상의 연관된 나열된 항목들의 임의의 조합 또는 모든 조합을 포함한다.
이제 도 1을 참조한다. 도 1은 본 발명 개시의 다양한 실시예들에 따른, 반도체 구조체(100)의 개략적 레이아웃의 평면도이다. 일부 실시예에서, 반도체 구조체(100)와, 도 2b 내지 2e를 참조해서 논의될 반도체 구조체들의 적어도 일부분은 표준 셀을 대표한다. 일부 실시예에서 표준 셀은, 데이터베이스의 형태인 회로 라이브러리에 배치되고 저장된 사전 설계된 셀을 지칭한다. 또한, 일부 실시예에서 표준 셀은, 예를 들면, 하드 드라이브를 포함하고 유형의(tangible) 저장 매체에 저장된다. 집적회로의 설계에서, 표준 셀이 회로 라이브러리로부터 검색되고 배치 동작에서 배치된다. 배치 동작은, 예를 들면, 집적회로를 설계하기 위해 소프트웨어를 실행하는, 컴퓨터를 사용해서 수행된다. 소프트웨어는, 배치 및 라우팅의 기능을 갖는 회로 레이아웃 툴(tool)을 포함한다.
일부 실시예에서, 이하에서 상세히 예증될 도 1의 반도체 구조체(100) 또는 도 2b 내지 2e의 반도체 구조체는 반도체 장치로 구현된다. 일부 다른 실시예에서, 이하에서 상세히 설명될 도 1의 반도체 구조체(100) 또는 도 2b 내지 2e의 반도체 구조체는, 예를 들면, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET), 평면형 트랜지스터 등을 포함하는 트랜지스터를 형성하기 위해 사용된다. 예증을 위해, 반도체 구조체(100)는 N형 금속 산화물 반도체(N-type Metal-Oxide-Semiconductor; NMOS) 트랜지스터 또는 P형 금속 산화물 반도체(P-type Metal-Oxide-Semiconductor; NMOS) 트랜지스터를 포함한다. 당업자는 상기 예시가 예증 목적을 위해서만 주어진 것이라는 것을 인식할 것이다. 본 발명 개시의 반도체 구조체들에 의해 구현되는 다양한 장치들은 본 발명 개시의 고려되는 범위 내에 있다.
도 1에 예증적으로 도시된 바와 같이, 반도체 구조체(100)는 패턴(120), 패턴(140), 및 패턴(160)을 포함한다. 패턴(140)은 패턴(120)과 기판(160) 사이에 배치된다. 일부 실시예에서, 용어 “패턴”은 또한 다양한 반도체 물질들로 형성된 반도체 구성이라고 지칭된다.
일부 실시예에서, 패턴들(120, 140 및 160)은, 예증의 간략함을 위해, 도 1에 도시되지 않은 활성 영역(일부 실시예에서 “OD”라고 또한 지칭됨) 위에 배치된다. 일부 실시예에서, 활성 영역은 반도체 기판 위에 형성된다(미도시됨).
일부 실시예에서, 패턴(120)과 패턴(160)은 적어도 하나의 반도체 장치 내의 게이트들로서 배열된다. 일부 실시예에서, 게이트들은 폴리실리콘으로 형성된다. 본 개시에서 논의되는 용어 “게이트”는 일부 실시예에서 “PO”라고 또한 지칭된다. 게이트들을 형성하기 위해 사용되는 다양한 전도성 물질들은 본 발명 개시의 고려되는 범위 내에 있다. 예를 들면, 다양한 실시예들에서, 게이트들은 금속, 금속 합금, 금속 실리사이드 등으로 형성된다.
다양한 실시예들에서, 패턴(160)은 더미 게이트로서 배열된다. 더미 게이트는 예를 들면, 트랜지스터를 포함하는 임의의 반도체 장치에 대해 게이트로서 작용하지 않는다. 이러한 실시예에서, 더미 게이트는 위에서 논의된 활성 영역의 에지 위에 배치되고, 이 에치를 덮는다. 더미 게이트는 또한 일부 실시예에서 “PODE(OD 에지 상의 폴리)”라고 지칭된다.
일부 실시예들에서, 패턴(160)은 패턴(120)의 복제품으로서 배열된다. 일부 실시예에서, 이 복제품은 회로에 의해 생성되고 그리고/또는 이 회로에 의해 수신된 전기 신호를 처리하는 것이 금지되도록 구성된다. 예증을 위해, 패턴(160)은 부유(floating)하거나, 예를 들면, 시스템 전압, 접지 전압 등을 포함하는 고정 전압을 수신하게 될 것이다. 일부 실시예에서, 패턴(160)은 예를 들면, 제조 기술의 설계 규칙에 따라 배치 및 라우팅(place and route; P&R) 툴에 의해 반도체 구조체(100)에 삽입된다.
일부 실시예에서, 패턴(140)은, 예증을 위해, 적어도 하나의 반도체 장치에서 접촉부인 전도성 금속 세그먼트로서 배열된다. 예증을 위해, 패턴(140)은 일부 실시예에서 MOS 장치 내에서 소스/드레인 접촉부로서 배열된다. 일부 실시예에서, 본 개시에서 논의된 용어 “전도성 금속 세그먼트”는 “MD”라고 또한 지칭된다.
일부 실시예에서, 패턴들(120, 140 및 160)은 위에서 논의된 바와 같이 활성 영역 위의 동일 층 내에 형성된다. 일부 실시예에서, 패턴들(120 및 160) 각각의 높이는 패턴(140)의 높이와는 다르다. 다양한 실시예들에서, 패턴(140)의 높이는 패턴들(120 및 160) 각각의 높이보다 크다.
일부 실시예에서, 결합 효과(coupling effect) 때문에, 패턴들(120 및 140)이 자신들 사이에 커패시턴스 C1을 갖도록 구성되고, 패턴들(140 및 160)은 자신들 사이에 커패시턴스 C2를 갖도록 구성된다. 일부 실시예에서, 커패시턴스 C1의 값은 커패시턴스 C2의 값과는 다르다. 예를 들면, 일부 실시예에서, 커패시턴스 C1의 값은 커패시턴스 C2의 값보다 작다.
도 1에서 예증을 위해, 거리 D1은 패턴들(120 및 140) 사이에 존재하고, 거리 D2는 패턴들(140 및 160) 사이에 존재한다. 일부 실시예에서, 거리 D1가 증가할 때, 커패시턴스 C1의 값이 감소하고, 그 반대로도 마찬가지다. 일부 실시예에서, 거리 D2가 감소할 때, 커패시턴스 C2의 값이 증가하고, 그 반대로도 마찬가지다.
일부 실시예에서, 거리 D2의 최솟값은 위에서 논의된 바와 같이 회로 레이아웃 툴 내에 정의된 설계 규칙의 요건에 따라 설정된다. 예를 들면, 일부 실시예에서, 거리 D2의 최솟값은 약 0 내지 약 20 나노 미터의 범위를 갖는다. 위에서 논의된 거리 D2의 최솟값은 예증 목적을 위해서만 주어진다. 거리 D2의 다양한 최솟값들이 본 발명 개시의 고려되는 범위 내에 있다.
용어 “약”은, 이 용어가 관련되는 기본 기능 변화를 초래하지 않으면서 허용가능하게 변화될 수 있는 임의의 정량적 표현을 수정하기 위해 적용된다. 일부 실시예에서, 여기서 사용될 때, “약”은 일반적으로 주어진 값 또는 범위의 20 퍼센트 내를 의미할 것이다. 일부 다른 실시예에서, “약”은 일반적으로 주어진 값 또는 범위의 10 퍼센트 내를 의미할 것이다. 일부 추가적인 실시예에서, “약”은 일반적으로 주어진 값 또는 범위의 5 퍼센트 내를 의미할 것이다.
위에서 설명되는 바와 같이, 일부 실시예에서, 패턴(120)은 적어도 하나의 반도체 장치 내의 게이트로서 배열되고, 패턴(160)은 적어도 하나의 반도체 장치 내의 더미 게이트로서 배열된다. 따라서, 패턴(120)은 일부 실시예에서 적어도 하나의 전기 신호(도 1에서는 미도시됨)를 처리하기 위해 활용된다. 일부 상황에서, 커패시턴스 C1는, 예를 들면, 처리되는 신호에 대해 불필요한 시간 지연 등을 포함하는 특정 타이밍 영향을 도입할 것이다. 커패시턴스 C1의 값을 감소시키는 배열들을 사용해서, 커패시턴스 C1에 의해 도입되는, 처리되는 신호에 대한 타이밍 영향이 감소된다. 커패시턴스 C1의 값을 감소시키는 배열의 실시예가 도 2a 내지 2e 및 도 3을 참조해서 이하에서 논의된다.
위에서 논의된 바와 같이, 일부 실시예에서, 패턴(160)은 더미 게이트로서 배열되고, 어떠한 전기 신호도 처리하지 않는다. 따라서, 커패시턴스 C2의 변화는 반도체 구조체(100)를 활용하는 회로의 성능에 영향을 주지 않는다.
이해의 용이함을 위해, 예를 들면, 도 1의 반도체 구조체(100)와 같은 반도체 구조체를 채용하는 MOS 장치가 도 2a 내지 2e를 참조해서 이하에서 예증된다. 하지만, 본 개시는 이하의 실시예들에 제한되지 않는다. 도 1의 반도체 구조체(100)와 도 2a 내지 2e의 반도체 구조체를 채용하는 다양한 유형들의 반도체 장치, 회로, 및/또는 IC는 본 개시의 고려된 범위 내에 있다.
이제 도 2a를 참조한다. 도 2a는 본 발명 개시의 일부 실시예들에 따른, MOS 장치(200A)의 개략적 레이아웃의 평면도이다. 일부 실시예에서, MOS 장치(200A)는 도 1에 논의된 바와 같은 반도체 구조체(100)와 같은 반도체 구조체를 채용한다. 도 2a에 예증적으로 도시된 바와 같이, MOS 장치(200A)는 게이트(220), 접촉부(230), 접촉부(240), 더미 게이트(250), 더미 게이트(260), 활성 영역들(270 및 272)을 포함하는 OD 영역(265), 비아(280), 및 비아(290)를 포함한다. 예증을 위해, 게이트(220), 더미 게이트(250), 및 접촉부(230)는, 도 1의 반도체 구조체(100)의 패턴(120), 패턴(160), 및 패턴(140)에 각각 대응되게 배열된다.
도 2a에서 예증을 위해, 게이트(220), 더미 게이트(250) 및 접촉부(230)가 OD 영역(265) 위에 배치된다. 비아(280)는 접촉부(230) 위에 배치된다. 일부 실시예에서, 접촉부(230)는 비아(280)와 활성 영역(270) 사이에 결합된다. 일부 실시예에서, 더미 게이트(250)는 OD 영역(265)의 에지를 덮고, “PODE”라고 또한 지칭된다.
일부 실시예에서, 게이트(220)는, MOS 장치(200A)의 턴온 또는 턴오프를 위해 제1 신호(도 2a에서 미도시됨)를 수신하도록 구성된다. 일부 실시예에서, 활성 영역(270)은 MOS 장치(200A)의 제1 소스/드레인 영역에 대응하고, 활성 영역(272)은 MOS 장치(200A)의 제2 소스/드레인 영역에 대응한다.
일부 실시예에서, 접촉부(230)와 접촉부(240)는 전도성 세그먼트들로 구현된다. 일부 실시예에서, 접촉부(230)는, 게이트(220)에 의해 수신되는 제1 신호에 응답해서 제2 신호(도 2a에는 미도시됨)를 송신 및/또는 출력하도록 구성된다. 예증을 위해, 제2 신호는, MOS 장치(200A)의 제1 소스/드레인 영역으로부터 제2 소스/드레인 영역으로 흐르는 전류를 표시한다. 일부 다른 실시예에서, 비아(280)는, 접촉부(230)으로부터의 제2 신호를 다른 회로(미도시됨)에 송신하도록, 접촉부(230)를 다른 금속층(미도시됨)에 결합시키도록 구성된다.
도 2a의 추가적인 예증을 위해, 접촉부(240)는 게이트(220)에 대해 접촉부(230)에 대응되게 배열된다. 일부 실시예에서, 접촉부(240)는, 게이트(220)에 의해 수신되는 제1 신호에 응답해서 제3 신호(도 2a에는 미도시됨)를 송신 및/또는 출력하도록 구성된다. 예증을 위해, 제3 신호는, MOS 장치(200A)의 제2 소스/드레인 영역을 통해 흐르는 전류를 표시한다. 일부 실시예에서, 접촉부(240)는 비아(290)와 활성 영역(272) 사이에 결합된다. 일부 다른 실시예에서, 비아(290)는, 접촉부(240)으로부터의 제3 신호를 다른 회로(미도시됨)에 송신하도록, 접촉부(240)를 다른 금속층(미도시됨)에 결합시키도록 구성된다.
도 2a의 추가적인 예증을 위해, 더미 게이트(260)는 게이트(220)에 대해 더미 게이트(250)에 대응되게 배열된다. 일부 실시예에서, 더미 게이트(260)는 OD 영역(265)의 다른 에지를 덮고, “PODE”라고 또한 지칭된다. 일부 실시예에서, 더미 게이트(250)와 더미 게이트(260)는 어떠한 전기 신호도 처리하지 않도록 구성된다.
또한, 도 2a에 예증적으로 도시된 바와 같이, 거리 D1은 게이트(220)와 접촉부(230) 사이에 존재하고, 거리 D2는 더미 게이트(250)와 접촉부(230) 사이에 존재한다. 거리 D3은 게이트(220)와 접촉부(240) 사이에 존재하고, 거리 D4는 더미 게이트(260)와 접촉부(240) 사이에 존재한다.
일부 실시예에서, 결합 효과로 인해, 커패시턴스 C1이 게이트(220)와 접촉부(230) 사이에 형성되고, 커패시턴스 C2는 더미 게이트(250)와 접촉부(230) 사이에 형성된다. 커패시턴스 C3은 게이트(220)와 접촉부(240) 사이에 형성되고, 커패시턴스 C4는 더미 게이트(260)와 접촉부(240) 사이에 형성된다. 일부 실시예에서, 거리 D1은 거리 D2와는 다르다. 도 2a의 실시예의 예증을 위해, 거리 D1은 거리 D2보다 크고, 거리 D3은 거리 D4와 동일하다.
일부 접근법에서, 거리 D1은 거리 D2와 동일하게 설정되고, 거리 D3은 거리 D4와 동일하게 설정된다. 다른 말로 하면, 이러한 접근법에서, 커패시턴스들(C1-C2) 또는 커패시턴스(C3-C4)를 형성하기 위한 간격은 대칭이다. 상기 언급된 접근법과 비교해서, 도 2a의 커패시턴스들(C1 및 C2)을 형성하기 위한 간격들은 비대칭이다. 도 2a에 예증된 배열들을 사용해, 위에서 논의된 바와 같이, 게이트(220)와 접촉부(230) 사이의 커패시턴스 C1 결합이 감소되는 반면에, 거리 D1이 증가한다. 따라서, 상기 언급된 접근법과 비교해서, 게이트(220)에 의해 수신된 제1 신호에 대한 타이밍 영향 및 접촉부(230)로부터의 제2 신호에 대한 타이밍 영향이 감소된다. 결국, MOS 장치(200A)의 성능이 향상된다.
일부 실시예에서, 도 2a에 도시된 바와 같이, 비아(280)는 게이트(220)와 더미 게이트(250) 사이의 중간 위치에 배열된다. 도 2a의 예증을 위해, 거리 D5가 게이트(220)와 비아(280) 사이에 존재하고, 거리 D6이 더미 게이트(250)와 비아 (280) 사이에 존재한다. 거리 D5는 거리 D6과 거의 동일하다. 접촉부(230)와 비아(280)의 상기 배열들에 기초해서, 접촉부(230)는 도 2a에 예증된 바와 같이 비아(280)에 대해 오프셋을 갖고 배열된다. 다른 말로 하면, 도 2a에 도시된 바와 같이, 비아(280)의 적어도 일부분이 접촉부(280) 상에 배열되지 않는다.
일부 실시예에서, 거리 D3은 거리 D4와 거의 동일하고, 비아(290)는 게이트(220)와 더미 게이트(260) 사이의 중간 위치에 배치된다. 접촉부(240)와 비아(290)의 상기 배열들에 기초해서, 접촉부(240)는 도 2a에 예증된 바와 같이 비아(290)에 대해 오프셋 없이 배열된다. 다른 말로 하면, 전체 비아(290)가 접촉부(240) 상에 배열된다.
이제 도 2b를 참조한다. 도 2b는 본 발명 개시의 일부 실시예들에 따른, 도 2a의 MOS 장치(200A)의 측면도이다. 도 2a에 대해, 도 2b의 유사한 요소들이 이해의 용이함을 위해 동일한 참조 번호로 지정된다.
일부 실시예에서, 도 2b의 MOS 장치(200A)는 기판을 더 포함한다(미도시됨). 게이트(220), 접촉부들(230 및 240), 더미 게이트들(250 및 260), 활성 영역들(270 및 272), 및 비아들(280 및 290)이 기판 위에 배열된다. 일부 실시예에서, 활성 영역들(270 및 272)은 확산 프로세스를 통해 기판 상에 형성된다. 일부 다른 실시예에서, 활성 영역들(270 및 272)은 이온 주입 프로세스를 통해 기판 상에 형성된다. 활성 영역들(270 및 272)의 형성은 예증 목적을 위해 주어진다. 활성 영역들(270 및 272)을 형성하기 위한 다양한 프로세스들이 본 발명 개시의 고려되는 범위 내에 있다. 일부 실시예에서, 기판은, 예를 들면, 실리콘, 실리콘 탄화물(SiC), 실리콘 게르마늄(SiGe), III-V족 화합물 반도체 물질을 포함하는 반도체 물질로 제조된다. 기판의 상기 구현들은 예증 목적을 위해 주어진다. 기판의 다양한 구현들이 본 발명 개시의 고려되는 범위 내에 있다.
이제 도 2c를 참조한다. 도 2c는 본 발명 개시의 일부 다른 실시예들에 따른, MOS 장치(200C)의 개략적 레이아웃의 평면도이다. 도 2c의 예증을 위해, MOS 장치(200C)는 도 2a에 대응하는 유사한 요소들을 포함한다. 도 2a의 실시예에 대해, 도 2c의 유사한 요소들이 이해의 용이함을 위해 동일한 참조 번호로 지정된다.
도 2a의 비아(280)와 비아(290)의 배열들은 예증 목적을 위해 주어진다. 비아(280)와 비아(290)의 다양한 배열들이 본 발명 개시의 고려되는 범위 내에 있다. 예를 들면, 도 2a와 비교해서, 도 2c의 거리 D5는 도 2c의 거리 D6보다 크다. 접촉부(230)와 비아(280)의 상기 배열들에 기초해서, 접촉부(230)는 도 2c에 예증된 바와 같이 비아(280)에 대해 오프셋 없이 배열된다. 다른 말로 하면, 전체 비아(280)가 접촉부(230) 상에 배열된다. 도 2c의 비아(290)의 배열들은 도 2b의 비아(290)와 유사하고, 따라서 반복적인 설명은 여기에서 주어지지 않는다.
이제 도 2d를 참조한다. 도 2d는 본 발명 개시의 일부 다른 실시예들에 따른, MOS 장치(200D)의 평면도이다. 도 2a의 실시예에 대해, 도 2d의 유사한 요소들이 이해의 용이함을 위해 동일한 참조 번호로 지정된다.
도 2a와 비교해서, 도 2d의 실시예에서, 게이트(220), 더미 게이트(260), 및 접촉부(240)는, 도 1의 반도체 구조체(100)의 패턴(120), 패턴(160), 및 패턴(140)에 각각 대응되게 배열된다. 예증을 위해, 거리 D1은 거리 D2와 거의 동일하고, 거리 D3은 거리 D4보다 크다. 다른 말로 하면, 게이트(220)와 접촉부(240) 사이에 커패시턴스 C3 결합을 형성하기 위한 간격이 감소된다. 결과적으로, 상기 언급된 접근법과 비교해서, 게이트(220)를 통해 수신 및/또는 송신되는 제1 신호에 대한 타이밍 영향과 접촉부(240)를 통해 생성 및/또는 송신되는 제3 신호에 대한 타이밍 영향이 감소된다.
도 2d의 일부 실시예에서, 비아(280)는 게이트(220)와 더미 게이트(250) 사이의 중간 위치에 배열된다. 대안적으로 말하면, 거리 D5는 거리 D6과 거의 동일하다. 접촉부(230)와 비아(280)의 상기 배열들에 기초해서, 접촉부(230)는 도 2d에 예증된 바와 같이 비아(280)에 대해 오프셋 없이 배열된다. 다른 말로 하면, 도 2d에 도시된 바와 같이, 전체 비아(280)가 접촉부(280) 상에 배열된다.
도 2d의 일부 실시예에서, 비아(290)는 게이트(220)와 더미 게이트(260) 사이의 중간 위치에 배열된다. 다른 말로 하면, 비아(290)와 게이트(220) 사이의 거리 D7은 비아(290)와 더미 게이트(260) 사이의 거리 D8과 거의 동일하다. 접촉부(240)와 비아(290)의 상기 배열들에 기초해서, 접촉부(240)는 도 2d에 예증된 바와 같이 비아(290)에 대해 오프셋을 갖고 배열된다. 다른 말로 하면, 도 2d에 도시된 바와 같이, 비아(290)의 적어도 일부분이 접촉부(240) 상에 배열되지 않는다.
도 2d의 일부 다른 실시예에서, 비아(290)와 게이트(220) 사이의 거리 D7은 비아(290)와 더미 게이트(260) 사이의 거리 D8보다 크다. 접촉부(240)와 비아(290)의 상기 배열들에 기초해서, 접촉부(240)는 비아(290)에 대해 오프셋 없이 배열된다.
이제 도 2e를 참조한다. 도 2e는 본 발명 개시의 일부 다른 실시예들에 따른, MOS 장치(200E)의 평면도이다. 도 2a의 실시예에 대해, 도 2e의 유사한 요소들이 이해의 용이함을 위해 동일한 참조 번호로 지정된다.
도 2c와 비교해서, 도 2e의 실시예에서, 거리 D1은 거리 D2보다 크도록 구성되고, 거리 D3은 거리 D4보다 크도록 구성된다. 따라서, 커패시턴스 C1과 커패시턴스 C2를 형성하기 위한 간격들은 비대칭이고, 커패시턴스 C3와 커패시턴스 C4를 형성하기 위한 간격들은 비대칭이다. 따라서, 게이트(220)와 접촉부(230) 사이의 커패시턴스 C1 결합과, 게이트(220)와 접촉부(240) 사이의 커패시턴스 C3 결합이 감소될 수 있다. 따라서, 게이트(220), 접촉부(230), 및 접촉(240)를 통해 각각 처리 및/또는 송신되는 제1 신호, 제2 신호, 및 제3 신호에 대한 타이밍 영향들이 감소된다. 결국, MOS 장치(200E)의 성능이 더 향상된다.
일부 실시예에서, 도 2e에 도시된 바와 같이, 비아(280)는 게이트(220)와 더미 게이트(250) 사이의 중간 위치에 배열되고, 비아(290)는 게이트(220)와 더미 게이트(260) 사이의 중간 위치에 배열된다. 다른 말로 하면, 거리 D5는 거리 D6과 거의 동일하다. 비아(280)와 접촉부(230)의 상기 배열들에 기초해서, 접촉부(230)는 도 2e에 예증된 바와 같이 비아(280)에 대해 오프셋을 갖고 배열된다. 비아(290)와 접촉부(240)의 상기 배열들에 기초해서, 접촉부(240)는 도 2e에 예증된 바와 같이 비아(290)에 대해 오프셋을 갖고 배열된다.
도 2e의 일부 다른 실시예에서, 거리 D5는 거리 D6보다 크다. 비아(280)와 접촉부(230)의 상기 배열들에 기초해서, 접촉부(240)는 비아(290)에 대해 오프셋 없이 배열된다. 도 2e의 일부 대안적인 실시예에서, 거리 D7은 거리 D8보다 크다. 비아(290)와 접촉부(240)의 상기 배열들에 기초해서, 접촉부(240)는 비아(290)에 대해 오프셋 없이 배열된다.
도 3은 본 발명 개시의 일부 실시예들에 따른, 도 2a의 MOS 장치(200A)의 레이아웃을 위한 방법의 흐름도이다. 이해의 용이함을 위해, 이제 도 2a, 도 2b, 및 도 3이 참조되며, 방법(300)의 동작들이 예증 목적을 위해 도 2a 및 도 2b의 MOS 장치(200A)를 사용해 설명된다. 방법(300)을 채용하는 다양한 MOS 장치들의 레이아웃들은 본 발명 개시의 고려되는 범위 내에 있다.
동작 S310에서, 활성 영역(270) 및 활성 영역(272)을 포함하는 OD 영역(260)이 위에서 논의된 바와 같이 기판 상에 배열된다(미도시됨). 위에서 설명된 바와 같이, 다양한 실시예들에서, 기판은 예를 들면, 실리콘, SiC, SiGe, III-V족 화합물 반도체, 이 물질들의 조합 등을 포함하는 반도체 물질로 제조된다.
동작 S320에서, 게이트(220)는 OD 영역(265) 상에 배열된다. 일부 실시예에서, 게이트(220)는 폴리실리콘으로 형성된다. 일부 실시예에서, 활성 영역들(270 및 272)은 n형 불순물을 반도체 기판 내로 주입시킴으로써 형성된다. 예를 들면, MOS 장치(200A)가 NMOS 장치일 때, 활성 영역(270)과 활성 영역(272)은 n형 도핑된 영역들이다. 일부 다른 실시예에서, n형 불순물은 인을 포함한다. 일부 다른 실시예에서, n형 불순물은 비소를 포함한다.
대안적으로, 일부 실시예에서, 확산 영역들(272 및 274)은 p형 불순물을 반도체 기판 내로 주입시킴으로써 형성된다. 예를 들면, MOS 장치(200A)가 PMOS 장치일 때, 확산 영역(272)과 확산 영역(274)은 p형 도핑된 영역들이다. 일부 실시예에서, p형 불순물은 붕소를 포함한다. 일부 다른 실시예에서, p형 불순물은 인듐을 포함한다.
게이트(220), 활성 영역(270), 및 활성 영역(272)의 배열들과 구현들은 예증 목적을 위해 주어진다. 게이트(220), 활성 영역(270), 및 활성 영역(272)의 배열들과 구현들은 본 개시의 고려되는 범위 내에 있다.
동작 S330에서, 비아(280)는 활성 영역(270) 상에 배열되고, 비아(290)는 활성 영역(272) 상에 배열된다. 일부 실시예에서, 비아(280)와 비아(290)는 홀(hole)들을 에칭하고, 후속적으로 이 홀들을 전도성 물질로 채움으로써 형성된다.
비아(280)와 비아(290)의 형성은 예증 목적을 위해 주어진다. 비아(280)와 비아(290)의 다양한 형성들이 본 발명 개시의 고려되는 범위 내에 있다.
동작 S340에서, 접촉부(230)가 도 2a의 활성 영역(270) 상의 위치에 배열되고, 접촉부(230)와 게이트(220)는 자신들 사이에 거리 D1을 가진다. 동작 S350에서, 접촉부(240)가 도 2a의 활성 영역(272) 상의 위치에 배열되고, 접촉부(240)와 게이트(220)는 자신들 사이에 거리 D3을 가진다. 일부 실시예에서, 비아(280)는 접촉부(230)와 활성 영역(270) 사이에 결합되고, 비아(290)는 접촉부(240)와 활성 영역(272) 사이에 결합된다.
동작 S360에서, 더미 게이트(250)가 활성 영역(270) 상의 위치에 배열되고, 접촉부(230)와 더미 게이트(220)는 자신들 사이에 거리 D2를 가지며, 거리 D2는 거리 D1과는 다르다. 예증을 위해, 도 2a 또는 도 2e에 예증된 바와 같이, 거리 D1은 거리 D2보다 크다.
동작 S370에서, 더미 게이트(260)가 활성 영역(272) 상의 위치에 배열되고, 더미 게이트(260)와 접촉부(240)는 자신들 사이에 거리 D4를 가지며, 거리 D3은 거리 D4와 다르거나 같다. 도 2a에 예증된 바와 같이, 거리 D3은 거리 D4와 동일하도록 구성된다. 도 2c 또는 도 2d에 예증된 일부 대안적인 실시예에서, 거리 D3은 거리 D4보다 크도록 구성된다.
위에서 설명된 바와 같이, 비대칭적 거리 D1과 거리 D2 그리고 /또는 비대칭적 거리 D3과 거리 D4의 배열들로 인해, 게이트(220)와 접촉부(230) 사이의 커패시턴스 C1 결합과 게이트(220)와 접촉부(240) 사이의 커패시턴스 C3 결합이 감소된다. 따라서, 게이트(220)와 접촉부들(230 및 240)를 통해 처리 및/또는 송신되는 신호들에 대한 타이밍 영향들이 감소된다. 결과적으로, 도 2a 내지 2e의 MOS 장치들(200A 및/또는 200C 내지 200E)을 활용하는 회로의 성능이 향상될 수 있다.
위에서 도시된 실시예들을 위해, 추가적인 동작들이 MOS 장치(200A)의 제조를 완료하기 위해 수행될 수 있다는 것이 이해된다. 예를 들면, 일부 실시예에서, 이러한 추가적인 동작들은, 상호연결 구조체(예컨대, MOS 장치(200A)로의 전기적 상호연결을 제공하는 라인 및 비아, 금속층, 그리고 층간 유전체)의 형성, 패시베이션층의 형성, 및 MOS 장치(200A)의 패키징을 포함한다.
본 방법(300)의 상기 설명은 예시적인 동작들을 포함하지만, 방법(300)의 동작들이 반도시 설명된 순서대로 수행되지는 않는다. 본 발명에서 개시된 방법(300)의 동작들의 순서는 변경될 수 있거나, 동작들은 본 개시의 다양한 실시예들의 정신 및 범위에 따라 적절하게 동시에 또는 부분적으로 동시에 수행될 수 있다.
일부 실시예에서, 도 1의 반도체 구조체(100)는, 예를 들면, 방법(300)을 저장하는 비일시적 컴퓨터 판독가능 매체 상에 운반되는, 자동 배치 및 라우팅(auto place and route; APR) 툴인 설계 툴을 통해 형성된다. 다른 말로 하면, 일부 실시예에서, 방법(300)은 하드웨어, 소프트웨어, 펌웨어, 및 이것들의 조합으로 구현될 수 있다.
위에서 설명된 바와 같이, 본 개시에서 제공되는 도 1의 반도체 구조체(100), 도 2a 내지 2e의 MOS 장치들(200A, 및 200C-200E), 및 방법(300)은, 반도체 장치에서 전기 신호를 처리하도록 구성되는, 게이트와 접촉부 사이의 결합 커패시턴스를 감소시킬 수 있다. 따라서, 예를 들면, 추가적인 시간 지연을 포함하는 타이밍 영향이 감소될 수 있다. 결국, 이러한 배열들을 채용하는 회로들의 성능이 향상된다.
본 명세서에서, 용어 “결합된(coupled)”은 또한 “전기적으로 결합된”으로 지칭될 수 있고, 용어 “연결된(connected)”은 “전기적으로 연결된”을 지칭할 수 있다. “결합된”과 “연결된”은 또한 두 개 이상의 요소들이 서로 협력하거나 상호작용하는 것을 나타내기 위해 사용될 수 있다.
일부 실시예에서, 게이트와 제1 전도성 세그먼트를 포함하는 장치가 개시된다. 제1 거리는 상기 게이트들 중 제1 게이트와 제1 전도성 세그먼트 사이에 존재한다. 제2 거리는 상기 게이트들 중 제2 게이트와 제1 전도성 세그먼트 사이에 존재한다. 제1 거리는 제2 거리보다 크다.
제1 게이트와 제1 전도성 세그먼트를 포함하는 장치가 또한 개시된다. 제1 전도성 세그먼트는 제1 게이트와 제1 게이트에 대응하는 제1 더미 게이트 사이에 배열된다. 상기 제1 전도성 세그먼트와 상기 제1 게이트 사이의 제1 거리와 상기 제1 전도성 세그먼트와 상기 제1 더미 게이트 사이의 제2 거리는 비대칭이다.
이하의 동작을 포함하는 방법이 또한 개시된다. 제1 게이트는 활성 영역 상에 배열된다. 전도성 세그먼트가 상기 활성 영역 상에 배열되며, 제1 거리가 상기 제1 게이트와 상기 전도성 세그먼트 사이에 존재한다. 제2 게이트가 활성 영역 상에 배열되며, 여기서 제2 거리가 제2 게이트와 전도성 세그먼트 사이에 존재하고, 제1 거리는 제2 거리와는 다르다.
전술된 설명은, 당업자가 본 발명 개시의 양상을 더 잘 이해할 수 있도록 다수의 실시예들의 특징을 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조체를 설계하거나 수정하기 위한 기초로서 본 발명 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 당업자는, 이러한 등가의 구성이 본 발명 개시의 정신과 범위를 이탈하지 않고, 자신이 본 발명 개시의 정신과 범위를 이탈하지 않고 본 명세서의 다양한 변화, 대체, 및 교체를 할 수 있다는 것을 또한 인식해야 한다.

Claims (10)

  1. 장치에 있어서,
    복수의 게이트들;
    제1 전도성 세그먼트; 및
    상기 제1 전도성 세그먼트에 접촉하는 제1 비아를 포함하고,
    상기 게이트들 중 제1 게이트와 상기 제1 전도성 세그먼트 사이에 제1 거리가 존재하고, 상기 게이트들 중 제2 게이트와 상기 제1 전도성 세그먼트 사이에 제2 거리가 존재하며, 상기 제1 거리는 상기 제2 거리보다 큰 것이고,
    상기 제1 비아는 상기 제1 게이트와 상기 제2 게이트 사이의 중간 위치에 배열되며, 상기 제1 비아의 제1 부분은 상기 제1 전도성 세그먼트 상에 있고 상기 제1 비아의 제2 부분은 상기 제1 전도성 세그먼트 상에 있지 않으며,
    상기 제1 게이트와 상기 제1 비아 사이에 제3 거리가 존재하고, 상기 제1 비아와 상기 제2 게이트 사이에 제4 거리가 존재하며, 상기 제3 거리는 상기 제4 거리와 동일한 것인, 장치.
  2. 제1항에 있어서, 상기 제2 게이트는 더미 게이트인 것인, 장치.
  3. 제1항에 있어서,
    제1 활성 영역을 더 포함하고, 상기 제1 전도성 세그먼트는 상기 제1 활성 영역 상에 배열되는 것인, 장치.
  4. 삭제
  5. 삭제
  6. 제3항에 있어서,
    제2 활성 영역; 및
    상기 제2 활성 영역에 결합된 제2 전도성 세그먼트를 더 포함하고,
    상기 제2 전도성 세그먼트와 상기 제1 게이트 사이에 제3 거리가 존재하고, 상기 게이트들 중 제3 게이트와 상기 제2 전도성 세그먼트 사이에 제4 거리가 존재하며, 상기 제3 거리는 상기 제4 거리 이상인 것인, 장치.
  7. 제6항에 있어서,
    상기 제3 게이트는 더미 게이트인 것인, 장치.
  8. 장치에 있어서,
    제1 게이트;
    상기 제1 게이트와 상기 제1 게이트에 대응하는 제1 더미 게이트 사이에 배열된 제1 전도성 세그먼트; 및
    상기 제1 전도성 세그먼트에 접촉하는 제1 비아를 포함하고,
    상기 제1 전도성 세그먼트와 상기 제1 게이트 사이의 제1 거리와 상기 제1 전도성 세그먼트와 상기 제1 더미 게이트 사이의 제2 거리는 비대칭인 것이고,
    상기 제1 비아는 상기 제1 게이트와 상기 제1 더미 게이트 사이의 중간 위치에 배열되고, 상기 제1 비아의 제1 부분은 상기 제1 전도성 세그먼트 상에 있고 상기 제1 비아의 제2 부분은 상기 제1 전도성 세그먼트 상에 있지 않으며,
    상기 제1 게이트와 상기 제1 비아 사이에 제3 거리가 존재하고, 상기 제1 비아와 상기 제1 더미 게이트 사이에 제4 거리가 존재하며, 상기 제3 거리는 상기 제4 거리와 동일한 것인, 장치.
  9. 제8항에 있어서,
    상기 제1 게이트는 제1 신호를 수신하도록 구성되고, 상기 제1 전도성 세그먼트는 상기 제1 신호에 응답해서 제2 신호를 송신하도록 구성되는 것인, 장치.
  10. 방법에 있어서,
    활성 영역 상에 제1 게이트를 배열하는 단계;
    상기 활성 영역 상에 전도성 세그먼트를 배열하는 단계로서, 상기 제1 게이트와 상기 전도성 세그먼트 사이에 제1 거리가 존재하는 것인, 상기 전도성 세그먼트를 배열하는 단계;
    상기 활성 영역 상에 제2 게이트를 배열하는 단계로서, 상기 제2 게이트와 상기 전도성 세그먼트 사이에 제2 거리가 존재하는 것인, 상기 제2 게이트를 배열하는 단계; 및
    상기 전도성 세그먼트와 접촉하는 제1 비아를 상기 제1 게이트와 상기 제2 게이트 사이의 중간 위치에 배열하는 단계로서, 상기 제1 비아의 제1 부분은 상기 전도성 세그먼트 상에 있고 상기 제1 비아의 제2 부분은 상기 전도성 세그먼트 상에 있지 않으며, 상기 제1 게이트와 상기 제1 비아 사이에 제3 거리가 존재하고, 상기 제1 비아와 상기 제2 게이트 사이에 제4 거리가 존재하는 것인, 상기 제1 비아를 배열하는 단계를 포함하고,
    상기 제1 거리는 상기 제2 거리와는 다른 것이고, 상기 제3 거리는 상기 제4 거리와 동일한 것인, 방법.
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