TWI580040B - 半導體裝置與其佈局設計方法 - Google Patents

半導體裝置與其佈局設計方法 Download PDF

Info

Publication number
TWI580040B
TWI580040B TW105124126A TW105124126A TWI580040B TW I580040 B TWI580040 B TW I580040B TW 105124126 A TW105124126 A TW 105124126A TW 105124126 A TW105124126 A TW 105124126A TW I580040 B TWI580040 B TW I580040B
Authority
TW
Taiwan
Prior art keywords
gate
distance
conductive segment
disposed
contact
Prior art date
Application number
TW105124126A
Other languages
English (en)
Other versions
TW201810658A (zh
Inventor
林仲德
江庭瑋
莊惠中
田麗鈞
蘇品岱
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Application granted granted Critical
Publication of TWI580040B publication Critical patent/TWI580040B/zh
Publication of TW201810658A publication Critical patent/TW201810658A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

半導體裝置與其佈局設計方法
本揭示內容是有關於一種半導體製造，且特別是有關於一種半導體裝置與其佈局設計方法。
在製程技術中，由於良率與可靠度的考量，材料密度的要求變得非常必要。例如，若金屬或通孔的密度不足時，在製造過程中的化學機械平坦化程序中，常用於先進積體電路的低介電質材料會不耐用。因此，一種安插虛擬層的技巧被發展來增加材料密度，藉此改善良率。
本揭示內容之一態樣為提供一種半導體裝置，其包含多個閘極與第一導電區段。其中多個閘極中之第一閘極與第一導電區段之間具有第一距離，多個閘極中之第二閘極與第一導電區段之間具有第二距離，且第一距離大於第二距離。
本揭示內容之另一態樣為提供一種半導體裝置，其包含第一閘極與第一導電區段。第一導電區段設置於 第一閘極與對應於第一閘極的第一虛擬閘極之間。第一導電區段與第一閘極之間的第一距離與第一導電區段與第一虛擬閘極之間的第二距離為不對稱。
本揭示內容之又一態樣為提供一種方法，其包含下列多個操作。設置第一閘極於主動區上；設置導電區段於主動區上，其中第一閘極與導電區段之間具有第一距離；以及設置第二閘極於主動區上，其中第二閘極與該導電區段之間具有第二距離，且第一距離相異於第二距離。
100‧‧‧半導體結構
120‧‧‧圖案
140‧‧‧圖案
160‧‧‧圖案
C1~C4‧‧‧電容
D1~D7‧‧‧電容
200A‧‧‧MOS裝置
200C‧‧‧MOS裝置
200D‧‧‧MOS裝置
200E‧‧‧MOS裝置
220‧‧‧閘極
250、260‧‧‧虛擬閘極
230、240‧‧‧接觸
280、290‧‧‧通孔
265‧‧‧OD區
270、272‧‧‧主動區
300‧‧‧方法
S310、S320、S330‧‧‧操作
S340、S350、S360‧‧‧操作
S370‧‧‧操作
為讓本揭示內容下述的實施例能更明顯易懂，所附圖式之說明如下：第1圖為根據本揭示內容的各實施例所繪示的一種半導體結構的圖示佈局的上視圖；第2A圖為根據本揭示內容之一些實施例所繪示的一種金屬氧化半導體(metal-oxide-semiconductor,MOS)裝置的圖示佈局的上視圖；第2B圖為根據本揭示內容之一些實施例所繪示第2A圖中的MOS裝置的側視圖；第2C圖為根據本揭示內容之另一些實施例所繪示的一種MOS裝置的上視圖；第2D圖為根據本揭示內容之另一些實施例所繪示的一種MOS裝置的上視圖； 第2E圖為根據本揭示內容之另一些實施例所繪示的一種MOS裝置的上視圖；以及第3圖為根據本揭示內容的一些實施例所繪示的一種用於第2A圖的MOS裝置的佈局方法的流程圖。
以下將以圖式及詳細敘述清楚說明本揭示內容之精神，任何所屬技術領域中具有通常知識者在瞭解本揭示內容之較佳實施例後，當可由本案所教示之技術，加以改變及修飾，其並不脫離本案之精神與範圍。在本文中，熟知的實現方式或操作並不加以詳述，以避免模糊本揭示內容中的各實施例的態樣。
於本揭示內容中通篇所使用之詞彙一般代表其通常的意涵。關於本揭示內容中內所討論的任何例證只用來作解說的用途，並不會以任何方式限制本揭示內容或其例證之範圍和意義。同樣地，本揭示內容並不受限於本文中所提出的各種實施例。
關於本文中所使用之『第一』、『第二』、…等，並非特別指稱次序或順位的意思，亦非用以限定本揭示內容，其僅僅是為了區別以相同技術用語描述的元件或操作而已。例如，在不違背各實施例的範圍內，第一元件可被命名為第二元件，同樣地，第二元件可被命名為第一元件。本文中所使用之『與/或』包含一或多個相關聯的項目中的任一者以及所有組合。
請參照第1圖，第1圖為根據本揭示內容的各實施例所繪示的一種半導體結構100的圖示佈局的上視圖。於一些實施例中，半導體結構100的至少一部分與在後述的第2B~2E圖所討論的多個半導體結構可代表為一標準元件(standard cell)。於一些實施例中，標準元件被認為是已佈置並儲存於一電路元件庫的預先設計元件，其中電路元件庫具有一資料庫的格式。再者，於一些實施例中，標準元件儲存於實體儲存媒介中。其中，舉例而言，實體儲存媒介可包含硬碟。在設計多個積體電路的過程中，標準元件可自電路元件庫擷取，並於佈置操作中被佈置。佈置操作可例如為使用電腦來執行。其中，電腦用來運行設計多個積體電路的軟體。軟體包含電腦佈局工具，其具有佈置與繞線的功能。
於一些實施例中，第1圖的半導體結構100或如將於後述詳細說明的第2B~2E圖中的多個半導體結構可實現於半導體裝置內。於另一些實施例中，第1圖的半導體結構100或如將於後述詳細說明的第2B~2E圖中的多個半導體結構可用來實現多個電晶體，例如其包含鰭式場效電晶體(Fin Field-Effect Transistor,FinFET)、平面電晶體或其類似物。示例而言，半導體結構100包含N型金屬氧化半導體(N-type metal-oxide-semiconductor,NMOS)電晶體或P型金屬氧化半導體(PMOS)電晶體。本領域具通常知識者應當理解上述例子僅用於示例。使用本揭示內容內的多個半導體結構所實現的各種裝置為本揭示內容所涵蓋的範圍內。
如第1圖示例性地所示，半導體結構100包含圖案120、圖案140以及圖案160。圖案140放置於圖案120以及圖案160之間。
於一些實施例中，用語『圖案』亦被參照為由各種半導體材料所實現的半導體結構。
於一些實施例中，多個圖案120、140與160被放置於主動區(在一些實施例中被參照為『OD』)之上，其中為了簡化圖示，主動區並未繪製於第1圖上。於一些實施例中，主動區形成於一半導體基板(未繪示)上。
於一些實施例中，多個圖案120與160被設置為至少一半導體裝置中的多個閘極。於一些實施例中，閘極由多晶矽實現。於一些實施例中，本揭示內容中所討論的用語『閘極』亦可被參照為『PO』。可用來形成閘極的各種導電性材料亦為本揭示內容中所涵蓋的範圍。例如，於各個實施例中，閘極可由多個金屬、金屬合金、金屬矽化物或其類似物形成。
於一些實施例中，圖案160被設置為一虛擬(dummy)閘極。虛擬閘極並未做為任何半導體裝置(例如包含電晶體)的閘極。於此些實例中，虛擬閘極被設置並覆蓋於前述的主動區的邊緣上。於一些實施例中，虛擬閘極亦可被參照為『PODE(poly on OD edge)』。
於一些實施例中，圖案160設置為圖案120的複製物。於一些實施例中，此複製物設置以被禁止處理由電路所產生與/或接收的多個電子訊號。示例而言，圖案160為 浮接，或為接收一固定電壓(例如包含系統電壓、接地電壓等)。於一些實施例中，圖案160可經由佈置與繞線(place and route,P&R)工具根據製程技術的多個設計規則而被安插至半導體結構100。
於一些實施例中，圖案140被設置為導電金屬區段，其可例如為至少一半導體裝置中的接觸。示例而言，於一些實施例中，圖案140被設置為MOS裝置的源/汲接觸。於一些實施例中，於本揭示內容中的用語『導電金屬區段』亦可被參照為『MD』。
於一些實施例中，多個圖案120、140與160形成於同一層上，且此層位於前述的主動區上。於一些實施例中，多個圖案120與160中每一者的高度皆不同於圖案140的高度。於各個實施例中，圖案140的高度高於多個圖案120與160中每一者的高度。
於一些實施例中，經由耦合效應，多個圖案120以及140被設置以在兩者之間具有電容C1，且多個圖案140以及160被設置以在兩者之間具有電容C2。於一些實施例中，電容C1的數值不同於電容C2的數值。例如，於一些實施例中，電容C1的數值低於電容C2的數值。
以第1圖的示例而言，圖案120與圖案140之間存在有距離D1，且圖案140與圖案160之間存在有距離D2。於一些實施例中，當距離D1增加時，電容C1的數值降低，且反之亦然。於一些實施例中，當距離D2減少時，電容C2的數值增加，且反之亦然。
於一些實施例中，距離D2的最小值為根據如前述定義於電路佈局工具內的設計規則的需求而定。例如，於一些實施例中，距離D2的最小值約為0~20奈米。前述的距離D2的最小值僅為示例。距離D2的最小值的各種數值為本揭示內容所涵蓋的範圍。
用語『約』用以表示任意定量表示能夠在不造成相關的基本功能發生變化的前提下進行修改。於一些實施例中，如本文所使用，『約』應通常意旨所給定的數值或範圍的百分之20。於另一些實施例中，『約』應通常意旨所給定的數值或範圍的百分之10。於一些進一步的實施例中，『約』應通常意旨所給定的數值或範圍的百分之5。
如先前所述，於一些實施例中，圖案120設置為至少一半導體裝置的閘極，且圖案160設置為至少一半導體裝置的虛擬閘極。據此，於一些實施例中，圖案120用來處理至少一電子訊號(未繪示於第1圖中)。於一些狀況下，電容C1可能會引入一些時間性的影響，例如包含不必要的時間延遲等等。藉由可降低電容C1的數值的設置方式，在所處理的訊號上的時間性影響(其由電容C1所引入)可被降低。關於降低電容C1的數值的設置方式的多個實施例將參照第2A~2E圖以及第3圖於下方進行討論。
如先前所述，於一些實施例中，圖案160設置為至少一半導體裝置的虛擬閘極，且並不處理電子訊號。據此，電容C2的變異並不會影響使用半導體結構100的電路之效能。
為易於理解，以下將參照第2A~2E圖說明多個半導體裝置的多個實施例，其中，舉例而言，多個半導體裝置可包含使用類似於第1圖的半導體結構100的半導體結構的MOS裝置。然而，本揭示內容並未僅以下述的實施例為限。使用第1圖的半導體結構100以及第2A~2E圖的多個半導體結構的各種半導體裝置、電路與/或積體電路皆為本揭示內容所涵蓋的範圍內。
請參照第2A圖。第2A圖為根據本揭示內容之一些實施例所繪示的一種MOS裝置200A的圖示佈局的上視圖。於一些實施例中，MOS裝置200A採用了類似於第1圖所討論的半導體結構100的半導體結構。如第2A圖示例性地所示，MOS裝置200A包含閘極220、接觸230、接觸240、虛擬閘極250、虛擬閘極260、包含多個主動區270與272的OD區265、通孔(via)280以及通孔290。示例而言，閘極220、虛擬閘極250以及接觸230設置以分別對應於第1圖中的半導體結構100內的圖案120、圖案160以及圖案140。
以第2A圖的示例而言，閘極220、虛擬閘極250以及接觸230設置於OD區265之上。通孔280設置於接觸230上。於一些實施例中，接觸230耦接於通孔280以及主動區270之間。虛擬閘極250覆蓋於OD區265的邊緣，且亦於一些實施例中被參照為『PODE』。
於一些實施例中，閘極220設置以接收第一訊號(未繪示於第2A圖)，其中第一訊號用於導通或關斷MOS裝置200A。於一些實施例中，主動區270對應於MOS裝置 200A的第一源/汲區，且主動區272對應於MOS裝置200A的第二源/汲區。
於一些實施例中，接觸230以及接觸240由多個導電區段實現。於一些實施例中，接觸230設置以響應於由閘極220所接收的第一訊號傳輸與/或輸出第二訊號(未繪示於第2A圖)。示例而言，第二訊號代表為由MOS裝置200A的第一源/汲區流經至第二源/汲區的電流。於另一些實施例中，通孔280用以耦接接觸230至其他金屬層(未繪示)，以自接觸230傳輸第二訊號至其他電路(未繪示)。
以第2A圖之示例更進一步而言，於一些實施例中，接觸240相對於閘極220而對應於接觸230放置。於一一些實施例中，接觸240設置以響應於由閘極220所接收的第一訊號傳輸與/或輸出第三訊號(未繪示於第2A圖)。示例而言，第三訊號代表為流經MOS裝置200A的第二源/汲區的電流。於一些實施例中，接觸240耦接於通孔290以及主動區272之間。於另一些實施例中，通孔290用以耦接接觸240至其他金屬層(未繪示)，以自接觸240傳輸第三訊號至其他電路(未繪示)。
以第2A圖之示例進一步而言，虛擬閘極260相對於閘極220而對應於虛擬閘極250設置。虛擬閘極260覆蓋OD區265的另一邊緣，並於一些實施例中內亦被參照為『PODE』。於一些實施例中，虛擬閘極250與虛擬閘極260被設置為不處理電子訊號。
再者，如第2A圖示例性地所示，閘極220以及接觸230之間存在距離D1，且虛擬閘極250以及接觸230之間存在距離D2。閘極220以及接觸240之間存在距離D3，且虛擬閘極260以及接觸240之間存在距離D4。
於一些實施例中，藉由耦合效應，電容C1形成於閘極220以及接觸230之間，且電容C2形成於虛擬閘極250以及接觸230之間。電容C3形成於閘極220以及接觸240之間，且電容C4形成於虛擬閘極260以及接觸240之間。於一些實施例中，距離D1相異於距離D2。以第2A圖的多個實施例而言，距離D1大於距離D2，且距離D3相同於距離D4。
於一些技術中，距離D1設置為相同於距離D2，且距離D3設置為相同於距離D4。換句話說，於上述的技術中，用以形成多個電容C1~C2或C3~C4的空間為對稱的。相較於前述的技術，在第2A圖中用以形成多個電容C1~C2的空間為不對稱的。藉由第2A圖所示的設置方式，如先前所討論，隨著距離D1增加，耦接於閘極220以及接觸230之間的電容C1被降低。因此，相較於前述的技術，對由閘極220所接收的第一訊號以及自接觸230傳送的第二訊號上造成的時間性影響被降低。如此一來，MOS裝置200A的效能可被改善。
於一些實施例中，如第2A圖所示，通孔280設置於閘極220以及虛擬閘極250之間的中間位置。以第2A圖之示例而言，閘極220以及通孔280之間具有距離D5，且虛 擬閘極250以及通孔280之間具有距離D6。距離D5約等於距離D6。基於上述接觸230以及通孔280的設置方式，如第2A圖所示，接觸230相對於接觸280而具有偏差的設置。換句話說，如第2A圖所示，至少一部分的通孔280並未設置於接觸280上。
於一些實施例中，距離D3約相同於距離D4，且通孔290設置於閘極220以及虛擬閘極260之間的中間位置。基於上述接觸240以及通孔290的設置方式，如第2A圖所示，接觸240相對於接觸280而無偏差地設置。換句話說，全部的通孔290設置於接觸240上。
請參照第2B圖，第2B圖為根據本揭示內容之一些實施例所繪示第2A圖中的MOS裝置200A的側視圖。對照於第2A圖，為易於理解，第2B圖中的類似元件將被指定為相同參考標號。
於一些實施例中，第2B圖中的MOS裝置200A更包含基板(未繪示)。閘極220、多個接觸230與240、多個虛擬閘極250與260、多個主動區270與272以及多個通孔280與290設置於基板上。於一些實施例中，多個主動區270與272藉由擴散製程形成於基板上。於另於一些實施例中，多個主動區270與272藉由離子佈值製程形成於基板上。上述關於多個主動區270與272的實現方式僅為示例。用以形成多個主動區270與272的各種製程皆為本揭示內容所涵蓋之範圍。於一些實施例中，基板由半導體材料製成。例如，前述的半導體材料可包含矽、碳化矽(SiC)、矽鍺(SiGe)或 三五族化合物半導體材料。上述關於基板的多個實現方式僅為示例。用於基板的各種實現方式為本揭示內容所涵蓋的範圍。
請參照第2C圖，第2C圖為根據本揭示內容之另一些實施例所繪示的一種MOS裝置200C的上視圖。如第2C圖之示例而言，MOS裝置200C包含類似於多個第2A圖中所示的元件。對應於第2A圖之實施例，為易於理解，第2C圖中的類似元件將被指定為相同參考標號。
第2A圖中關於通孔280以及通孔290的設置方式僅為示例。通孔280以及通孔290的各種設置方式為本揭示內容所涵蓋之範圍。例如，相較於第2A圖，第2C圖中的距離D5大於距離D6。基於上述關於接觸230與通孔280的設置方式，如第2C圖所示，接觸230相對於通孔280而無偏差地設置。換句話說，整個通孔280設置於接觸230上。第2C圖中的通孔290的設置方式類似於第2A圖中的通孔290的設置方式，故於此不再重複贅述。
請參照第2D圖，第2D圖為根據本揭示內容之另一些實施例所繪示的一種MOS裝置200D的上視圖。對應於第2A圖之實施例，為易於理解，第2D圖中的類似元件將被指定為相同參考標號。
相較於第2A圖，於第2D圖中的多個實施例中，閘極220、虛擬閘極260以及接觸240分別地被設置以對應於第1圖的半導體結構100中的圖案120、圖案160以及圖案140。示例而言，距離D1約相同於距離D2，且距離D3 大於距離D4。換句話說，用於形成耦接於閘極220以及接觸240之間的電容C3的空間會減少。如此一來，相較於前述的相關技術，經由閘極220所接收與/或所傳送的第一訊號以及經由接觸240所接收與/或所傳送的第三訊號上的時間性影響被降低。
於第2D圖中的一些實施例中，通孔280設置於閘極220以及虛擬閘極250之間的中間位置。換句話說，距離D5約相同於距離D6。基於上述接觸230以及通孔280的設置方式，如第2D圖所示，接觸230相對於通孔280而無偏差地設置。換句話說，如第2D圖所示，整個通孔280設置於接觸230上。
於第2D圖中的一些實施例中，通孔290設置於閘極220以及虛擬閘極260之間的中間位置。換句話說，通孔290以及閘極220之間的距離D7約相同於通孔290以及虛擬閘極260之間的距離D8。基於上述接觸240以及通孔290的設置方式，如第2D圖所示，接觸240相對於通孔290而具有偏差地設置。換句話說，如第2D圖所示，至少一部分的通孔280並未設置於接觸230上。
於第2D圖中的另一些實施例中，通孔290以及閘極220之間的距離D7大於通孔290以及虛擬閘極260之間的距離D8。基於上述接觸240以及通孔290的設置方式接觸240相對於通孔290而無偏差地設置。
請參照第2E圖，第2E圖為根據本揭示內容之另一些實施例所繪示的一種MOS裝置200E的上視圖。對應於 第2A圖之實施例，為易於理解，第2E圖中的類似元件將被指定為相同參考標號。
相較於第2C圖，於第2E圖中的多個實施例中，距離D1被設置以大於距離D2，且距離D3被設置以大於距離D4。據此，用以形成電容C1與電容C2的空間為不對稱的，且用以形成電容C3與電容C4的空間為不對稱的。據此，耦接於閘極220與接觸230之間的電容C1以及耦接於閘極220與接觸240之間的電容C2可被降低。因此，在第一訊號、第二訊號以及第三訊號上(其分別由閘極220、接觸230以及接觸240所處理與/或所傳送)的時間性影響可被降低。如此一來，MOS裝置200E的效能可被更進一步地改善。
於一些實施例中，如第2E圖所示，通孔280設置於閘極220以及虛擬閘極250之間的中間位置，且通孔290設置於閘極220以及虛擬閘極260之間的中間位置。換句話說，距離D5約相同於距離D6。基於上述關於通孔280以及接觸230的設置方式，如第2E圖所示，接觸230相對於通孔280而具有偏差地設置。基於上述關於通孔290以及接觸240的設置方式，如第2E圖所示，接觸240相對於通孔290而具有偏差地設置。
於第2E圖中的另一些實施例中，距離D5大於距離D6。基於上述關於通孔280以及接觸230的設置方式，接觸230相對於通孔280而無偏差地設置。於第2E圖中的一些替代性的實施例中，距離D7大於距離D8。基於上述關於通 孔290以及接觸240的設置方式，接觸240相對於通孔290而無偏差地設置。
第3圖為根據本揭示內容的一些實施例所繪示的一種用於第2A圖的MOS裝置200A的佈局方法300的流程圖。為易於理解，請參照第2A圖、第2B圖以及第3圖，且為進行示例，方法300的多個操作將搭配第2A圖與第2B圖中的MOS裝置200A進行描述。採用方法300的各種MOS裝置的佈局皆為本揭示內容所涵蓋的範圍。
於操作S310，OD區265設置前述的基板(未繪示)上，其中OD區265包含主動區270與主動區272。如先前所述，於各個實施例中，基板由半導體材料組成，其例如包含矽、SiC、SiGe、三五族化合物半導體、上述之組合或其類似物。
於操作S320，閘極220設置在OD區265上。於一些實施例中，閘極220由多晶矽形成。於一些實施例中，多個主動區270與272為透過佈值N型雜質至半導體基板形成。例如，當MOS裝置200A為NMOS裝置，主動區270與主動區272為N型摻雜區。於進一步的一些實施例中，N型雜質包含磷。於另一些實施例中，N型雜質包含砷。
或者，於一些實施例中，多個主動區270與272為透過佈值P型雜質至半導體基板形成。例如，當MOS裝置200A為PMOS裝置，主動區270與主動區272為P型摻雜區。於一些實施例中，P型雜質包含硼。於另一些實施例中，P型雜質包含銦。
上述關於閘極220、主動區270以及主動區272的設置方式與實現方式僅用於示例。閘極220、主動區270以及主動區272的各種設置方式與各種實現方式為本揭示內容所涵蓋的範圍內。
於操作S330，通孔280設置於主動區270上，且通孔290設置於主動區282上。於一些實施例中，通孔280以及通孔290可藉由導電材料蝕刻孔洞並依序填滿來形成。
通孔280與通孔290的形成方式僅用於示例。通孔280與通孔290的各種形成方式為本揭示內容所涵蓋的範圍內。
於操作S340，接觸230設置於第2A圖中主動區270的位置上，其中於此位置上接觸230以及閘極220之間具有距離D1。於操作S350，接觸240設置於第2A圖中主動區272的位置上，其中於此位置上接觸240以及閘極220之間具有距離D3。於一些實施例中，通孔280耦接於接觸230與主動區270之間，且通孔290耦接於接觸240與主動區272之間。
於操作S360，虛擬閘極250設置於主動區270的位置上，其中於此位置上接觸230以及虛擬閘極250之間具有距離D2，且距離D2相異於距離D1。示例而言，如第2A圖或第2E圖所示，距離D1大於距離D2。
於操作S370，虛擬閘極260設置於主動區272的位置上，其中於此位置上虛擬閘極260以及接觸240之間具有距離D4，且距離D3相異於或相同於距離D4。如第2A 圖所示，距離D3設置以相同於距離D4。於第2C圖或第2D圖的一些替代的實施例中，距離D3設置於大於距離D4。
如先前所述，藉由不對稱的距離D1與D2與/或不對稱的距離D3與距離D4的設置方式，耦接於閘極220與接觸230之間的電容C1以及耦接於閘極220與接觸240之間的電容C2可被降低。據此，在由閘極220、多個接觸230以及240所處理與/或傳送的多個訊號上的時間性影響可被降低。如此一來，使用第2A~2E圖中的MOS裝置200A與/或200C~200E的電路的效能可被改善。
應當理解，對於上述多個實施例而言，額外的操作可被執行以完成MOS裝置200A的製造。例如，於一些實施例中，上述多個額外操作包含形成多個內連線層結構(例如用來提供MOS裝置200A的電性連接的多個接線、通孔、金屬層以及層間介電層)、形成多個保護層、以及MOS裝置200A的封裝。
上列關於方法300的描述包含多個示例性的操作，但方法300的多個操作並非必須以上述陳述的順序執行。在符合本揭示內容的各實施例所教示的範圍與精神下，方法300的多個操作的順序可被更換，或多個操作可被同時或部分同時地執行。
於一些實施例中，第1圖的半導體結構100可經由設計工具形成。例如，設計工具包含自動佈置與繞線(APR)工具，其載入於儲存有方法300的一非暫態電腦可讀 取媒體。換句話說，於一些實施例中，方法300可實現於硬體、軟體、韌體、與上述之組合。
如先前所述，本揭示內容所提供的第1圖的半導體結構100、第2A~2E圖的多個MOS裝置200A與200C~200E以及第3圖的方法300能夠降低在半導體裝置中用來處理電子訊號的閘極與接觸之間的耦合電容。據此，時間性的影響(例如包含額外的時間延遲)可被降低。如此一來，使用上述設置方式的電路的效能可被改善。
於本文中，『耦接』可被視為『電性耦接』，且『連接』可被視為『電性連接』。『耦接』與『連接』亦可用來視為兩個或兩個以上的元件彼此之間的操作或互相連動。
於一些實施例中，一種裝置在此揭露，其包含多個閘極與第一導電區段。其中多個閘極中之第一閘極與第一導電區段之間具有第一距離，多個閘極中之第二閘極與第一導電區段之間具有第二距離，且第一距離大於第二距離。
一種裝置亦在此揭露，其包含第一閘極與第一導電區段。第一導電區段設置於第一閘極與對應於第一閘極的第一虛擬閘極之間。第一導電區段與第一閘極之間的第一距離與第一導電區段與第一虛擬閘極之間的第二距離為不對稱。
一種方法亦在此揭露，其包含下列多個操作。設置第一閘極於主動區上；設置導電區段於主動區上，其中第一閘極與導電區段之間具有第一距離；以及設置第二閘極 於主動區上，其中第二閘極與該導電區段之間具有第二距離，且第一距離相異於第二距離。本領域具有通常知識者應當瞭解，本揭示內容中前述的多個實施例僅為示例，而並非用以限定本揭示內容。各種的更動或類似的設置方式應當涵蓋於後附之申請專利範圍，且申請專利範圍所界定者應當解讀為最大範圍，以涵蓋任何各種更動或類似的設置方式。
100‧‧‧半導體結構
120、140、160‧‧‧圖案
C1~C2‧‧‧電容
D1~D2‧‧‧距離

Claims (10)

  1. 一種半導體裝置，包含：複數個閘極；以及一第一導電區段，其中該些閘極中之一第一閘極與該第一導電區段之間具有一第一距離，該些閘極中之一第二閘極與該第一導電區段之間具有一第二距離，且該第一距離大於該第二距離。
  2. 如申請專利範圍第1項之半導體裝置，其中該第二閘極為一虛擬閘極。
  3. 如申請專利範圍第1項之半導體裝置，更包含：一第一主動區，其中該第一導電區段設置在該第一主動區上；以及一第一通孔，設置於該第一閘極與該第二閘極之間的一中間位置，並耦接於該第一導電區段與該第一主動區之間，其中該第一閘極與該第一通孔之間具有一第三距離，該第一通孔與該第二閘極之間具有一第四距離，其中該第三距離相同於或大於該第四距離。
  4. 如申請專利範圍第3項之半導體裝置，更包含： 一第二主動區；以及一第二導電區段，耦接至該第二主動區，其中該第二導電區段與該第一閘極之間具有一第五距離，該些閘極中之一第三閘極與該第二導電區段之間具有一第六距離，該第五距離大於或等於該第六距離，且該第三閘極為一虛擬閘極。
  5. 一種半導體裝置，包含：一第一閘極；以及一第一導電區段，設置於該第一閘極與對應於該第一閘極的一第一虛擬閘極之間，其中該第一導電區段與該第一閘極之間的一第一距離與該第一導電區段與該第一虛擬閘極之間的一第二距離為不對稱。
  6. 如申請專利範圍第5項之半導體裝置，其中該第一閘極用以接收一第一訊號，且該第一導電區段用以響應於該第一訊號傳送一第二訊號，其中對應於該第一距離的一第一電容形成於該第一閘極與該第一導電區段之間，且對應於該第二距離的一第二電容形成於該第一虛擬閘極與該第一導電區段之間。
  7. 如申請專利範圍第5項之半導體裝置，其中該第一距離大於該第二距離，且該半導體裝置更包含： 一主動區，其中該第一導電區段設置於該主動區上；以及一通孔，設置於該第一閘極與該第一虛擬閘極之間的一中間位置，並耦接於該主動區與該第一導電區段之間，其中該第一導電區段相對於該通孔而有偏差或無偏差地設置。
  8. 如申請專利範圍第5項之半導體裝置，更包含：一第二導電區段，設置於該第一閘極與一第二虛擬閘極之間，其中該第二導電區段與該第一閘極之間設置以具有一第三距離，該第二導電區段與該第二虛擬閘極之間設置以具有一第四距離，且該第三距離相異於該第四距離，其中對應於該第三距離的一第三電容形成於該第二導電區段與該第一閘極之間，對應於該第四距離的一第四電容形成於該第二導電區段與該第二虛擬閘極之間，且該第三距離大於或等於該第四距離。
  9. 一種佈局設計方法，包含：設置一第一閘極於一主動區上；設置一導電區段於該主動區上，其中該第一閘極與該導電區段之間具有一第一距離；以及設置一第二閘極於該主動區上，其中該第二閘極與該導電區段之間具有一第二距離， 其中該第一距離相異於該第二距離。
  10. 如申請專利範圍第9項之佈局設計方法，其中該第二閘極為該第一閘極的一虛擬閘極，該第一距離大於該第二距離，且該佈局設計方法更包含：設置一通孔於該主動區上，其中該通孔設置在該第一閘極與該第二閘極之間的一中間位置，並耦接於該導電區段與該主動區之間。
TW105124126A 2016-04-21 2016-07-29 半導體裝置與其佈局設計方法 TWI580040B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/135,493 2016-04-21
US15/135,493 US10141256B2 (en) 2016-04-21 2016-04-21 Semiconductor device and layout design thereof

Publications (2)

Publication Number Publication Date
TWI580040B true TWI580040B (zh) 2017-04-21
TW201810658A TW201810658A (zh) 2018-03-16

Family

ID=59240920

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105124126A TWI580040B (zh) 2016-04-21 2016-07-29 半導體裝置與其佈局設計方法

Country Status (5)

Country Link
US (4) US10141256B2 (zh)
KR (1) KR101887275B1 (zh)
CN (2) CN114361258A (zh)
DE (1) DE102016115068B4 (zh)
TW (1) TWI580040B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI671902B (zh) * 2017-05-26 2019-09-11 台灣積體電路製造股份有限公司 積體電路及形成及製作方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10141256B2 (en) * 2016-04-21 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and layout design thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201423907A (zh) * 2012-12-05 2014-06-16 United Microelectronics Corp 具有接觸插栓的半導體結構與其形成方法
TW201431091A (zh) * 2013-01-23 2014-08-01 Samsung Electronics Co Ltd 包含不同材料之閘極與虛擬閘極之半導體元件

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7265399B2 (en) 2004-10-29 2007-09-04 Cree, Inc. Asymetric layout structures for transistors and methods of fabricating the same
KR100628247B1 (ko) 2005-09-13 2006-09-27 동부일렉트로닉스 주식회사 반도체 소자
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US8324668B2 (en) * 2009-12-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for isolating devices in integrated circuits
KR20140132179A (ko) 2013-05-07 2014-11-17 삼성전자주식회사 더미 게이트 및 게이트를 갖는 반도체 소자
US9093299B1 (en) * 2014-01-06 2015-07-28 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and formation thereof
US9379058B2 (en) * 2014-02-14 2016-06-28 Qualcomm Incorporated Grounding dummy gate in scaled layout design
KR102088200B1 (ko) * 2014-07-01 2020-03-13 삼성전자주식회사 반도체 소자 및 그 제조방법
US9496394B2 (en) * 2014-10-24 2016-11-15 Globalfoundries Inc. Semiconductor structures with field effect transistor(s) having low-resistance source/drain contact(s)
JP6396834B2 (ja) * 2015-03-23 2018-09-26 ルネサスエレクトロニクス株式会社 半導体装置
KR102316247B1 (ko) * 2015-04-14 2021-10-26 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9589854B2 (en) * 2015-05-12 2017-03-07 Globalfoundries Inc. Alignment monitoring structure and alignment monitoring method for semiconductor devices
US9412616B1 (en) * 2015-11-16 2016-08-09 Globalfoundries Inc. Methods of forming single and double diffusion breaks on integrated circuit products comprised of FinFET devices and the resulting products
US10141256B2 (en) * 2016-04-21 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and layout design thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201423907A (zh) * 2012-12-05 2014-06-16 United Microelectronics Corp 具有接觸插栓的半導體結構與其形成方法
TW201431091A (zh) * 2013-01-23 2014-08-01 Samsung Electronics Co Ltd 包含不同材料之閘極與虛擬閘極之半導體元件

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI671902B (zh) * 2017-05-26 2019-09-11 台灣積體電路製造股份有限公司 積體電路及形成及製作方法
US10489548B2 (en) 2017-05-26 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method for manufacturing the same
US11062075B2 (en) 2017-05-26 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method for manufacturing same
US11138361B2 (en) 2017-05-26 2021-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and system of manufacturing the same
US11775724B2 (en) 2017-05-26 2023-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of manufacturing the same

Also Published As

Publication number Publication date
KR101887275B1 (ko) 2018-08-09
DE102016115068B4 (de) 2022-11-10
US10727177B2 (en) 2020-07-28
CN114361258A (zh) 2022-04-15
CN107393826A (zh) 2017-11-24
US11652041B2 (en) 2023-05-16
US20170309562A1 (en) 2017-10-26
TW201810658A (zh) 2018-03-16
US20210343636A1 (en) 2021-11-04
US11088067B2 (en) 2021-08-10
US20200328148A1 (en) 2020-10-15
KR20170120480A (ko) 2017-10-31
DE102016115068A1 (de) 2017-10-26
US10141256B2 (en) 2018-11-27
US20190067185A1 (en) 2019-02-28

Similar Documents

Publication Publication Date Title
US9478533B2 (en) Method and apparatus for forming an integrated circuit with a metalized resistor in a standard cell configuration
EP4379812A2 (en) Semiconductor structure with buried power rail and integrated circuit
US8530931B2 (en) Semiconductor device and method of manufacturing the same
TWI591804B (zh) 記憶體元件佈局、半導體元件及製造記憶體元件的方法
KR102218929B1 (ko) 브릿징 위험성 감소 및 성능 향상을 위한 상이한 비아 크기의 구성
US20230113294A1 (en) Middle-end-of-line strap for standard cell
US9502358B2 (en) Integrated circuit having shielding structure
US11652041B2 (en) Semiconductor device and layout design thereof
TWI597818B (zh) 於積體電路產品中裝置層處所放置之電容器及製造該電容器之方法
US20160005813A1 (en) Fin structures and methods of manfacturing the fin structures, and fin transistors having the fin structures and methods of manufacturing the fin transistors
US9443767B2 (en) Structure for metal oxide semiconductor capacitor
US20080054368A1 (en) CMOS Devices Adapted to Prevent Latchup and Methods of Manufacturing the Same
JP2008294164A (ja) 半導体装置およびその製造方法