KR102316247B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것으로, 보다 구체적으로 그의 상부에 활성 패턴들을 포함하는 기판; 상기 활성 패턴들을 가로지르며 상기 기판의 상면에 평행한 제1 방향으로 연장되는 게이트 전극들; 상기 게이트 전극들 사이의 상기 활성 패턴들의 상부들에 각각 형성된 소스/드레인 영역들; 상기 게이트 전극들 사이에서 상기 소스/드레인 영역들과 각각 전기적으로 연결되는 제1 콘택들 및 제2 콘택들을 포함할 수 있다. 이때, 각각의 상기 제1 콘택들의 콘택 중심선은, 상기 각각의 제1 콘택들과 대응하는 게이트 중심선과 제1 거리만큼 이격되고, 각각의 상기 제2 콘택들의 콘택 중심선은, 상기 각각의 제2 콘택들과 대응하는 게이트 중심선과 제2 거리만큼 이격되며, 상기 제1 거리와 상기 제2 거리는 서로 다를 수 있다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 그의 상부에 활성 패턴들을 포함하는 기판; 상기 활성 패턴들을 가로지르며 상기 기판의 상면에 평행한 제1 방향으로 연장되는 게이트 전극들; 상기 게이트 전극들 사이의 상기 활성 패턴들의 상부들에 각각 형성된 소스/드레인 영역들; 및 상기 게이트 전극들 사이에서 상기 소스/드레인 영역들과 각각 전기적으로 연결되는 제1 콘택들 및 제2 콘택들을 포함할 수 있다. 이때, 각각의 상기 제1 콘택들의 콘택 중심선은, 상기 각각의 제1 콘택들과 대응하는 게이트 중심선과 제1 거리만큼 이격되고, 각각의 상기 제2 콘택들의 콘택 중심선은, 상기 각각의 제2 콘택들과 대응하는 게이트 중심선과 제2 거리만큼 이격되며, 상기 제1 거리와 상기 제2 거리는 서로 다를 수 있다.
상기 제1 및 제2 콘택들은, 어느 하나의 상기 활성 패턴들 상에서, 상기 제1 방향에 교차하는 제2 방향을 따라 상기 게이트 전극들 사이에 배열될 수 있다.
상기 제1 콘택들과 상기 제2 콘택들은 상기 제2 방향을 따라 서로 교번적으로 배열될 수 있다.
각각의 상기 제1 및 제2 콘택들의 양 측에 한 쌍의 상기 게이트 전극들이 배치되고, 상기 게이트 중심선은 상기 한 쌍의 게이트 전극들 사이의 중심을 따라 상기 제1 방향으로 연장될 수 있다.
상기 콘택 중심선은 이와 대응하는 어느 하나의 상기 제1 및 제2 콘택들의 중심축을 따라 상기 제1 방향으로 연장될 수 있다.
평면적 관점에서, 상기 제1 및 제2 콘택들 중 적어도 하나는 상기 제1 방향을 따라 연장되는 바(bar) 형태를 가지고, 상기 제1 방향으로 서로 이격된 적어도 두 개의 상기 소스/드레인 영역들과 중첩될 수 있다.
각각의 상기 제1 콘택들은 상기 제1 방향과 교차하는 제2 방향으로의 제1 폭을 갖고, 각각의 상기 제2 콘택들은 상기 제2 방향으로의 제2 폭을 갖고, 상기 제1 폭과 상기 제2 폭은 서로 다를 수 있다.
상기 제1 콘택들의 바닥면들은 상기 제2 콘택들의 바닥면들과 서로 다른 레벨에 위치할 수 있다.
상기 제1 및 제2 콘택들의 하부들은, 이들과 전기적으로 연결된 상기 소스/드레인 영역들의 상부들의 제1 및 제2 리세스 영역들 내에 각각 배치되고, 상기 제1 리세스 영역들의 바닥면들은 상기 제2 리세스 영역들의 바닥면들과 서로 다른 레벨에 위치할 수 있다.
상기 활성 패턴들은 PMOS 영역이고, 상기 제2 콘택들과 전기적으로 연결되는 상기 소스/드레인 영역들의 부피들은, 상기 제1 콘택들과 전기적으로 연결되는 상기 소스/드레인 영역들의 부피들보다 더 작을 수 있다.
상기 제2 거리는 상기 제1 방향에 교차하는 제2 방향으로 양의 값을 가지며, 적어도 하나의 상기 제2 콘택들과 상기 제2 방향으로 바로 인접하는 어느 하나의 게이트 전극들은, 상기 적어도 하나의 제2 콘택이 접촉하는 상기 활성 패턴 상에서 더미 전극일 수 있다.
상기 반도체 소자는, 상기 게이트 전극들 사이에서 상기 소스/드레인 영역들과 전기적으로 연결되는 제3 콘택들을 더 포함할 수 있다. 이때, 각각의 상기 제3 콘택들의 콘택 중심선은, 각각의 상기 제3 콘택들과 대응하는 게이트 중심선과 제3 거리만큼 이격되고, 상기 제3 거리는 상기 제1 거리 및 상기 제2 거리 모두와 다를 수 있다.
상기 제1 콘택들, 상기 제2 콘택들 및 상기 제3 콘택들은, 어느 하나의 상기 활성 패턴들 상에서, 상기 제1 방향에 교차하는 제2 방향을 따라 서로 교번적으로 배열될 수 있다.
어느 하나의 상기 제1 콘택들의 양 측에 한 쌍의 상기 게이트 전극들이 배치되고, 어느 하나의 상기 제3 콘택들은 상기 한 쌍의 게이트 전극들 사이에 배치되며, 상기 어느 하나의 제1 콘택과 상기 어느 하나의 제3 콘택은 상기 제1 방향으로 이격될 수 있다.
상기 반도체 소자는, 상기 게이트 전극들 사이에서 상기 소스/드레인 영역들과 전기적으로 연결되는 제3 및 제4 콘택들을 더 포함하되, 각각의 상기 제3 콘택들의 콘택 중심선은, 상기 각각의 제3 콘택들과 대응하는 게이트 중심선과 제3 거리만큼 이격되고, 각각의 상기 제4 콘택들의 콘택 중심선은, 상기 각각의 제4 콘택들과 대응하는 게이트 중심선과 제4 거리만큼 이격되고, 상기 제1 내지 제4 거리들은 서로 다를 수 있다.
상기 반도체 소자는, 상기 기판의 상부에 제공되어, 상기 활성 패턴들을 정의하는 소자 분리막들을 더 포함할 수 있다. 이때, 상기 활성 패턴들의 상부들 및 상기 소스/드레인 영역들은 상기 소자 분리막들 사이로 돌출될 수 있다.
상기 반도체 소자는, 각각의 상기 게이트 전극들의 양 측벽들 상에 제공된 게이트 스페이서들; 및 상기 게이트 전극과 상기 스페이서들 사이, 및 상기 게이트 전극과 상기 활성 패턴 사이에 개재된 게이트 유전막을 더 포함할 수 있다. 이때, 상기 게이트 스페이서들 및 상기 게이트 유전막은 상기 게이트 전극을 따라 상기 제1 방향으로 연장될 수 있다.
상기 반도체 소자는, 상기 활성 패턴들, 상기 소스/드레인 영역들 및 상기 게이트 전극들을 덮는 층간 절연막을 더 포함할 수 있다. 이때, 상기 제1 및 제2 콘택들은 상기 층간 절연막을 관통하여 상기 소스/드레인 영역들에 연결될 수 있다.
평면적 관점에서, 상기 제1 및 제2 콘택들 중 적어도 하나는, 상기 제1 방향에 교차하는 제2 방향으로 서로 이격된 적어도 두 개의 상기 소스/드레인 영역들과 중첩될 수 있다.
상기 반도체 소자는, 각각의 상기 제1 및 제2 콘택들의 측벽들을 덮는 콘택 스페이서들을 더 포함하되, 상기 게이트 전극들과 상기 제1 및 제2 콘택들은 상기 콘택 스페이서들을 사이에 두고 서로 이격될 수 있다.
상기 반도체 소자는, 상기 제1 및 제2 콘택들과 상기 소스/드레인 영역들 사이에 각각 개재된 실리사이드층을 더 포함하되, 상기 제1 및 제2 콘택들은 상기 실리사이드층들을 통해 상기 소스/드레인 영역들과 전기적으로 연결될 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 그의 상부에 활성 패턴을 포함하는 기판; 상기 활성 패턴을 가로지르며 상기 기판의 상면에 평행한 제1 방향으로 연장되는 게이트 전극들; 상기 게이트 전극들 사이의 상기 활성 패턴의 상부에 각각 형성된 소스/드레인 영역들; 및 상기 소스/드레인 영역들과 각각 전기적으로 연결되며, 상기 제1 방향과 교차하는 제2 방향으로 배열된 제1 콘택들 및 제2 콘택들을 포함할 수 있다. 이때, 각각의 상기 제1 콘택들은 이의 양 측의 한 쌍의 상기 게이트 전극들과 각각 제1 이격거리 및 제2 이격거리만큼 이격되어 있고, 각각의 상기 제2 콘택들은 이의 양 측의 한 쌍의 상기 게이트 전극들과 각각 제3 이격거리 및 제4 이격거리만큼 이격되어 있고, 제1 이격거리/제2 이격거리의 비는, 제3 이격거리/제4 이격거리의 비와 서로 다를 수 있다.
상기 제1 콘택들과 상기 제2 콘택들은, 상기 활성 패턴 상에서, 서로 교번적으로 배열될 수 있다.
상기 제3 이격거리/제4 이격거리의 비와 1과의 차이는 상기 제1 이격거리/제2 이격거리의 비와 1과의 차이보다 더 크며, 상기 제2 콘택들과 전기적으로 연결되는 상기 소스/드레인 영역들의 부피들은, 상기 제1 콘택들과 전기적으로 연결되는 상기 소스/드레인 영역들의 부피들보다 더 작을 수 있다.
상기 반도체 소자는, 상기 활성 패턴의 상부의 상기 소스/드레인 영역들과 전기적으로 연결되는 제3 콘택들을 더 포함할 수 있다. 이때, 상기 제3 콘택들은 상기 제1 및 제2 콘택들과 함께 상기 제2 방향으로 배열되고, 각각의 상기 제3 콘택들은 이의 양 측의 한 쌍의 상기 게이트 전극들과 각각 제5 이격거리 및 제6 이격거리만큼 이격되어 있고, 상기 제1 이격거리/제2 이격거리의 비, 상기 제3 이격거리/제4 이격거리의 비, 및 제5 이격거리/제6 이격거리의 비는 서로 다를 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 게이트 전극들을 형성하는 것; 상기 게이트 전극들을 덮는 층간 절연막을 형성하는 것; 상기 층간 절연막을 관통하고, 상기 제1 방향과 교차하는 제2 방향을 따라 배열되는 제1 콘택 홀들 및 제2 콘택 홀들을 형성하는 것, 평면적 관점에서 상기 제1 및 제2 콘택 홀들은 상기 게이트 전극들 사이에 각각 위치하고; 및 상기 제1 및 제2 콘택 홀들 내에 제1 및 제2 콘택들을 각각 형성하는 것을 포함할 수 있다. 이때, 각각의 상기 제1 콘택 홀들의 콘택 중심선은, 상기 각각의 제1 콘택 홀들과 대응하는 게이트 중심선과 제1 거리만큼 이격되고, 각각의 상기 제2 콘택 홀들의 콘택 중심선은, 상기 각각의 제2 콘택 홀들과 대응하는 게이트 중심선과 제2 거리만큼 이격되며, 상기 제1 거리와 상기 제2 거리는 서로 다르고, 상기 제2 콘택 홀들은, 상기 제1 콘택 홀들과는 다른 포토 마스크를 이용하여 형성될 수 있다.
상기 제1 콘택 홀들과 상기 제2 콘택 홀들은, 상기 제2 방향을 따라 서로 교번적으로 배열될 수 있다.
상기 제조 방법은, 상기 게이트 전극들을 형성하기 전에, 상기 기판 상에 상기 제2 방향으로 연장되는 활성 패턴들을 형성하는 것; 및 상기 게이트 전극들 사이의 상기 활성 패턴들의 상부들에 소스/드레인 영역들을 각각 형성하는 것을 더 포함할 수 있다. 이때, 상기 층간 절연막은 상기 활성 패턴들, 상기 게이트 전극들, 및 상기 소스/드레인 영역들을 덮고, 상기 제1 및 제2 콘택 홀들은, 각각의 상기 게이트 전극들의 일 측벽을 따라 상기 제1 방향으로 배열되고, 상기 활성 패턴들 상에서 상기 제2 방향을 따라 배열될 수 있다.
평면적 관점에서, 상기 제1 및 제2 콘택 홀들은 상기 소스/드레인 영역들과 중첩할 수 있다.
각각의 상기 제1 콘택 홀들은 상기 제2 방향으로의 제1 폭을 갖고, 각각의 상기 제2 콘택 홀들은 상기 제2 방향으로의 제2 폭을 갖고, 상기 제1 폭과 상기 제2 폭은 서로 다를 수 있다.
상기 제1 콘택 홀들의 바닥면들은 상기 제2 콘택 홀들의 바닥면들과 서로 다른 레벨에 위치할 수 있다.
상기 제1 및 제2 콘택들의 상면들은 상기 층간 절연막의 상면과 공면을 이룰 수 있다.
상기 제1 및 제2 콘택 홀들을 형성하는 것은: 제1 포토 마스크를 이용하여 상기 층간 절연막을 관통하는 제1 콘택 홀들을 형성하는 것; 상기 층간 절연막 상에 상기 제1 콘택 홀들을 채우는 제1 마스크 막을 형성하는 것; 및 제2 포토 마스크를 이용하여 상기 제1 마스크 막 및 상기 층간 절연막을 관통하는 제2 콘택 홀들을 형성하는 것을 포함할 수 있다.
본 발명에 따른 반도체 소자는, 게이트 전극들 사이의 제1 콘택들 및 제2 콘택들이 서로 다르게 쉬프트되어 배열됨으로써, 게이트 전극들과 콘택들간의 공정 마진이 확보될 수 있다. 나아가, PMOS 영역 상에서 쉬프트된 콘택들을 이용해 채널 영역에 더 높은 압축 응력을 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 3a, 도3b 및 도 3c는 각각 도 2의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 3d는 도 2의 A-A'선의 다른 예를 나타내는 단면도들이다.
도 4, 6 및 8은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 5a, 7a 및 9a는 각각 도 4, 6 및 8의 A-A'에 따른 단면도들이다.
도 5b, 7b 및 9b는 각각 도 4, 6 및 8의 B-B'에 따른 단면도들이다.
도 5c, 7c 및 9c는 각각 도 4, 6 및 8의 C-C'에 따른 단면도들이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 11은 도 10의 A-A'선에 따른 단면도이다.
도 12, 14 및 16은 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 13, 15, 17a는 각각 도 12, 14 및 16의 A-A'에 따른 단면도들이다.
도 17b는 도 16의 B-B'에 따른 단면도이다.
도 17c는 도 16의 C-C'에 따른 단면도이다.
도 18은 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 19a 및 도 19b는 각각 도 18의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 20, 22 및 24는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 21a, 23a, 25a는 각각 도 20, 22 및 24의 A-A'에 따른 단면도들이다.
도 21b, 23b, 25b는 각각 도 20, 22 및 24의 B-B'에 따른 단면도들이다.
도 26은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 27은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 28은 본 발명의 실시예들에 따른 SRAM 셀의 등가 회로도이다.
도 29 내지 도 31은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 멀티미디어 장치의 예들을 나타낸 도면들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 기판 상에 제공된 복수의 로직 셀들(C1, C2, C3, C4)을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은 복수의 트랜지스터들을 포함할 수 있다. 일 예로, 상기 반도체 소자는 제1 로직 셀(C1), 상기 제1 로직 셀(C1)과 제1 방향(D1)으로 이격된 제2 로직 셀(C2), 상기 제1 로직 셀(C1)과 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 이격된 제3 로직 셀(C3), 및 상기 제2 로직 셀(C2)과 상기 제2 방향(D2)으로 이격된 제4 로직 셀(C4)을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은 제1 소자 분리막들(ST1)에 의하여 분리된 활성 영역들을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은, 제2 소자 분리막들(ST2)에 의해 분리된 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다.
일 예로, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제1 방향(D1)으로 이격될 수 있다. 상기 제1 로직 셀(C1)의 PMOSFET 영역(PR)은 상기 제2 로직 셀(C2)의 PMOSFET 영역(PR)과 상기 제1 방향(D1)으로 인접할 수 있다. 이하, 본 명세서에서 로직 셀은 하나의 논리 동작을 하기 위한 단위를 지칭할 수 있다. 로직 셀들의 개수는 4개로 도시되었으나 이에 한정되지 않는다.
실시예 1
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 3a, 도3b 및 도 3c는 각각 도 2의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다. 도 3d는 도 2의 A-A'선의 다른 예를 나타내는 단면도들이다. 예를 들어, 도 2는 도 1의 제1 로직 셀(C1)의 평면도일 수 있다. 이하에서, 도 1의 제1 로직 셀(C1)을 참조하여 본 발명의 실시예들이 설명되나, 상기 제1 로직 셀(C1) 이외의 로직 셀들도 상기 제1 로직 셀(C1)과 동일하거나 이에 상응하는 구조를 가질 수 있다.
도 2, 도 3a, 도 3b, 및 도 3c를 참조하면, 기판(100) 상에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의하는 제2 소자 분리막들(ST2)이 제공될 수 있다. 나아가, 상기 제1 로직 셀(C1)은 상기 제2 소자 분리막들(ST2)에 의하여 인접 로직 셀들(C2, C3, C4)과 분리될 수 있다. 상기 제2 소자 분리막들(ST2)은 기판(100)의 상부에 형성될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다.
상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제2 소자 분리막들(ST2)을 사이에 두고 상기 기판(100)의 상면에 평행한 제1 방향(D1)으로 이격될 수 있다. 일 실시예로, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 각각 하나의 영역으로 도시되어 있으나, 이와 달리, 상기 제2 소자 분리막들(ST2)에 의하여 분리된 복수의 영역들을 포함할 수 있다.
상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 복수의 활성 패턴들(FN)이 제공될 수 있다. 상기 활성 패턴들(FN)은 상기 제1 방향(D1)을 따라 배열될 수 있다. 상기 활성 패턴들(FN)의 각각의 양 측에 상기 제2 방향(D2)으로 연장되는 제1 소자 분리막들(ST1)이 배치될 수 있다. 일 실시예에서, 상기 복수의 활성 패턴들(FN)의 상부들에 복수의 핀 부분들이 각각 제공될 수 있다. 일 예로, 상기 핀 부분들은, 상기 제1 소자 분리막들(ST1) 사이로 돌출된 핀(fin) 형상을 가질 수 있다.
상기 활성 패턴들(FN)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 3개씩 도시되었으나, 이에 한정되지 않는다. 상기 제2 소자 분리막들(ST2)과 상기 제1 소자 분리막들(ST1)은 실질적으로 연결된 하나의 절연막의 일부일 수 있다. 상기 제2 소자 분리막들(ST2)의 두께는 상기 제1 소자 분리막들(ST1)의 두께보다 두꺼울 수 있다. 이 경우, 상기 제1 소자 분리막들(ST1)은 상기 제2 소자 분리막들(ST2)과 별도의 공정에 의하여 형성될 수 있다. 다른 실시예에서, 상기 제1 소자 분리막들(ST1)은 상기 제2 소자 분리막들(ST2)과 동시에 형성되고 실질적으로 동일한 두께를 가질 수 있다. 상기 제1 및 제2 소자 분리막들(ST1, ST2)은 상기 기판(100)의 상부에 형성될 수 있다. 일 예로, 상기 제1 및 제2 소자 분리막들(ST1, ST2)은 실리콘 산화막을 포함할 수 있다.
상기 활성 패턴들(FN) 상에 상기 활성 패턴들(FN)과 교차하여 상기 제1 방향(D1)으로 연장되는 게이트 전극들(G1-G7)이 제공될 수 있다. 상기 게이트 전극들(G1-G7)은 상기 제2 방향(D2)으로 서로 이격될 수 있다. 각각의 상기 게이트 전극들(G1-G7)은 상기 제1 방향(D1)으로 연장되어 상기 PMOSFET 영역(PR), 상기 제2 소자 분리막들(ST2) 및 상기 NMOSFET 영역(NR)을 가로지를 수 있다.
각각의 상기 게이트 전극들(G1-G7)의 아래에 게이트 절연 패턴(GI)이 제공될 수 있고, 각각의 상기 게이트 전극들(G1-G7)의 양 측에 게이트 스페이서들(GS)이 제공될 수 있다. 나아가, 각각의 상기 게이트 전극들(G1-G7)의 상면을 덮는 캐핑 패턴(GP)이 제공될 수 있다. 다만, 일 예로, 게이트 콘택(CB)이 연결되는 상기 제2 게이트 전극(G2)의 일부분 상에는 상기 캐핑 패턴(GP)이 제거되어 있을 수 있다. 상기 게이트 전극들(G1-G7)을 덮는 제1 내지 제3 층간 절연막들(110, 120, 130)이 제공될 수 있다.
상기 게이트 전극들(G1-G7)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 캐핑 패턴(GP) 및 상기 게이트 스페이서들(GS)은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제1 내지 제3 층간 절연막들(110, 120, 130)은 각각 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
상기 게이트 전극들(G1-G7)의 각각의 양 측에 위치하는 상기 활성 패턴들(FN)에 소스/드레인 영역들(SD)이 제공될 수 있다. 도 3b에 도시된 바와 같이, 상기 소스/드레인 영역들(SD)은 상기 활성 패턴들(FN) 내에 한정될 수 있으나, 이와 달리 상기 기판(100)의 상부, 즉, 상기 제1 소자 분리막들(ST1) 상으로 연장될 수 있다. 상기 PMOSFET 영역(PR) 내의 상기 소스/드레인 영역들(SD)은 p형 불순물 영역들일 수 있고, 상기 NMOSFET 영역(NR) 내의 상기 소스/드레인 영역들(SD)은 n형 불순물 영역들일 수 있다. 상기 게이트 전극들(G1-G7)의 각각의 아래에 위치하고, 상기 게이트 전극들(G1-G7)의 각각과 중첩하는 상기 핀 부분들은 채널 영역(AF)으로 이용될 수 있다.
상기 소스/드레인 영역들(SD)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 따라서, 상기 소스/드레인 영역들(SD)의 상면들은 상기 핀 부분들의 상면보다 더 높은 레벨에 위치할 수 있다. 상기 소스/드레인 영역들(SD)은 상기 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 상기 소스/드레인 영역들(SD)은 상기 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 상기 소스/드레인 영역들(SD)이 상기 기판(100)과 다른 반도체 원소를 포함함으로써, 상기 채널 영역들(AF)에 압축 응력(compressive stress) 또는 인장 응력(tensile stress)이 제공될 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 PMOSFET 영역(PR)의 상기 소스/드레인 영역들(SD)은 실리콘-게르마늄(embedded SiGe) 또는 게르마늄을 포함할 수 있다. 이 경우, 상기 소스/드레인 영역들(SD)은 상기 채널 영역들(AF)에 압축 응력을 제공할 수 있다. 다른 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 NMOSFET 영역(NR)의 상기 소스/드레인 영역들(SD)은 실리콘 카바이드(SiC)를 포함할 수 있다. 이 경우, 상기 채널 영역들(AF)에 인장 응력을 제공할 수 있다. 이로써, 상기 채널 영역들(AF) 내에 생성된 캐리어들의 이동도가 향상될 수 있다.
도시되진 않았지만, 상기 소스/드레인 영역들(SD)과 후술할 제1 및 제2 콘택들(CA1, CA2) 사이에 금속-실리사이드층(미도시)이 제공될 수 있다. 이에 대한 구체적인 설명은, 도 3d를 참조하여 후술한다.
상기 게이트 전극들(G1-G7) 사이에 제1 및 제2 콘택들(CA1, CA2)이 제공될 수 있다. 상기 제1 및 제2 콘택들(CA1, CA2)은 상기 활성 패턴들(FN)을 따라 상기 제2 방향(D2)으로 배열될 수 있다. 일 예로, 상기 제1 콘택들(CA1) 및 상기 제2 콘택들(CA2)은 상기 제2 방향(D2)을 따라 서로 교번적으로 그리고 반복적으로 배열될 수 있다. 상기 제1 및 제2 콘택들(CA1, CA2)을 서로 구별하기 위하여, 도 2에는 이들을 서로 다른 해칭(hatching)으로 나타내었다. 또한, 상기 제1 및 제2 콘택들(CA1, CA2)은 적어도 하나의 상기 게이트 전극들(G1-G7)의 일 측벽을 따라 상기 제1 방향(D1)으로 배열될 수 있다. 일 예로, 상기 제1 및 제2 게이트 전극들(G1, G2) 사이에서, 상기 제1 콘택들(CA1)이 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 배치되어, 상기 제1 방향(D1)으로 배열될 수 있다. 상기 제1 및 제2 콘택들(CA1, CA2)은 상기 소스/드레인 영역들(SD)에 직접 접속되며, 이들과 전기적으로 연결될 수 있다. 상기 제1 및 제2 콘택들(CA1, CA2)은 상기 제1 층간 절연막(110) 내에 제공될 수 있다.
일 실시예에 따르면, 상기 PMOSFET 영역(PR)에서, 상기 제1 소자 분리막들(ST1)을 사이에 두고 상기 제1 방향(D1)으로 상호 이격된 두 개 이상의 상기 소스/드레인 영역들(SD)은, 적어도 하나의 상기 제1 및 제2 콘택들(CA1, CA2)에 의하여 서로 전기적으로 연결될 수 있다. 즉, 적어도 하나의 상기 제1 및 제2 콘택들(CA1, CA2)은 상기 활성 패턴들(FN)을 공통적으로 덮으며 상기 제1 방향(D1)으로 이격된 상기 소스/드레인 영역들(SD)을 서로 연결할 수 있다(도 3b 참조). 이때, 상기 제1 및 제2 콘택들(CA1, CA2)은 상기 제1 방향(D1)으로 연장되는 바(bar) 형태를 가질 수 있다.
상기 NMOSFET 영역(NR) 내의 상기 소스/드레인 영역들(SD)도 동일한 방식으로 상기 제1 및 제2 콘택들(CA1, CA2)에 의하여 연결될 수 있다. 즉, 상기 NMOSFET 영역(NR) 내에서, 상기 제1 소자 분리막들(ST1)에 의하여 상기 제1 방향(D1)으로 상호 이격된 소스/드레인 영역들(SD)은 상기 제1 및 제2 콘택들(CA1, CA2)에 의하여 상호 연결될 수 있다.
도시되진 않았지만, 상기 제1 및 제2 콘택들(CA1, CA2) 중 일부는 상기 PMOSFET 영역(PR)의 상기 소스/드레인 영역들(SD)과 상기 NMOSFET 영역(NR)의 상기 소스/드레인 영역들(SD)을 연결하도록 상기 제2 소자 분리막들(ST2) 상으로 연장될 수 있다.
각각의 상기 제1 및 제2 콘택들(CA1, CA2)은 도전 기둥(CP) 및 상기 도전 기둥(CP)의 측벽 및 바닥면을 감싸는 베리어막(BL)을 포함할 수 있다. 상기 베리어막(BL)은 콘포멀한 두께로 상기 도전 기둥(CP)을 감쌀 수 있다. 단, 상기 도전 기둥(CP)의 상면은 상기 베리어막(BL)으로 덮이지 않을 수 있다. 상기 도전 기둥(CP)은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 도전 기둥(CP)은 텅스텐을 포함할 수 있고, 상기 베리어막(BL)은 Ti/TiN을 포함할 수 있다.
상기 제2 게이트 전극(G2) 상에 게이트 콘택(CB) 및 도전 라인(CBL)이 제공될 수 있다. 상기 게이트 콘택(CB) 및 상기 도전 라인(CBL) 사이에 제1 비아(V1)가 배치될 수 있다. 상기 도전 라인(CBL)은, 상기 제1 비아(V1) 및 상기 게이트 콘택(CB)을 통해 상기 제2 게이트 전극(G2)과 전기적으로 연결되어, 상기 제2 게이트 전극(G2)에 신호를 인가할 수 있다.
상기 제1 로직 셀(C1)은 상기 PMOSFET 영역(PR)의 외곽에 제공되는 제1 배선(PW1), 및 상기 NMOSFET 영역(NR)의 외곽에 제공되는 제2 배선(PW2)을 포함할 수 있다. 일 예로, 상기 PMOSFET 영역(PR) 상의 상기 제1 배선(PW1)은 드레인 전압(Vdd), 즉, 파워 전압이 제공되는 통로일 수 있다. 일 예로, 상기 NMOSFET 영역(NR) 상의 상기 제2 배선(PW2)은 소스 전압(Vss), 즉, 접지 전압이 제공되는 통로일 수 있다.
도 1 및 도 2를 다시 참조하면, 상기 제1 및 제2 배선들(PW1, PW2)은 상기 제2 방향(D2)으로 연장하며, 상기 제2 방향(D2)으로 인접한 로직 셀들 사이에 공유될 수 있다. 일 예로, 상기 제1 배선(PW1)은 상기 제1 로직 셀(C1)과 제3 로직 셀(C3) 사이에 공유될 수 있다. 나아가, 상기 제1 배선(PW1)은 상기 제1 로직 셀(C1)의 상기 PMOSFET 영역(PR)과 제2 로직 셀(C2)의 PMOSFET 영역(PR) 사이에 공유될 수 있다.
일 실시예에 따르면, 어느 하나의 상기 제1 콘택(CA1) 상에 제2 비아(V2)가 제공될 수 있다. 이로써, 상기 제1 콘택(CA1)과 연결되는 소스/드레인(SD)은, 상기 제1 콘택(CA1) 및 상기 제2 비아(V2)를 통하여 상기 제1 배선(PW1)에 전기적으로 연결될 수 있다. 유사하게, NMOSFET 영역(NR) 상의 소스/드레인(SD) 역시 어느 하나의 상기 제1 콘택(CA1) 및 제3 비아(V3)를 통해 상기 제2 배선(PW2)에 전기적으로 연결될 수 있다.
이하, 상기 PMOSFET 영역(PR) 상의 상기 제1 및 제2 콘택들(CA1, CA2)에 대해 보다 상세히 설명한다. 그러나, 상기 PMOSFET 영역(PR)은 하나의 예시일 뿐이고, 이하 설명될 상기 제1 및 제2 콘택들(CA1, CA2)의 관계는 상기 NMOSFET 영역(NR) 상에서도 동일하게 적용될 수 있다.
상기 제1 콘택들(CA1)과 상기 제2 콘택들(CA2)은, 이들의 양 측의 게이트 전극들(G1-G7)을 기준으로 서로 다르게 쉬프트될 수 있다.
일 실시예로, 게이트 중심선(GL)이 상기 제1 및 제2 게이트 전극들(G1, G2) 사이의 중심을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 상기 게이트 중심선(GL)은 가상의 선일 수 있다. 상기 제2 및 제3 게이트 전극들(G2, G3) 사이에서도 상기 게이트 중심선(GL)이 정의될 수 있다. 한편, 제1 콘택 중심선(CL1)이 상기 제1 콘택(CA1)의 중심축을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 상기 제1 콘택 중심선(CL1)은 상기 제1 및 제2 게이트 전극들(G1, G2) 사이에 위치할 수 있다. 제2 콘택 중심선(CL2)이 상기 제2 콘택(CA2)의 중심축을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 상기 제2 콘택 중심선(CL2)은 상기 제2 및 제3 게이트 전극들(G2, G3) 사이에 위치할 수 있다.
이때, 상기 제1 콘택 중심선(CL1)은, 이와 대응하는 상기 제1 및 제2 게이트 전극들(G1, G2) 사이의 상기 게이트 중심선(GL)과 제1 거리(L1)만큼 이격될 수 있다. 일 예로, 상기 제1 콘택(CA1)은 상기 제1 및 제2 게이트 전극들(G1, G2) 사이에 정 얼라인되어, 상기 제1 거리(L1)는 실질적으로 0일 수 있다. 한편, 상기 제2 콘택 중심선(CL2)은, 이와 대응하는 상기 제2 및 제3 게이트 전극들(G2, G3) 사이의 상기 게이트 중심선(GL)과 제2 거리(L2)만큼 이격될 수 있다. 상기 제2 거리(L2)는 상기 제2 방향(D2)으로 양의 값을 가질 수 있다. 즉, 상기 제2 콘택(CA2)은 상기 제2 게이트 전극(G2)보다 상기 제3 게이트 전극(G3)에 가깝게 인접할 수 있다.
상기 제1 콘택들(CA1)은 제1 포토 리소그래피 공정으로 동시에 형성될 수 있고, 상기 제2 콘택들(CA2)은 제2 포토 리소그래피 공정으로 동시에 형성될 수 있으며, 이에 대한 구체적인 설명은 후술한다. 결론적으로, 상기 제1 콘택들(CA1)은 동시에 형성됨으로써, 모두 앞서 설명한 제1 거리(L1)를 가질 수 있다. 상기 제2 콘택들(CA2)은 동시에 형성됨으로써, 모두 앞서 설명한 제2 거리(L2)를 가질 수 있다.
다른 실시예로, 상기 제1 및 제2 게이트 전극들(G1, G2) 사이의 상기 제1 콘택(CA1)에 있어서, 상기 제1 콘택(CA1)과 상기 제1 게이트 전극(G1) 사이의 거리는 제1 이격거리(SL1)일 수 있고, 상기 제1 콘택(CA1)과 상기 제2 게이트 전극(G2) 사이의 거리는 제2 이격거리(SL2)일 수 있다. 상기 제1 및 제2 이격거리들(SL1, SL2)은 서로 같거나 다를 수 있다. 일 예로, 상기 제1 콘택(CA1)은 상기 제1 및 제2 게이트 전극들(G1, G2) 사이에 정 얼라인되어, 상기 제1 및 제2 이격거리들(SL1, SL2)이 실질적으로 같을 수 있다. 즉, 제1 이격거리(SL1)/제2 이격거리(SL2)의 비는 실질적으로 1일 수 있다.
상기 제2 및 제3 게이트 전극들(G2, G3) 사이의 상기 제2 콘택(CA2)에 있어서, 상기 제2 콘택(CA2)과 상기 제2 게이트 전극(G2) 사이의 거리는 제3 이격거리(SL3)일 수 있고, 상기 제2 콘택(CA2)과 상기 제3 게이트 전극(G3) 사이의 거리는 제4 이격거리(SL4)일 수 있다. 상기 제3 및 제4 이격거리들(SL3, SL4)은 서로 같거나 다를 수 있다. 일 예로, 상기 제2 콘택(CA2)은 상기 제2 게이트 전극(G2)보다 상기 제3 게이트 전극(G3)에 가깝게 인접할 수 있기 때문에, 제3 이격거리(SL3)/제4 이격거리(SL4)의 비는 1보다 클 수 있다.
상기 제1 콘택들(CA1)은 동시에 형성됨으로써, 모두 동일한 상기 제1 이격거리(SL1)/제2 이격거리(SL2)의 비를 가질 수 있다. 상기 제2 콘택들(CA2)은 동시에 형성됨으로써, 모두 동일한 상기 제3 이격거리(SL3)/제4 이격거리(SL4)의 비를 가질 수 있다. 상기 제1 이격거리(SL1)/제2 이격거리(SL2)의 비와 상기 제3 이격거리(SL3)/제4 이격거리(SL4)의 비는 서로 다를 수 있다.
상기 제2 콘택(CA2)은 상기 제2 게이트 전극(G2)보다 상기 제3 게이트 전극(G3)에 가깝게 인접할 수 있기 때문에, 상기 제2 게이트 전극(G2)과 상기 제2 콘택(CA2)간의 마진이 넉넉히 확보될 수 있다. 이로써, 상기 제2 게이트 전극(G2)과 상기 제2 콘택(CA2)간의 쇼트가 방지될 수 있다. 한편, 이때 상기 제3 게이트 전극(G3)은, 상기 제2 콘택(CA2)이 위치하는 활성 패턴들 상에서는 더미 전극으로 사용될 수 있다.
나아가, 상기 제2 콘택(CA2)은 상기 제3 게이트 전극(G3)쪽으로 쉬프트 됨으로써, 상기 제2 콘택(CA2)은 상기 제2 및 제3 게이트 전극들(G2, G3) 사이의 상기 소스/드레인 영역(SD)뿐만 아니라 상기 제3 게이트 전극(G3) 아래의 상기 채널 영역(AF)과도 일부 중첩될 수 있다. 따라서, 상기 제1 및 제2 게이트 전극들(G1, G2) 사이의 상기 소스/드레인 영역(SD)의 부피는, 상기 제2 및 제3 게이트 전극들(G2, G3) 사이의 상기 소스/드레인 영역(SD)의 부피보다 더 작을 수 있다. 한편, 상기 PMOSFET 영역(PR)의 경우 상기 소스/드레인 영역들(SD)의 부피가 클수록 이들 사이의 상기 채널 영역들(AF)에 가해지는 압축 응력이 더 증가될 수 있다. 따라서, 상기 제2 콘택(CA2)이 쉬프트됨으로써, 상기 제2 게이트 전극(G2) 아래의 상기 채널 영역(AF)에 높은 압축 응력이 제공될 수 있다.
도 3d를 참조하여, 본 발명의 다른 실시예에 따른 상기 PMOSFET 영역(PR) 상의 상기 제1 및 제2 콘택들(CA1, CA2)에 대해 보다 상세히 설명한다.
각각의 상기 제1 콘택들(CA1)은 제2 방향(D2)으로의 제1 폭(W1)을 가질 수 있다. 각각의 상기 제2 콘택들(CA2)은 상기 제2 방향(D2)으로의 제2 폭(W2)을 가질 수 있다. 한편, 상기 제1 콘택들(CA1)은 동시에 형성될 수 있으므로, 상기 제1 콘택들(CA1)은 모두 동일한 제1 폭(W1)을 가질 수 있다. 또한, 상기 제2 콘택들(CA2)은 동시에 형성될 수 있으므로, 상기 제2 콘택들(CA2)은 모두 동일한 제2 폭(W2)을 가질 수 있다. 이때, 상기 제1 폭(W1)과 상기 제2 폭(W2)은 서로 다를 수 있다. 나아가, 상기 제1 콘택들(CA1)의 바닥면들(CAB1)은 모두 동일한 레벨에 위치할 수 있고, 상기 제2 콘택들(CA2)의 바닥면들(CAB2) 역시 모두 동일한 레벨에 위치할 수 있다. 이때, 상기 제1 콘택들(CA1)의 바닥면들(CAB1)과 상기 제2 콘택들(CA2)의 바닥면들(CAB2)은 서로 다른 레벨에 위치할 수 있다.
각각의 상기 소스/드레인 영역들(SD)의 상부에는 제1 리세스 영역(RC1) 또는 제2 리세스 영역(RC2)이 형성될 수 있다. 이때, 상기 제1 콘택들(CA1)의 하부들은 상기 제1 리세스 영역들(RC1) 내에 배치될 수 있고, 상기 제2 콘택들(CA2)의 하부들은 상기 제2 리세스 영역들(RC2) 내에 배치될 수 있다. 이때, 상기 제1 리세스 영역들(RC1)의 바닥면들은 상기 제2 리세스 영역들(RC2)의 바닥면들과 서로 다른 레벨에 위치할 수 있다. 이는, 상기 제1 콘택들(CA1)의 바닥면들과 상기 제2 콘택들(CA2)의 바닥면들이 서로 다른 레벨에 위치하는 것에 대응할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 콘택들(CA1, CA2)과 제1 층간 절연막(110) 사이에 콘택 스페이서들(SP)이 개재될 수 있다. 각각의 상기 콘택 스페이서들(SP)은 상기 콘택(CA)의 측벽을 감쌀 수 있다. 상기 콘택 스페이서들(SP)은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 상기 콘택 스페이서들(SP)은 상기 제1 및 제2 콘택들(CA1, CA2)과 게이트 전극들(G1-G7)간의 쇼트를 방지하는 역할을 수행할 수 있다. 상기 콘택 스페이서들(SP)은, 후술할 제1 및 제2 콘택 홀들(OP1, OP2, 도 6 및 도 8 참조) 내에 먼저 스페이서막을 증착하고, 이를 이방성 식각함으로써 형성될 수 있다.
일 실시예에 따르면, 상기 소스/드레인 영역들(SD)과 상기 제1 및 제2 콘택들(CA1, CA2) 사이에 실리사이드층들(SC)이 각각 개재될 수 있다. 즉, 상기 제1 및 제2 콘택들(CA1, CA2)은 상기 실리사이드층들(SC)을 통해 상기 소스/드레인 영역들(SD)과 전기적으로 연결될 수 있다. 상기 실리사이드층들(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다.
다만, 앞서 도 2, 도 3a, 도 3b, 및 도 3c를 참조하여 설명한 바와 같이, 상기 콘택 스페이서들(SP) 및 상기 실리사이드층들(SC)은 생략될 수도 있으며, 특별히 제한되는 것은 아니다.
도 4, 6 및 8은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 5a, 7a 및 9a는 각각 도 4, 6 및 8의 A-A'에 따른 단면도들이고, 도 5b, 7b 및 9b는 각각 도 4, 6 및 8의 B-B'에 따른 단면도들이며, 도 5c, 7c 및 9c는 각각 도 4, 6 및 8의 C-C'에 따른 단면도들이다.
도 4, 도 5a, 도 5b 및 도 5c를 참조하면, 기판(100) 상에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의하는 제2 소자 분리막들(ST2)이 형성될 수 있다. 나아가, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 복수의 활성 패턴들(FN)을 정의하는 제1 소자 분리막들(ST1)이 형성될 수 있다. 각각의 상기 제1 소자 분리막들(ST1)은 제2 방향(D2)으로 연장될 수 있다. 상기 기판(100)은 일 예로, 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 상기 제1 및 제2 소자 분리막들(ST1, ST2)은 STI(shallow trench isolation) 공정에 의하여 형성될 수 있고, 일 예로, 실리콘 산화막을 포함할 수 있다.
상기 제1 및 제2 소자 분리막들(ST1, ST2)은 각각 제3 방향(D3)과 반대되는 방향으로의 깊이(depth)를 가질 수 있다. 상기 제3 방향(D3)은, 제1 방향(D1) 및 제2 방향(D2)에 모두 수직하는 방향으로, 상기 기판(100)의 상면에 수직한 방향일 수 있다. 일 예로, 상기 제1 소자 분리막들(ST1)은 상기 제2 소자 분리막들(ST2)보다 얕은 깊이를 가질 수 있다. 이 경우, 상기 제1 소자 분리막들(ST1)은 상기 제2 소자 분리막들(ST2)과 별도의 공정에 의하여 형성될 수 있다. 다른 예로, 상기 제1 소자 분리막들(ST1)은 상기 제2 소자 분리막들(ST2)과 동시에 형성될 수 있고, 이때 상기 제1 소자 분리막들(ST1)은 상기 제2 소자 분리막들(ST2)과 실질적으로 동일한 깊이를 가질 수 있다.
상기 활성 패턴들(FN)은, 이들의 상부에 상기 제1 소자 분리막들(ST1) 사이로 돌출된 핀 부분들을 포함할 수 있다. 상기 복수의 활성 패턴들(FN)은 상기 제2 방향(D2)으로 연장될 수 있다.
상기 기판(100) 상에 상기 활성 패턴들(FN)과 교차하여 상기 제1 방향(D1)으로 연장되는 게이트 전극들(G1-G7)이 형성될 수 있다. 상기 게이트 전극들(G1-G7)은, 서로 평행하게 연장되면서 상기 활성 패턴들(FN)을 가로지르는 제1 내지 제7 게이트 전극들(G1-G7)을 포함할 수 있다. 상기 게이트 전극들(G1-G7)은 상기 제2 방향(D2)으로 서로 이격될 수 있다.
각각의 상기 게이트 전극들(G1-G7)과 상기 기판(100) 사이에 게이트 절연 패턴(GI)이 형성될 수 있다. 각각의 상기 게이트 전극들(G1-G7)의 양 측에 게이트 스페이서들(GS)이 형성될 수 있다. 더하여, 각각의 상기 게이트 전극들(G1-G7)의 상면을 덮는 캐핑 패턴(GP)이 형성될 수 있다. 상기 게이트 절연 패턴(GI)은 각각의 상기 게이트 전극들(G1-G7)과 상기 게이트 스페이서들(GS) 사이에 개재될 수 있다.
상기 게이트 전극들(G1-G7), 상기 게이트 절연 패턴들(GI), 상기 캐핑 패턴들(GP) 및 상기 게이트 스페이서들(GS)을 형성하는 것은, 상기 기판(100) 상에 희생 게이트 패턴들(미도시)을 형성하는 것, 상기 희생 게이트 패턴들의 양 측에 상기 게이트 스페이서들(GS)을 형성하는 것, 상기 희생 게이트 패턴들을 제거하여 상기 게이트 절연 패턴들(GI) 및 상기 게이트 전극들(G1-G7)로 교체하는 것, 및 상기 게이트 전극들(G1-G7)을 덮는 캐핑 패턴들(GP)을 형성하는 것을 포함할 수 있다. 상기 게이트 절연 패턴들(GI)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 게이트 전극들(G1-G7)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 게이트 스페이서들(GS)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극들(G1-G7)이 형성된 결과물 상에 이온 주입 공정이 수행되어, 상기 활성 패턴들(FN)의 상부들에 소스/드레인 영역들(SD)이 형성될 수 있다. 구체적으로, 상기 소스/드레인 영역들(SD)은, 각각의 상기 게이트 전극들(G1-G7)의 양 측의 상기 활성 패턴들(FN) 내에 형성될 수 있다. 상기 게이트 전극들(G1-G7) 아래에는 상기 소스/드레인 영역들(SD)이 형성되지 않을 수 있다. 즉, 상기 소스/드레인 영역들(SD) 사이의 상기 핀 부분들은 채널 영역들(AF)을 구성할 수 있다. 평면적 관점에서, 상기 채널 영역들(AF)은 상기 게이트 전극들(G1-G7)과 각각 중첩될 수 있다.
일 실시예에 따르면, 상기 PMOSFET 영역(PR)에서, 상기 소스/드레인 영역들(SD)은 p형 불순물을 주입하여 형성될 수 있고, 상기 NMOSFET 영역(NR)에서, 상기 소스/드레인 영역들(SD)은 n형 불순물을 주입하여 형성될 수 있다. 보다 구체적으로, 상기 소스/드레인 영역들(SD)을 형성하는 것은, 상기 활성 패턴들(FN)의 상부들에 에피택시얼 패턴들을 형성하는 것을 포함할 수 있다. 상기 에피택시얼 패턴들을 형성하는 것은, 상기 게이트 전극들(G1-G7)의 양 측의 상기 활성 패턴들(FN)의 상부들을 제거하는 것, 및 상기 기판(100)을 씨드층(seed layer)으로하는 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다.
상기 기판(100) 상에 상기 게이트 전극들(G1-G7) 및 상기 소스/드레인 영역들(SD)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 상기 제1 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
도 6, 도 7a, 도 7b 및 도 7c를 참조하면, 제1 포토 리소그래피 공정을 수행하여 상기 제1 층간 절연막(110)을 관통하는 제1 콘택 홀들(OP1)이 형성될 수 있다. 상기 제1 콘택 홀들(OP1)은 상기 제2 방향(D2)을 따라 배열될 수 있다. 상기 제1 콘택 홀들(OP1)은 적어도 하나의 상기 게이트 전극들(G1-G7)을 사이에 두고 서로 이격될 수 있다. 일 예로, 상기 제1 콘택 홀들(OP1)은 두 개의 상기 게이트 전극들(G1-G7)을 사이에 두고 서로 이격될 수 있다. 또한, 상기 제1 콘택 홀들(OP1)은 적어도 하나의 상기 게이트 전극들(G1-G7)의 일 측벽을 따라 상기 제1 방향(D1)으로 배열될 수 있다. 일 예로, 상기 제1 및 제2 게이트 전극들(G1, G2) 사이에서, 상기 제1 콘택 홀들(OP1)이 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 배치되어, 상기 제1 방향(D1)으로 배열될 수 있다.
구체적으로 상기 제1 포토 리소그래피 공정과 관련하여, 먼저 상기 제1 층간 절연막(110) 상에 포토 레지스트막을 형성할 수 있다. 상기 포토 레지스트막 상에 제1 포토 마스크를 이용하여 포토 레지스트 패턴을 형성할 수 있다. 형성된 상기 포토 레지스트 패턴은 상기 제1 콘택 홀들(OP1)이 형성될 영역들을 정의하는 개구부들을 가질 수 있다. 이어서, 상기 포토 레지스트 패턴을 식각 마스크로 상기 개구부들에 의해 노출된 상기 제1 층간 절연막(110)을 식각하여, 상기 제1 층간 절연막(110)을 관통하는 상기 제1 콘택 홀들(OP1)을 형성할 수 있다. 상기 제1 층간 절연막(110)이 식각되면서, 상기 소스/드레인 영역들(SD)의 상부도 부분적으로 식각될 수 있다. 이후, 상기 포토 레지스트 패턴은 제거될 수 있다.
상기 제1 콘택 홀들(OP1)은 상기 소스/드레인 영역들(SD)의 상면들을 노출할 수 있다. 상기 제1 콘택 홀들(OP1) 중 적어도 하나는 상기 제1 방향(D1)으로 연장되면서, 상기 제1 소자 분리막들(ST1)을 사이에 두고 상기 제1 방향(D1)으로 상호 이격된 두 개 이상의 상기 소스/드레인 영역들(SD)을 노출시킬 수 있다.
일 실시예로, 게이트 중심선(GL)이 상기 제1 및 제2 게이트 전극들(G1, G2) 사이의 중심을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 한편, 제1 콘택 중심선(CL1)이 상기 제1 콘택 홀(OP1)의 중심축을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 이때, 상기 제1 콘택 중심선(CL1)은 상기 게이트 중심선(GL)과 제1 거리(L1)만큼 이격될 수 있다. 일 예로, 상기 제1 콘택 홀(OP1)은 상기 제1 및 제2 게이트 전극들(G1, G2) 사이에 정 얼라인되어, 상기 제1 거리(L1)는 실질적으로 0일 수 있다.
상기 제1 콘택 홀들(OP1)은 동일한 상기 제1 포토 리소그래피 공정으로 형성되므로, 상기 제1 콘택 홀들(OP1)은 모두 동일한 상기 제1 거리(L1)를 가질 수 있다. 나아가, 상기 제1 콘택 홀들(OP1)은 모두 동일하게 상기 제2 방향(D2)으로의 제1 폭을 가질 수 있다. 또한, 상기 제1 콘택 홀들(OP1)의 바닥면들은 모두 동일한 레벨에 위치할 수 있다(도 3d 참조).
도 8, 도 9a, 도 9b 및 도 9c를 참조하면, 상기 제1 층간 절연막(110) 상에 상기 제1 콘택 홀들(OP1)을 채우는 제1 마스크 막(M1)이 형성될 수 있다. 상기 제1 마스크 막(M1)은 일 예로, 에스오에이치(SOH)막 일 수 있다.
제2 포토 리소그래피 공정을 수행하여 상기 제1 마스크 막(M1) 및 상기 제1 층간 절연막(110)을 관통하는 제2 콘택 홀들(OP2)이 형성될 수 있다. 상기 제2 콘택 홀들(OP2)은 상기 제2 방향(D2)을 따라 배열될 수 있다. 상기 제2 콘택 홀들(OP2)은 적어도 하나의 상기 게이트 전극들(G1-G7)을 사이에 두고 서로 이격될 수 있다. 일 예로, 상기 제2 콘택 홀들(OP2)은 두 개의 상기 게이트 전극들(G1-G7)을 사이에 두고 서로 이격될 수 있다. 또한, 상기 제2 콘택 홀들(OP2)은 적어도 하나의 상기 게이트 전극들(G1-G7)의 일 측벽을 따라 상기 제1 방향(D1)으로 배열될 수 있다.
상기 제2 콘택 홀들(OP2)은 상기 제1 콘택 홀들(OP1)과 중첩하지 않을 수 있다. 상기 제1 및 제2 콘택 홀들(OP1, OP2)은 상기 제2 방향(D2)으로 서로 교번적으로 그리고 반복적으로 배열될 수 있다. 상기 제2 방향(D2)으로 서로 인접하는 상기 제1 및 제2 콘택 홀들(OP1, OP2)은 적어도 하나의 상기 게이트 전극들(G1-G7)을 사이에 두고 서로 이격될 수 있다.
구체적으로 상기 제2 포토 리소그래피 공정과 관련하여, 먼저 상기 제1 마스크 막(M1) 상에 포토 레지스트막을 형성할 수 있다. 상기 포토 레지스트막 상에 제2 포토 마스크를 이용하여 포토 레지스트 패턴을 형성할 수 있다. 형성된 상기 포토 레지스트 패턴은 상기 제2 콘택 홀들(OP2)이 형성될 영역들을 정의하는 개구부들을 가질 수 있다. 이어서, 상기 포토 레지스트 패턴을 식각 마스크로 상기 개구부들에 의해 노출된 상기 제1 마스크 막(M1) 및 상기 제1 층간 절연막(110)을 식각하여, 상기 제1 층간 절연막(110)을 관통하는 상기 제2 콘택 홀들(OP2)을 형성할 수 있다. 상기 제1 층간 절연막(110)이 식각되면서, 상기 소스/드레인 영역들(SD)의 상부도 부분적으로 식각될 수 있다. 이후, 상기 포토 레지스트 패턴은 제거될 수 있다. 상기 제2 포토 마스크와 상기 제1 포토 마스크는 서로 다른 별개의 포토 마스크일 수 있다. 즉, 상기 제1 포토 리소그래피 공정과 상기 제2 포토 리소그래피 공정은 별개로 수행될 수 있다.
상기 제2 콘택 홀들(OP2)은 상기 소스/드레인 영역들(SD)의 상면들을 노출할 수 있다. 상기 제2 콘택 홀들(OP2) 중 적어도 하나는 상기 제1 방향(D1)으로 연장되면서, 상기 제1 소자 분리막들(ST1)을 사이에 두고 상기 제1 방향(D1)으로 상호 이격된 두 개 이상의 상기 소스/드레인 영역들(SD)을 노출시킬 수 있다.
일 실시예로, 게이트 중심선(GL)이 상기 제2 및 제3 게이트 전극들(G2, G3) 사이의 중심을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 한편, 제2 콘택 중심선(CL2)이 상기 제2 콘택 홀(OP2)의 중심축을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 이때, 상기 제2 콘택 중심선(CL2)은 상기 게이트 중심선(GL)과 제2 거리(L2)만큼 이격될 수 있다. 일 예로, 상기 제2 콘택 홀(OP2)은 상기 제2 게이트 전극(G2)보다 상기 제3 게이트 전극(G3)에 가깝게 인접할 수 있기 때문에, 상기 제2 거리(L2)는 상기 제2 방향(D2)으로 양의 값을 가질 수 있다.
상기 제2 콘택 홀들(OP2)은 동일한 상기 제2 포토 리소그래피 공정으로 형성되므로, 상기 제2 콘택 홀들(OP2)은 모두 동일한 상기 제2 거리(L2)를 가질 수 있다. 이때, 상기 제1 거리(L1)와 상기 제2 거리(L2)는 서로 다를 수 있다. 즉, 상기 제1 콘택 홀들(OP1)과 상기 제2 콘택 홀들(OP2)은, 이들의 양 측의 게이트 전극들(G1-G7)을 기준으로 서로 다르게 쉬프트될 수 있다. 나아가, 상기 제2 콘택 홀들(OP2)은 모두 동일하게 상기 제2 방향(D2)으로의 제2 폭을 가질 수 있다. 또한, 상기 제2 콘택 홀들(OP2)의 바닥면들은 모두 동일한 레벨에 위치할 수 있다(도 3d 참조). 한편, 상기 제2 콘택 홀들(OP2)의 상기 제2 폭은 상기 제1 콘택 홀들(OP1)의 상기 제1 폭과 다를 수 있다. 상기 제1 콘택 홀들(OP1)의 바닥면들은 상기 제2 콘택 홀들(OP2)의 바닥면들과 서로 다른 레벨에 위치할 수 있다.
도 2, 도 3a, 도 3b, 및 도 3c를 다시 참조하면, 상기 제1 마스크 막(M1)이 제거될 수 있다. 상기 제1 마스크 막(M1)은 애싱(ahsing) 및 스트립(strip) 공정을 수행하여 제거될 수 있다.
이후, 상기 제1 층간 절연막(110) 상에 상기 제1 및 제2 콘택 홀들(OP1, OP2)을 채우는 베리어막(BL) 및 도전막이 형성될 수 있다. 상기 도전막은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 도전막은 텅스텐을 포함할 수 있고, 상기 베리어막(BL)은 Ti/TiN을 포함할 수 있다. 상기 제1 층간 절연막(110)이 노출될 때까지 상기 베리어막(BL) 및 상기 도전막을 평탄화하여, 상기 제1 및 제2 콘택 홀들(OP1, OP2) 내에 국소적으로 제공되는 제1 및 제2 콘택들(CA1, CA2)이 각각 형성될 수 있다. 상기 평탄화 공정에 의해, 상기 제1 및 제2 콘택들(CA1, CA2)의 상면들은 상기 제1 층간 절연막(110)의 상면과 실질적으로 공면을 이룰 수 있다.
이어서, 상기 제1 층간 절연막(110) 상에 상기 제1 및 제2 콘택들(CA1, CA2)을 덮는 제2 층간 절연막(120) 및 제3 층간 절연막(130)이 순차적으로 형성될 수 있다. 상기 제2 층간 절연막(120)을 관통하는 비아들(V1-V4), 상기 제3 층간 절연막(130) 내의 도전 라인(CBL), 및 배선들(PW1, PW2)이 형성될 수 있다. 상기 제2 및 제3 층간 절연막들(120, 130)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
실시예 2
도 10은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 11은 도 10의 A-A'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 2, 도 3a, 도 3b, 및 도 3c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 본 발명의 개념을 설명하기 위한 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다. 도 3b 및 도 3c는 각각 도 10의 B-B'선 및 C-C'선에 대응될 수 있다.
도 10, 도 11, 도 3b, 및 도 3c를 참조하면, 게이트 전극들(G1-G7) 사이에 제1 내지 제3 콘택들(CA1, CA2, CA3)이 제공될 수 있다. 상기 제1 내지 제3 콘택들(CA1, CA2, CA3)은 상기 활성 패턴들(FN)을 따라 제2 방향(D2)으로 배열될 수 있다. 일 예로, 상기 제1 콘택들(CA1), 상기 제2 콘택들(CA2), 및 상기 제3 콘택들(CA3)은 상기 제2 방향(D2)을 따라 서로 교번적으로 그리고 반복적으로 배열될 수 있다. 상기 제1 내지 제3 콘택들(CA1, CA2, CA3)을 서로 구별하기 위하여, 도 10에는 이들을 서로 다른 해칭으로 나타내었다. 또한, 상기 제1 내지 제3 콘택들(CA1, CA2, CA3)은 적어도 하나의 상기 게이트 전극들(G1-G7)의 일 측벽을 따라 제1 방향(D1)으로 배열될 수 있다. 일 예로, 상기 제1 및 제2 게이트 전극들(G1, G2) 사이에서, 상기 제3 콘택들(CA3)이 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 배치되어, 상기 제1 방향(D1)으로 배열될 수 있다.
일 실시예에 따르면, 상기 PMOSFET 영역(PR)에서, 적어도 하나의 상기 제3 콘택들(CA3)은 상기 제1 방향(D1)으로 연장되는 바(bar) 형태를 가질 수 있다. 상기 적어도 하나의 제3 콘택(CA3)은 제1 소자 분리막들(ST1)을 사이에 두고 상기 제1 방향(D1)으로 상호 이격된 두 개 이상의 상기 소스/드레인 영역들(SD)을 서로 연결할 수 있다. 상기 NMOSFET 영역(NR) 내의 상기 소스/드레인 영역들(SD)도 동일한 방식으로 적어도 하나의 상기 제3 콘택들(CA3)에 의하여 연결될 수 있다.
각각의 상기 제1 내지 제3 콘택들(CA1, CA2, CA3)은 도전 기둥(CP) 및 상기 도전 기둥(CP)의 측벽 및 바닥면을 감싸는 베리어막(BL)을 포함할 수 있다. 일 예로, 상기 도전 기둥(CP)은 텅스텐을 포함할 수 있고, 상기 베리어막(BL)은 Ti/TiN을 포함할 수 있다.
앞서 도 2 및 도 3a를 참조하여 설명한 바와 같이, 각각의 상기 제1 콘택들(CA1)의 제1 콘택 중심선(CL1)은, 이와 대응하는 게이트 중심선(GL)과 제1 거리(L1)만큼 이격될 수 있다. 각각의 상기 제2 콘택들(CA2)의 제2 콘택 중심선(CL2)은, 이와 대응하는 게이트 중심선(GL)과 제2 거리(L2)만큼 이격될 수 있다. 일 실시예로, 게이트 중심선(GL)이 상기 제3 및 제4 게이트 전극들(G3, G4) 사이의 중심을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 한편, 제3 콘택 중심선(CL3)이 상기 제3 콘택(CA3)의 중심축을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 이때, 상기 제3 콘택 중심선(CL3)은, 이와 대응하는 상기 게이트 중심선(GL)과 제3 거리(L3)만큼 이격될 수 있다. 일 예로, 상기 제3 거리(L3)는 상기 제2 방향(D2)으로 음의 값을 가질 수 있다. 즉, 상기 제3 콘택(CA3)은 상기 제4 게이트 전극(G4)보다 상기 제3 게이트 전극(G3)에 가깝게 인접할 수 있다.
상기 제3 콘택들(CA3)은 동시에 형성됨으로써, 모두 상기 제3 거리(L3)를 가질 수 있다. 상기 제1 내지 제3 거리들(L1, L2, L3)은 서로 다를 수 있다. 즉, 상기 제1 내지 제3 콘택들(CA1, CA2, CA3)은, 이들의 양 측의 게이트 전극들(G1-G7)을 기준으로 서로 다르게 쉬프트될 수 있다.
상기 제3 및 제4 게이트 전극들(G3, G4) 사이의 상기 제3 콘택(CA3)에 있어서, 상기 제3 콘택(CA3)과 상기 제3 게이트 전극(G3) 사이의 거리는 제5 이격거리(SL5)일 수 있고, 상기 제3 콘택(CA3)과 상기 제4 게이트 전극(G4) 사이의 거리는 제6 이격거리(SL6)일 수 있다. 상기 제5 및 제6 이격거리들(SL5, SL6)은 서로 같거나 다를 수 있다. 일 예로, 상기 제3 콘택(CA3)은 상기 제4 게이트 전극(G4)보다 상기 제3 게이트 전극(G3)에 가깝게 인접할 수 있기 때문에, 제5 이격거리(SL5)/제6 이격거리(SL6)의 비는 1보다 작을 수 있다.
상기 제3 콘택들(CA3)은 동시에 형성됨으로써, 모두 동일한 상기 제5 이격거리(SL5)/제6 이격거리(SL6)의 비를 가질 수 있다. 상기 제3 콘택들(CA3)의 상기 제5 이격거리(SL5)/제6 이격거리(SL6)의 비는, 앞서 설명한 제1 콘택들(CA1)의 제1 이격거리(SL1)/제2 이격거리(SL2)의 비와 제2 콘택들(CA2)의 제3 이격거리(SL3)/제4 이격거리(SL4)의 비와 다를 수 있다.
상기 제3 콘택(CA3)은 상기 제4 게이트 전극(G4)보다 상기 제3 게이트 전극(G3)에 가깝게 인접할 수 있기 때문에, 상기 제4 게이트 전극(G4)과 상기 제3 콘택(CA3)간의 마진이 넉넉히 확보될 수 있다. 이로써, 상기 제4 게이트 전극(G4)과 상기 제3 콘택(CA3)간의 쇼트가 방지될 수 있다. 한편, 이때 상기 제3 게이트 전극(G3)은, 상기 제3 콘택(CA3)이 위치하는 활성 패턴들 상에서는 더미 전극으로 사용될 수 있다.
나아가, 상기 제3 콘택(CA3)은 상기 제3 게이트 전극(G3)쪽으로 쉬프트 됨으로써, 상기 제3 콘택(CA3)은 상기 제3 및 제4 게이트 전극들(G3, G4) 사이의 상기 소스/드레인 영역(SD)뿐만 아니라 상기 제3 게이트 전극(G3) 아래의 상기 채널 영역(AF)과도 일부 중첩될 수 있다. 따라서, 상기 제3 및 제4 게이트 전극들(G3, G4) 사이의 상기 소스/드레인 영역(SD)의 부피는 보다 커질 수 있다. 따라서, 상기 PMOSFET 영역(PR) 상에서 상기 제3 콘택(CA3)이 쉬프트됨으로써, 상기 제4 게이트 전극(G4) 아래의 채널 영역(AF)에 높은 압축 응력이 제공될 수 있다.
도시되진 않았지만, 각각의 상기 제3 콘택들(CA3)은 제2 방향(D2)으로의 제3 폭을 가질 수 있다. 한편, 상기 제3 콘택들(CA3)은 동시에 형성될 수 있으므로, 상기 제3 콘택들(CA3)은 모두 동일한 상기 제3 폭을 가질 수 있다. 상기 제3 폭은, 앞서 도 3d를 참조하여 설명한 제1 콘택들(CA1)의 제1 폭(W1) 및 제2 콘택들(CA2)의 제2 폭(W2)과 다를 수 있다. 나아가, 상기 제3 콘택들(CA3)의 바닥면들은 모두 동일한 레벨에 위치할 수 있다. 이때, 제3 콘택들(CA3)의 바닥면들은 상기 제1 콘택들(CA1)의 바닥면들과 상기 제2 콘택들(CA2)의 바닥면들과는 서로 다른 레벨에 위치할 수 있다.
도 12, 14 및 16은 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 13, 15, 17a는 각각 도 12, 14 및 16의 A-A'에 따른 단면도들이고, 도 17b는 도 16의 B-B'에 따른 단면도이고, 도 17c는 도 16의 C-C'에 따른 단면도이다. 본 실시예에서는, 앞서 도 4 내지 도 9c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 본 발명의 개념을 설명하기 위한 반도체 소자의 제조 방법과 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다. 도 7b 및 도 9b는 각각 도 12 및 도 14의 B-B'선에 대응될 수 있고, 도 7c 및 도 9c는 각각 도 12 및 도 14의 C-C'선에 대응될 수 있다.
도 12, 도 13, 도 7b 및 도 7c를 참조하면, 도 4, 도 5a, 도 5b 및 도 5c의 결과물 상에 제1 포토 리소그래피 공정을 수행하여 제1 층간 절연막(110)을 관통하는 제1 콘택 홀들(OP1)이 형성될 수 있다. 상기 제1 콘택 홀들(OP1)은 적어도 하나의 게이트 전극들(G1-G7)을 사이에 두고 서로 이격될 수 있다. 일 예로, 상기 제1 콘택 홀들(OP1)은 세 개의 상기 게이트 전극들(G1-G7)을 사이에 두고 서로 이격될 수 있다. 상기 제1 포토 리소그래피 공정 및 상기 제1 콘택 홀들(OP1)과 관련된 구체적인 설명은 앞서 도 6, 도 7a, 도 7b 및 도 7c를 참조하여 설명한 것과 동일할 수 있다.
도 14, 도 15, 도 9b 및 도 9c를 참조하면, 상기 제1 층간 절연막(110) 상에 상기 제1 콘택 홀들(OP1)을 채우는 제1 마스크 막(M1)이 형성될 수 있다. 이후, 제2 포토 리소그래피 공정을 수행하여 상기 제1 마스크 막(M1) 및 상기 제1 층간 절연막(110)을 관통하는 제2 콘택 홀들(OP2)이 형성될 수 있다. 상기 제2 콘택 홀들(OP2)은 적어도 하나의 게이트 전극들(G1-G7)을 사이에 두고 서로 이격될 수 있다. 일 예로, 상기 제2 콘택 홀들(OP2)은 세 개의 상기 게이트 전극들(G1-G7)을 사이에 두고 서로 이격될 수 있다. 상기 제2 포토 리소그래피 공정 및 상기 제2 콘택 홀들(OP2)과 관련된 구체적인 설명은 앞서 도 8, 도 9a, 도 9b 및 도 9c를 참조하여 설명한 것과 동일할 수 있다.
도 16, 도 17a, 도 17b 및 도 17c를 참조하면, 상기 제1 마스크 막(M1) 상에 상기 제2 콘택 홀들(OP2)을 채우는 제2 마스크 막(M2)이 형성될 수 있다. 상기 제2 마스크 막(M2)은 일 예로, 에스오에이치(SOH)막 일 수 있다.
제3 포토 리소그래피 공정을 수행하여 상기 제2 마스크 막(M2), 상기 제1 마스크 막(M1) 및 상기 제1 층간 절연막(110)을 관통하는 제3 콘택 홀들(OP3)이 형성될 수 있다. 상기 제3 콘택 홀들(OP3)은 제2 방향(D2)을 따라 배열될 수 있다. 상기 제3 콘택 홀들(OP3)은 적어도 하나의 상기 게이트 전극들(G1-G7)을 사이에 두고 서로 이격될 수 있다. 일 예로, 상기 제3 콘택 홀들(OP3)은 세 개의 상기 게이트 전극들(G1-G7)을 사이에 두고 서로 이격될 수 있다. 또한, 상기 제3 콘택 홀들(OP3)은 적어도 하나의 상기 게이트 전극들(G1-G7)의 일 측벽을 따라 제1 방향(D1)으로 배열될 수 있다.
상기 제3 콘택 홀들(OP3)은 상기 제1 및 제2 콘택 홀들(OP1, OP2)과 중첩하지 않을 수 있다. 상기 제1 내지 제3 콘택 홀들(OP1, OP2, OP3)은 상기 제2 방향(D2)으로 서로 교번적으로 그리고 반복적으로 배열될 수 있다. 상기 제2 방향(D2)으로 서로 인접하는 상기 제1 내지 제3 콘택 홀들(OP1, OP2, OP3)은 적어도 하나의 상기 게이트 전극들(G1-G7)을 사이에 두고 서로 이격될 수 있다.
구체적으로 상기 제3 포토 리소그래피 공정과 관련하여, 먼저 상기 제2 마스크 막(M2) 상에 포토 레지스트막을 형성할 수 있다. 상기 포토 레지스트막 상에 제3 포토 마스크를 이용하여 포토 레지스트 패턴을 형성할 수 있다. 형성된 상기 포토 레지스트 패턴은 상기 제3 콘택 홀들(OP3)이 형성될 영역들을 정의하는 개구부들을 가질 수 있다. 이어서, 상기 포토 레지스트 패턴을 식각 마스크로 상기 개구부들에 의해 노출된 상기 제2 마스크 막(M2), 상기 제1 마스크 막(M1) 및 상기 제1 층간 절연막(110)을 식각하여, 상기 제1 층간 절연막(110)을 관통하는 상기 제3 콘택 홀들(OP3)을 형성할 수 있다. 상기 제1 층간 절연막(110)이 식각되면서, 상기 소스/드레인 영역들(SD)의 상부도 부분적으로 식각될 수 있다. 이후, 상기 포토 레지스트 패턴은 제거될 수 있다. 상기 제3 포토 마스크는 앞서 제1 및 제2 포토 리소그래피 공정들에서 설명한 제1 및 제2 포토 마스크들과는 서로 다른 별개의 포토 마스크일 수 있다. 즉, 상기 제1 내지 제3 포토 리소그래피 공정들은 각각 서로 별개로 수행될 수 있다.
상기 제3 콘택 홀들(OP3)은 상기 소스/드레인 영역들(SD)의 상면들을 노출할 수 있다. 상기 제3 콘택 홀들(OP3) 중 적어도 하나는 상기 제1 방향(D1)으로 연장되면서, 상기 제1 소자 분리막들(ST1)을 사이에 두고 상기 제1 방향(D1)으로 상호 이격된 두 개 이상의 상기 소스/드레인 영역들(SD)을 노출시킬 수 있다.
일 실시예로, 게이트 중심선(GL)이 상기 제3 및 제4 게이트 전극들(G3, G4) 사이의 중심을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 한편, 제3 콘택 중심선(CL3)이 상기 제3 콘택 홀(OP3)의 중심축을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 이때, 상기 제3 콘택 중심선(CL3)은 상기 게이트 중심선(GL)과 제3 거리(L3)만큼 이격될 수 있다. 일 예로, 상기 제3 콘택 홀(OP3)은 상기 제4 게이트 전극(G4)보다 상기 제3 게이트 전극(G3)에 가깝게 인접할 수 있기 때문에, 상기 제3 거리(L3)는 상기 제2 방향(D2)으로 음의 값을 가질 수 있다.
상기 제3 콘택 홀들(OP3)은 동일한 상기 제3 포토 리소그래피 공정으로 형성되므로, 상기 제3 콘택 홀들(OP3)은 모두 동일한 상기 제3 거리(L3)를 가질 수 있다. 이때, 상기 제3 거리(L3)는 상기 제1 콘택 홀들(OP1)의 제1 거리(L1) 및 상기 제2 콘택 홀들(OP2)의 제2 거리(L2)와 서로 다를 수 있다. 즉, 상기 제1 내지 제3 콘택 홀들(OP1, OP2, OP3)은, 이들의 양 측의 게이트 전극들(G1-G7)을 기준으로 서로 다르게 쉬프트될 수 있다.
도 10, 도 11, 도 3b, 및 도 3c를 다시 참조하면, 상기 제1 및 제2 마스크 막들(M1, M2)이 제거될 수 있다. 상기 제1 마스크 막(M1) 및 상기 제2 마스크 막(M2)은 애싱(ahsing) 및 스트립(strip) 공정을 수행하여 제거될 수 있다.
이후, 상기 제1 층간 절연막(110) 상에 상기 제1 내지 제2 콘택 홀들(OP1, OP2, OP3)을 채우는 베리어막(BL) 및 도전막이 형성될 수 있다. 상기 도전막은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 도전막은 텅스텐을 포함할 수 있고, 상기 베리어막(BL)은 Ti/TiN을 포함할 수 있다. 상기 제1 층간 절연막(110)이 노출될 때까지 상기 베리어막(BL) 및 상기 도전막을 평탄화하여, 상기 제1 및 제2 콘택 홀들(OP1, OP2) 내에 국소적으로 제공되는 제1 내지 제3 콘택들(CA1, CA2, CA3)이 각각 형성될 수 있다. 상기 평탄화 공정에 의해, 상기 제1 내지 제3 콘택들(CA1, CA2, CA3)의 상면들은 모두 상기 제1 층간 절연막(110)의 상면과 실질적으로 공면을 이룰 수 있다.
이어서, 상기 제1 층간 절연막(110) 상에 상기 제1 및 제2 콘택들(CA1, CA2)을 덮는 제2 층간 절연막(120) 및 제3 층간 절연막(130)이 순차적으로 형성될 수 있다. 상기 제2 층간 절연막(120)을 관통하는 비아들(V1-V4), 상기 제3 층간 절연막(130) 내의 도전 라인(CBL), 및 배선들(PW1, PW2)이 형성될 수 있다.
실시예 3
도 18은 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 19a 및 도 19b는 각각 도 18의 A-A'선 및 B-B'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 10, 도 11, 도 3b, 및 도 3c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 본 발명의 개념을 설명하기 위한 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다. 도 3c는 도 18의 C-C'선에 대응될 수 있다.
도 18, 도 19a, 도 19b, 및 도 3c를 참조하면, 게이트 전극들(G1-G7) 사이에 제1 내지 제4 콘택들(CA1, CA2, CA3, CA4)이 제공될 수 있다. 상기 제1 내지 제4 콘택들(CA1, CA2, CA3, CA4)은 상기 활성 패턴들(FN)을 따라 제2 방향(D2)으로 배열될 수 있다. 상기 제1 내지 제4 콘택들(CA1, CA2, CA3, CA4)을 서로 구별하기 위하여, 도 18에는 이들을 서로 다른 해칭으로 나타내었다. 또한, 상기 제1 내지 제4 콘택들(CA1, CA2, CA3, CA4)은 적어도 하나의 상기 게이트 전극들(G1-G7)의 일 측벽을 따라 제1 방향(D1)으로 배열될 수 있다.
일 예로, 상기 제1 콘택들(CA1)과 상기 제4 콘택들(CA4)은 동일한 한 쌍의 게이트 전극들(G1-G7) 사이에 배치될 수 있다. 도 18 및 도 19b를 다시 참조하면, 상기 제4 및 제5 게이트 전극들(G4, G5) 사이에 상기 제1 콘택(CA1) 및 상기 제4 콘택(CA4)이 상기 제1 방향(D1)으로 서로 이격되어 배열될 수 있다. 구체적으로, 상기 제1 콘택(CA1)은 두 개의 소스/드레인 영역들(SD)과 접촉할 수 있고, 상기 제4 콘택(CA4)은 이와 인접하는 한 개의 소스/드레인 영역(SD)과 접촉할 수 있다. 다만, 이는 예시적인 것으로, 상기 제4 콘택들(CA4)은 제2 콘택들(CA2) 또는 제3 콘택들(CA3)과 동일한 한 쌍의 게이트 전극들(G1-G7) 사이에 배치될 수 있다. 또한, 상기 제4 콘택들(CA4)은 상기 제1 방향(D1)으로 연장되는 바 형태를 가지며, 서로 이격된 두 개 이상의 소스/드레인 영역들(SD)을 연결시킬 수 있다.
각각의 상기 제1 내지 제4 콘택들(CA1, CA2, CA3, CA4)은 도전 기둥(CP) 및 상기 도전 기둥(CP)의 측벽 및 바닥면을 감싸는 베리어막(BL)을 포함할 수 있다. 일 예로, 상기 도전 기둥(CP)은 텅스텐을 포함할 수 있고, 상기 베리어막(BL)은 Ti/TiN을 포함할 수 있다.
앞서 도 2, 도 3a, 도 10 및 도 11을 참조하여 설명한 바와 같이, 각각의 상기 제1 콘택들(CA1)의 제1 콘택 중심선(CL1)은, 이와 대응하는 게이트 중심선(GL)과 제1 거리(L1)만큼 이격될 수 있다. 각각의 상기 제2 콘택들(CA2)의 제2 콘택 중심선(CL2)은, 이와 대응하는 게이트 중심선(GL)과 제2 거리(L2)만큼 이격될 수 있다. 각각의 상기 제3 콘택들(CA3)의 제3 콘택 중심선(CL3)은, 이와 대응하는 게이트 중심선(GL)과 제3 거리(L3)만큼 이격될 수 있다. 일 실시예로, 게이트 중심선(GL)이 상기 제4 및 제5 게이트 전극들(G4, G5) 사이의 중심을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 한편, 제4 콘택 중심선(CL4)이 상기 제4 콘택(CA4)의 중심축을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 이때, 상기 제4 콘택 중심선(CL4)은, 이와 대응하는 상기 게이트 중심선(GL)과 제4 거리(L4)만큼 이격될 수 있다. 일 예로, 상기 제4 거리(L4)는 상기 제2 방향(D2)으로 양의 값을 가질 수 있다. 즉, 상기 제4 콘택(CA4)은 상기 제4 게이트 전극(G4)보다 상기 제5 게이트 전극(G5)에 가깝게 인접할 수 있다.
상기 제4 콘택들(CA4)은 동시에 형성됨으로써, 모두 상기 제4 거리(L4)를 가질 수 있다. 상기 제1 내지 제4 거리들(L1, L2, L3, L4)은 서로 다를 수 있다. 즉, 상기 제1 내지 제4 콘택들(CA1, CA2, CA3, CA4)은, 이들의 양 측의 게이트 전극들(G1-G7)을 기준으로 서로 다르게 쉬프트될 수 있다.
다른 실시예로, 도시되진 않았지만, 상기 제4 콘택(CA4)은 상기 제4 및 제5 게이트 전극들(G4, G5)과 각각 제7 이격거리 및 제8 이격거리를 가질 수 있다. 상기 제7 및 제8 이격거리들은 서로 같거나 다를 수 있다. 일 예로, 상기 제4 콘택(CA4)은 상기 제4 게이트 전극(G4)보다 상기 제5 게이트 전극(G5)에 가깝게 인접할 수 있기 때문에, 제7 이격거리/제8 이격거리의 비는 1보다 클 수 있다.
상기 제4 콘택들(CA4)은 동시에 형성됨으로써, 모두 동일한 상기 제7 이격거리/제8 이격거리의 비를 가질 수 있다. 상기 제4 콘택들(CA4)의 상기 제7 이격거리/제8 이격거리의 비는, 앞서 설명한 제1 콘택들(CA1)의 제1 이격거리(SL1)/제2 이격거리(SL2)의 비, 제2 콘택들(CA2)의 제3 이격거리(SL3)/제4 이격거리(SL4)의 비, 및 제3 콘택들(CA3)의 제5 이격거리(SL5)/제6 이격거리(SL6)의 비와 서로 다를 수 있다.
도시되진 않았지만, 각각의 상기 제4 콘택들(CA4)은 제2 방향(D2)으로의 제4 폭을 가질 수 있다. 한편, 상기 제4 콘택들(CA4)은 동시에 형성될 수 있으므로, 상기 제4 콘택들(CA4)은 모두 동일한 상기 제4 폭을 가질 수 있다. 상기 제4 폭은, 앞서 설명한 제1 콘택들(CA1)의 제1 폭(W1), 제2 콘택들(CA2)의 제2 폭(W2), 및 제3 콘택들(CA3)의 제3 폭과 다를 수 있다. 나아가, 상기 제4 콘택들(CA4)의 바닥면들은 모두 동일한 레벨에 위치할 수 있다. 이때, 제4 콘택들(CA4)의 바닥면들은 상기 제1 콘택들(CA1)의 바닥면들, 상기 제2 콘택들(CA2)의 바닥면들 및 상기 제3 콘택들(CA3)의 바닥면들과는 서로 다른 레벨에 위치할 수 있다.
도 20, 22 및 24는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 21a, 23a, 25a는 각각 도 20, 22 및 24의 A-A'에 따른 단면도들이고, 도 21b, 23b, 25b는 각각 도 20, 22 및 24의 B-B'에 따른 단면도들이다. 본 실시예에서는, 앞서 도 12 내지 도 17c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 본 발명의 개념을 설명하기 위한 반도체 소자의 제조 방법과 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 20, 도 21a 및 도 21b를 참조하면, 도 12, 도 13, 도 6b 및 도 6c의 결과물 상에 제1 콘택 홀들(OP1)을 채우는 제1 마스크 막(M1)이 형성될 수 있다. 이후, 제2 포토 리소그래피 공정을 수행하여 상기 제1 마스크 막(M1) 및 제1 층간 절연막(110)을 관통하는 제2 콘택 홀들(OP2)이 형성될 수 있다. 한편, 도 21b를 다시 참조하면, 제4 및 제5 게이트 전극들(G4, G5) 사이의 상기 제1 콘택 홀(OP1)은 두 개의 소스/드레인 영역들(SD)의 상면들을 노출할 수 있고, 상기 제1 마스크막(M1)이 상기 두 개의 소스/드레인 영역들(SD)을 덮을 수 있다. 상기 두 개의 소스/드레인 영역들(SD)과 인접하는 한 개의 소스/드레인 영역(SD)은 상기 제1 층간 절연막(110)에 의해 덮여있을 수 있다.
도 22, 도 23a 및 도 23b를 참조하면, 상기 제1 마스크 막(M1) 상에 상기 제2 콘택 홀들(OP2)을 채우는 제2 마스크 막(M2)이 형성될 수 있다. 이후, 제3 포토 리소그래피 공정을 수행하여 상기 제2 마스크 막(M2), 상기 제1 마스크 막(M1) 및 상기 제1 층간 절연막(110)을 관통하는 제3 콘택 홀들(OP3)이 형성될 수 있다.
도 24, 도 25a 및 도 25b를 참조하면, 상기 제2 마스크 막(M2) 상에 상기 제3 콘택 홀들(OP3)을 채우는 제3 마스크 막(M3)이 형성될 수 있다. 상기 제3 마스크 막(M3)은 일 예로, 에스오에이치(SOH)막 일 수 있다.
제4 포토 리소그래피 공정을 수행하여 상기 제3 마스크 막(M3), 상기 제2 마스크 막(M2), 상기 제1 마스크 막(M1) 및 상기 제1 층간 절연막(110)을 관통하는 제4 콘택 홀들(OP4)이 형성될 수 있다. 상기 제4 콘택 홀들(OP4)은 제2 방향(D2)을 따라 배열될 수 있다. 상기 제4 콘택 홀들(OP4)은 적어도 하나의 상기 게이트 전극들(G1-G7)을 사이에 두고 서로 이격될 수 있다. 또한, 상기 제4 콘택 홀들(OP4)은 적어도 하나의 상기 게이트 전극들(G1-G7)의 일 측벽을 따라 제1 방향(D1)으로 배열될 수 있다. 일 예로, 상기 제4 및 제5 게이트 전극들(G4, G5) 사이에서, 상기 제4 콘택 홀(OP4)은 상기 제1 콘택 홀(OP1)과 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제4 콘택 홀들(OP4)은 상기 제1 내지 제3 콘택 홀들(OP1, OP2, OP3)과 중첩하지 않을 수 있다.
구체적으로 상기 제4 포토 리소그래피 공정과 관련하여, 먼저 상기 제3 마스크 막(M3) 상에 포토 레지스트막을 형성할 수 있다. 상기 포토 레지스트막 상에 제4 포토 마스크를 이용하여 포토 레지스트 패턴을 형성할 수 있다. 형성된 상기 포토 레지스트 패턴은 상기 제4 콘택 홀들(OP4)이 형성될 영역들을 정의하는 개구부들을 가질 수 있다. 이어서, 상기 포토 레지스트 패턴을 식각 마스크로 상기 개구부들에 의해 노출된 상기 제3 마스크 막(M3), 상기 제2 마스크 막(M2), 상기 제1 마스크 막(M1) 및 상기 제1 층간 절연막(110)을 식각하여, 상기 제1 층간 절연막(110)을 관통하는 상기 제4 콘택 홀들(OP4)을 형성할 수 있다. 이후, 상기 포토 레지스트 패턴은 제거될 수 있다. 상기 제4 포토 마스크는 앞서 제1 내지 제3 포토 리소그래피 공정들에서 설명한 제1 내지 제3 포토 마스크들과는 서로 다른 별개의 포토 마스크일 수 있다. 즉, 상기 제1 내지 제4 포토 리소그래피 공정들은 각각 서로 별개로 수행될 수 있다.
상기 제1 층간 절연막(110)이 식각되면서, 상기 소스/드레인 영역들(SD)의 상부도 부분적으로 식각될 수 있다. 일 예로, 상기 제4 콘택 홀(OP4)은 상기 제4 및 제5 게이트 전극들(G4, G5) 사이의 상기 한 개의 소스/드레인 영역(SD)을 노출시킬 수 있다.
일 실시예로, 게이트 중심선(GL)이 상기 제4 및 제5 게이트 전극들(G4, G5) 사이의 중심을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 한편, 제4 콘택 중심선(CL4)이 상기 제4 콘택 홀(OP4)의 중심축을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 이때, 상기 제4 콘택 중심선(CL4)은 상기 게이트 중심선(GL)과 제4 거리(L4)만큼 이격될 수 있다. 일 예로, 상기 제4 콘택 홀(OP4)은 상기 제4 게이트 전극(G4)보다 상기 제5 게이트 전극(G5)에 가깝게 인접할 수 있기 때문에, 상기 제4 거리(L4)는 상기 제2 방향(D2)으로 양의 값을 가질 수 있다.
상기 제4 콘택 홀들(OP4)은 동일한 상기 제4 포토 리소그래피 공정으로 형성되므로, 상기 제4 콘택 홀들(OP4)은 모두 동일한 상기 제4 거리(L4)를 가질 수 있다. 이때, 상기 제4 거리(L4)는 상기 제1 콘택 홀들(OP1)의 제1 거리(L1), 상기 제2 콘택 홀들(OP2)의 제2 거리(L2), 및 상기 제3 콘택 홀들(OP3)의 제3 거리(L3)와 서로 다를 수 있다. 즉, 상기 제1 내지 제4 콘택 홀들(OP1, OP2, OP3, OP4)은, 이들의 양 측의 게이트 전극들(G1-G7)을 기준으로 서로 다르게 쉬프트될 수 있다.
적용예
도 26은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 26을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 비휘발성 기억 소자(예컨대, 플래쉬 기억 소자, 상변화 기억 소자, 및/또는 자기 기억 소자 등)를 포함할 수 있다. 이에 더하여, 상기 기억 장치(1130)는 휘발성 기억 소자를 더 포함할 수 있다. 이 경우에, 상기 기억 장치(1130)는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 SRAM(Static Random Access Memory)을 포함할 수 있다. 상기 기억 장치(1130)는 전자 시스템(1100)의 응용 또는 전자 시스템(1100)이 적용되는 전자 제품에 따라 생략될 수도 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 본 발명의 실시예들에 따른 반도체 소자는 상기 컨트롤러(1110) 또는 상기 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 DRAM(Dynamic Random Access Memory) 소자 및/또는 SRAM 소자 등을 더 포함할 수도 있다.
도 27은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 27을 참조하면, 전자 장치(1200)는 반도체 칩(1210)을 포함할 수 있다. 상기 반도체 칩(1210)은 프로세서(Processor; 1211), 임베디드 메모리(Embedded Memory; 1213) 및 캐시 메모리(Cache Memory; 1215)를 포함할 수 있다.
상기 프로세서(1211)는 하나 이상의 프로세서 코어들(Processor Core; C1-Cn)을 포함할 수 있다. 상기 하나 이상의 프로세서 코어들(C1-Cn)은 데이터 및 신호를 처리할 수 있다. 상기 프로세서 코어들(C1-Cn)은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있고, 구체적으로 도 1을 참조하여 설명한 복수의 로직 셀들을 포함할 수 있다.
상기 전자 장치(1200)는 처리된 데이터 및 신호를 이용하여 고유의 기능을 수행할 수 있다. 일 예로, 상기 프로세서(1211)는 어플리케이션 프로세서(Application Processor)일 수 있다.
상기 임베디드 메모리(1213)는 상기 프로세서(1211)와 제1 데이터(DAT1)를 교환할 수 있다. 상기 제1 데이터(DAT1)는 하나 이상의 프로세서 코어들(C1-Cn)에 의해 처리된 또는 처리될 데이터이다. 상기 임베디드 메모리(1213)는 상기 제1 데이터(DAT1)를 관리할 수 있다. 예를 들어, 상기 임베디드 메모리(1213)는 상기 제1 데이터(DAT1)를 버퍼링(Buffering)할 수 있다. 즉, 상기 임베디드 메모리(1213)는 상기 프로세서(1211)의 버퍼 메모리 또는 워킹 메모리(Working Memory)로서 작동할 수 있다.
일 실시예에 따르면, 상기 전자 장치(1200)는 웨어러블(Wearable) 전자 장치에 적용될 수 있다. 웨어러블 전자 장치는 많은 양의 연산을 필요로 하는 기능보다 적은 양의 연산을 필요로 하는 기능을 더 많이 수행할 수 있다. 따라서, 상기 전자 장치(1200)가 웨어러블 전자 장치에 적용될 경우, 상기 임베디드 메모리(1213)는 큰 버퍼 용량을 갖지 않아도 무방할 수 있다.
상기 임베디드 메모리(1213)는 SRAM일 수 있다. 상기 SRAM은 DRAM 보다 빠른 속도로 작동할 수 있다. 상기 SRAM이 상기 반도체 칩(1210)에 임베디드되면, 작은 크기를 갖고 빠른 속도로 작동하는 상기 전자 장치(1200)가 구현될 수 있다. 나아가, 상기 SRAM이 상기 반도체 칩(1210)에 임베디드되면, 상기 전자 장치(1200)의 작동 전력(Active Power)의 소모량이 감소할 수 있다. 일 예로, 상기 SRAM은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
상기 캐시 메모리(1215)는 상기 하나 이상의 프로세서 코어들(C1 내지 Cn)과 함께 상기 반도체 칩(1210) 위에 실장될 수 있다. 상기 캐시 메모리(1215)는 캐시 데이터(DATc)를 저장할 수 있다. 상기 캐시 데이터(DATc)는 상기 하나 이상의 프로세서 코어들(C1 내지 Cn)에 의해 이용되는 데이터일 수 있다. 상기 캐시 메모리(1215)는 적은 저장 용량을 갖지만, 매우 빠른 속도로 작동할 수 있다. 일 예로, 상기 캐시 메모리(1215)는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 SRAM(Static Random Access Memory)을 포함할 수 있다. 상기 캐시 메모리(1215)가 이용되는 경우, 상기 프로세서(1211)가 상기 임베디드 메모리(1213)에 접근하는 횟수 및 시간이 감소할 수 있다. 따라서, 상기 캐시 메모리(1215)가 이용되는 경우, 상기 전자 장치(1200)의 작동 속도가 빨라질 수 있다.
이해를 돕기 위해, 도 27에서, 상기 캐시 메모리(1215)는 상기 프로세서(1211)와 별개의 구성 요소로 도시되었다. 그러나, 상기 캐시 메모리(1215)는 상기 프로세서(1211)에 포함되도록 구성될 수 있다. 도 27은 본 발명의 기술 사상의 보호 범위를 제한하기 위한 것은 아니다.
상기 프로세서(1211), 상기 임베디드 메모리(1213) 및 상기 캐시 메모리(1215)는 다양한 인터페이스 규약에 기초하여 데이터를 전송할 수 있다. 예컨대, 상기 프로세서(1211), 상기 임베디드 메모리(1213) 및 상기 캐시 메모리(1215)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI(Peripheral Component Interconnect) Express, ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), IDE(Integrated Drive Electronics), UFS(Universal Flash Storage) 등 중에서 하나 이상의 인터페이스 규약에 기초하여 데이터를 전송할 수 있다.
도 28은 본 발명의 실시예들에 따른 SRAM 셀의 등가 회로도이다. 상기 SRAM 셀은 본 발명의 실시예들에 따른 반도체 소자를 통해 구현될 수 있다. 일 예로, 상기 SRAM 셀은 도 27에서 설명한 임베디드 메모리(1213) 및/또는 캐시 메모리(1215)에 적용될 수 있다.
도 28을 참조하면, SRAM 셀은 제1 풀-업 트랜지스터(TU1, first pull-up transistor), 제1 풀-다운 트랜지스터(TD1, first pull-down transistor), 제2 풀-업 트랜지스터(TU2), 제2 풀-다운 트랜지스터(TD2), 제1 액세스 트랜지스터(TA1, first access transistor) 및 제2 액세스 트랜지스터(TA2)를 포함할 수 있다. 상기 제1 및 제2 풀-업 트랜지스터들(TU1, TU2)은 피모스(PMOS) 트랜지스터들인 반면에, 상기 제1 및 제2 풀-다운 트랜지스터들(TD1, TD2)과 상기 제1 및 제2 액세스 트랜지스터들(TA1, TA2)은 엔모스(NMOS) 트랜지스터들일 수 있다.
상기 제1 풀-업 트랜지스터(TU1)의 제1 소오스/드레인 및 상기 제1 풀-다운 트랜지스터(TD1)의 제1 소오스/드레인은 제1 노드(N1, first node)에 연결될 수 있다. 상기 제1 풀-업 트랜지스터(TU1)의 제2 소오스/드레인은 전원 라인(Vcc)에 연결될 수 있고, 상기 제1 풀-다운 트랜지스터(TD1)의 제2 소오스/드레인은 접지 라인(Vss)에 연결될 수 있다. 상기 제1 풀-업 트랜지스터(TU1)의 게이트 및 상기 제1 풀-다운 트랜지스터(TD1)의 게이트는 서로 전기적으로 연결될 수 있다. 이로써, 상기 제1 풀-업 트랜지스터(TU1) 및 제1 풀-다운 트랜지스터(TD1)는 제1 인버터(first inverter)를 구성할 수 있다. 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 서로 연결된 게이트들은 상기 제1 인버터의 입력단에 해당할 수 있으며, 상기 제1 노드(N1)는 상기 제1 인버터의 출력단에 해당할 수 있다.
상기 제2 풀-업 트랜지스터(TU2)의 제1 소오스/드레인 및 상기 제2 풀-다운 트랜지스터(TD2)의 제1 소오스/드레인은 제2 노드(N1)에 연결될 수 있다. 상기 제2 풀-업 트랜지스터(TU2)의 제2 소오스/드레인은 상기 전원 라인(Vcc)에 연결될 수 있고, 상기 제2 풀-다운 트랜지스터(TD2)의 제2 소오스/드레인은 상기 접지 라인(Vss)에 연결될 수 있다. 상기 제2 풀-업 트랜지스터(TU2)의 게이트 및 상기 제2 풀-다운 트랜지스터(TD2)의 게이트는 서로 전기적으로 연결될 수 있다. 이로써, 상기 제2 풀-업 트랜지스터(TU2) 및 제2 풀-다운 트랜지스터(TD2)는 제2 인버터를 구성할 수 있다. 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 서로 연결된 게이트들은 상기 제2 인버터의 입력단에 해당할 수 있으며, 상기 제2 노드(N2)는 상기 제2 인버터의 출력단에 해당할 수 있다.
상기 제1 및 제2 인버터들이 결합되어 래치 구조(latch structure)를 구성할 수 있다. 즉, 상기 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 게이트들이 상기 제2 노드(N2)에 전기적으로 연결될 수 있고, 상기 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 게이트들이 상기 제1 노드(N1)에 전기적으로 연결될 수 있다. 상기 제1 액세스 트랜지스터(TA1)의 제1 소오스/드레인은 상기 제1 노드(N1)에 연결될 수 있고, 상기 제1 액세스 트랜지스터(TA1)의 제2 소오스/드레인은 제1 비트 라인(BL1, first bit line)에 연결될 수 있다. 상기 제2 액세스 트랜지스터(TA2)의 제1 소오스/드레인은 상기 제2 노드(N2)에 연결될 수 있고, 상기 제2 액세스 트랜지스터(TA2)의 제2 소오스/드레인은 제2 비트 라인(BL2)에 연결될 수 있다. 상기 제1 및 제2 액세스 트랜지스터들(TA1, TA2)의 게이트들은 워드 라인(WL, word line)에 전기적으로 접속될 수 있다. 이로써, 본 발명의 실시예들에 따른 SRAM 셀이 구현될 수 있다.
도 29 내지 도 31은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 멀티미디어 장치의 예들을 나타낸 도면들이다. 도 26의 전자 시스템(1100) 및/또는 도 27의 전자 장치(1200)는 도 29에 도시된 모바일 폰 또는 스마트 폰(2000)에 적용될 수 있고, 도 30에 도시된 태블릿 또는 스마트 태블릿(3000)에 적용될 수 있으며, 또한 도 31에 도시된 노트북 컴퓨터(4000)에 적용될 수 있다.

Claims (20)

  1. 그의 상부에 활성 패턴들을 포함하는 기판;
    상기 활성 패턴들을 가로지르며 상기 기판의 상면에 평행한 제1 방향으로 연장되는 게이트 전극들;
    상기 게이트 전극들 사이의 상기 활성 패턴들의 상부들에 각각 형성된 소스/드레인 영역들; 및
    상기 게이트 전극들 사이에서 상기 소스/드레인 영역들과 각각 전기적으로 연결되는 제1 콘택들, 제2 콘택들 및 제3 콘택들을 포함하되,
    각각의 상기 제1 콘택들의 콘택 중심선은, 상기 각각의 제1 콘택들과 대응하는 게이트 중심선과 제1 거리만큼 이격되고,
    각각의 상기 제2 콘택들의 콘택 중심선은, 상기 각각의 제2 콘택들과 대응하는 게이트 중심선과 제2 거리만큼 이격되며,
    각각의 상기 제3 콘택들의 콘택 중심선은, 상기 각각의 제3 콘택들과 대응하는 게이트 중심선과 제3 거리만큼 이격되고,
    상기 제1 거리, 상기 제2 거리 및 상기 제3 거리는 서로 다른 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 내지 제3 콘택들은, 어느 하나의 상기 활성 패턴들 상에서, 상기 제1 방향에 교차하는 제2 방향을 따라 상기 게이트 전극들 사이에 배열되는 반도체 소자.
  3. 삭제
  4. 제1항에 있어서,
    각각의 상기 제1 내지 제3 콘택들의 양 측에 한 쌍의 상기 게이트 전극들이 배치되고,
    상기 게이트 중심선은 상기 한 쌍의 게이트 전극들 사이의 중심을 따라 상기 제1 방향으로 연장되는 반도체 소자.
  5. 제1항에 있어서,
    상기 콘택 중심선은 이와 대응하는 어느 하나의 상기 제1 내지 제3 콘택들의 중심축을 따라 상기 제1 방향으로 연장되는 반도체 소자.
  6. 제1항에 있어서,
    평면적 관점에서, 상기 제1 내지 제3 콘택들 중 적어도 하나는 상기 제1 방향을 따라 연장되는 바(bar) 형태를 가지고, 상기 제1 방향으로 서로 이격된 적어도 두 개의 상기 소스/드레인 영역들과 중첩하는 반도체 소자.
  7. 제1항에 있어서,
    각각의 상기 제1 콘택들은 상기 제1 방향과 교차하는 제2 방향으로의 제1 폭을 갖고,
    각각의 상기 제2 콘택들은 상기 제2 방향으로의 제2 폭을 갖고,
    상기 제1 폭과 상기 제2 폭은 서로 다른 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 콘택들의 바닥면들은 상기 제2 콘택들의 바닥면들과 서로 다른 레벨에 위치하는 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 및 제2 콘택들의 하부들은, 이들과 전기적으로 연결된 상기 소스/드레인 영역들의 상부들의 제1 및 제2 리세스 영역들 내에 각각 배치되고,
    상기 제1 리세스 영역들의 바닥면들은 상기 제2 리세스 영역들의 바닥면들과 서로 다른 레벨에 위치하는 반도체 소자.
  10. 제1항에 있어서,
    상기 활성 패턴들은 PMOS 영역이고,
    상기 제2 콘택들과 전기적으로 연결되는 상기 소스/드레인 영역들의 부피들은, 상기 제1 콘택들과 전기적으로 연결되는 상기 소스/드레인 영역들의 부피들보다 더 작은 반도체 소자.
  11. 제1항에 있어서,
    상기 제2 거리는 상기 제1 방향에 교차하는 제2 방향으로 양의 값을 가지며,
    적어도 하나의 상기 제2 콘택들과 상기 제2 방향으로 바로 인접하는 어느 하나의 게이트 전극들은, 상기 적어도 하나의 제2 콘택이 접촉하는 상기 활성 패턴 상에서 더미 전극인 반도체 소자.
  12. 삭제
  13. 제1항에 있어서,
    상기 제1 콘택들, 상기 제2 콘택들 및 상기 제3 콘택들은, 어느 하나의 상기 활성 패턴들 상에서, 상기 제1 방향에 교차하는 제2 방향을 따라 서로 교번적으로 배열되는 반도체 소자.
  14. 제1항에 있어서,
    어느 하나의 상기 제1 콘택들의 양 측에 한 쌍의 상기 게이트 전극들이 배치되고,
    어느 하나의 상기 제3 콘택들은 상기 한 쌍의 게이트 전극들 사이에 배치되며,
    상기 어느 하나의 제1 콘택과 상기 어느 하나의 제3 콘택은 상기 제1 방향으로 이격된 반도체 소자.
  15. 제1항에 있어서,
    상기 게이트 전극들 사이에서 상기 소스/드레인 영역들과 전기적으로 연결되는 제4 콘택들을 더 포함하되,
    각각의 상기 제4 콘택들의 콘택 중심선은, 상기 각각의 제4 콘택들과 대응하는 게이트 중심선과 제4 거리만큼 이격되고,
    상기 제1 내지 제4 거리들은 서로 다른 반도체 소자.
  16. 제1항에 있어서,
    상기 기판의 상부에 제공되어, 상기 활성 패턴들을 정의하는 소자 분리막들을 더 포함하고,
    상기 활성 패턴들의 상부들 및 상기 소스/드레인 영역들은 상기 소자 분리막들 사이로 돌출된 반도체 소자.
  17. 기판 상에, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 게이트 전극들을 형성하는 것;
    상기 게이트 전극들을 덮는 층간 절연막을 형성하는 것;
    상기 층간 절연막을 관통하고, 상기 제1 방향과 교차하는 제2 방향을 따라 배열되는 제1 콘택 홀들, 제2 콘택 홀들 및 제3 콘택 홀들을 형성하는 것, 평면적 관점에서 상기 제1 내지 제3 콘택 홀들은 상기 게이트 전극들 사이에 각각 위치하고; 및
    상기 제1 내지 제3 콘택 홀들 내에 제1 내지 제3 콘택들을 각각 형성하는 것을 포함하되,
    각각의 상기 제1 콘택 홀들의 콘택 중심선은, 상기 각각의 제1 콘택 홀들과 대응하는 게이트 중심선과 제1 거리만큼 이격되고,
    각각의 상기 제2 콘택 홀들의 콘택 중심선은, 상기 각각의 제2 콘택 홀들과 대응하는 게이트 중심선과 제2 거리만큼 이격되며,
    각각의 상기 제3 콘택 홀들의 콘택 중심선은, 상기 각각의 제3 콘택 홀들과 대응하는 게이트 중심선과 제3 거리만큼 이격되고
    상기 제1 거리, 상기 제2 거리 및 상기 제3 거리는 서로 다르고,
    상기 제1 내지 제3 콘택 홀들은, 서로 다른 포토 마스크를 이용하여 형성되는 반도체 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 제1 내지 제3 콘택 홀들은, 상기 제2 방향을 따라 서로 교번적으로 배열되는 반도체 소자.
  19. 제17항에 있어서,
    상기 게이트 전극들을 형성하기 전에, 상기 기판 상에 상기 제2 방향으로 연장되는 활성 패턴들을 형성하는 것; 및
    상기 게이트 전극들 사이의 상기 활성 패턴들의 상부들에 소스/드레인 영역들을 각각 형성하는 것을 더 포함하되,
    상기 층간 절연막은 상기 활성 패턴들, 상기 게이트 전극들, 및 상기 소스/드레인 영역들을 덮고,
    상기 제1 내지 제3 콘택 홀들은, 각각의 상기 게이트 전극들의 일 측벽을 따라 상기 제1 방향으로 배열되고, 상기 활성 패턴들 상에서 상기 제2 방향을 따라 배열되는 반도체 소자의 제조 방법.
  20. 제17항에 있어서,
    상기 제1 내지 제3 콘택 홀들을 형성하는 것은:
    제1 포토 마스크를 이용하여 상기 층간 절연막을 관통하는 제1 콘택 홀들을 형성하는 것;
    상기 층간 절연막 상에 상기 제1 콘택 홀들을 채우는 제1 마스크 막을 형성하는 것;
    제2 포토 마스크를 이용하여 상기 제1 마스크 막 및 상기 층간 절연막을 관통하는 제2 콘택 홀들을 형성하는 것;
    상기 층간 절연막 상에 상기 제2 콘택 홀들을 채우는 제2 마스크 막을 형성하는 것; 및
    제3 포토 마스크를 이용하여 상기 제1 마스크 막, 상기 제2 마스크 막 및 상기 층간 절연막을 관통하는 제3 콘택 홀들을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9887210B2 (en) * 2015-08-28 2018-02-06 Samsung Electronics Co., Ltd. Semiconductor device
US10141256B2 (en) 2016-04-21 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and layout design thereof
KR102308779B1 (ko) * 2017-04-10 2021-10-05 삼성전자주식회사 이종 컨택들을 구비하는 집적 회로 및 이를 포함하는 반도체 장치
KR20180120870A (ko) * 2017-04-27 2018-11-07 삼성전자주식회사 반도체 소자
US10332870B2 (en) * 2017-06-01 2019-06-25 Samsung Electronics Co, Ltd. Semiconductor device including a field effect transistor
KR102358481B1 (ko) * 2017-06-08 2022-02-04 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR102211638B1 (ko) * 2017-06-09 2021-02-04 삼성전자주식회사 반도체 장치
KR102307127B1 (ko) * 2017-06-14 2021-10-05 삼성전자주식회사 반도체 소자
KR102472136B1 (ko) * 2018-03-12 2022-11-30 삼성전자주식회사 집적회로 소자
KR102449898B1 (ko) * 2018-04-10 2022-09-30 삼성전자주식회사 집적회로 소자
WO2020084703A1 (ja) * 2018-10-24 2020-04-30 株式会社アルバック Ｏｔｓデバイスの製造方法およびｏｔｓデバイス
US11362032B2 (en) * 2019-08-01 2022-06-14 Samsung Electronics Co., Ltd. Semiconductor device
US11430866B2 (en) * 2020-03-26 2022-08-30 Intel Corporation Device contact sizing in integrated circuit structures
US11984444B2 (en) * 2021-02-26 2024-05-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of manufacturing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130049115A1 (en) * 2011-08-24 2013-02-28 International Business Machines Corporation Mosfet including asymmetric source and drain regions
US20140252477A1 (en) * 2013-03-08 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with an Asymmetric Source/Drain Structure and Method of Making Same

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100549005B1 (ko) 2004-02-27 2006-02-02 삼성전자주식회사 선택적 에피성장층을 채택하여 비대칭 소오스/드레인트랜지스터를 제조하는 방법 및 그것에 의해 제조된비대칭 소오스/드레인 트랜지스터
JP5172083B2 (ja) 2004-10-18 2013-03-27 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法、並びにメモリ回路
KR20060062490A (ko) 2004-12-03 2006-06-12 주식회사 하이닉스반도체 전기적 단락을 방지할 수 있는 반도체 소자 제조 방법
EP1882268B1 (en) 2005-05-17 2016-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US7663237B2 (en) * 2005-12-27 2010-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Butted contact structure
US7364957B2 (en) 2006-07-20 2008-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for semiconductor device with improved source/drain junctions
US7689946B2 (en) * 2006-10-19 2010-03-30 International Business Machines Corporation High-performance FET device layout
US8999786B1 (en) * 2007-03-20 2015-04-07 Marvell International Ltd. Reducing source contact to gate spacing to decrease transistor pitch
KR100905168B1 (ko) 2007-06-29 2009-06-29 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
KR20090007978A (ko) * 2007-07-16 2009-01-21 삼성전자주식회사 반도체 소자 및 그 형성 방법
DE102008030854B4 (de) 2008-06-30 2014-03-20 Advanced Micro Devices, Inc. MOS-Transistoren mit abgesenkten Drain- und Source-Bereichen und nicht-konformen Metallsilizidgebieten und Verfahren zum Herstellen der Transistoren
US8101479B2 (en) 2009-03-27 2012-01-24 National Semiconductor Corporation Fabrication of asymmetric field-effect transistors using L-shaped spacers
US8595661B2 (en) * 2011-07-29 2013-11-26 Synopsys, Inc. N-channel and p-channel finFET cell architecture
CN106847811B (zh) * 2011-12-20 2021-04-27 英特尔公司 减小的接触电阻的自对准接触金属化
US8637371B2 (en) 2012-02-16 2014-01-28 International Business Machines Corporation Non-planar MOSFET structures with asymmetric recessed source drains and methods for making the same
US8822278B2 (en) 2012-03-29 2014-09-02 International Business Machines Corporation Asymmetric FET formed through use of variable pitch gate for use as logic device and test structure
US20140027030A1 (en) * 2012-07-30 2014-01-30 Andreas Frantzen Adhesive bonding for a pneumatic tire
US8703556B2 (en) * 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9385215B2 (en) 2013-03-15 2016-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. V-shaped SiGe recess volume trim for improved device performance and layout dependence
KR102002453B1 (ko) * 2013-04-10 2019-10-01 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9219062B2 (en) * 2013-05-24 2015-12-22 GlobalFoundries, Inc. Integrated circuits with improved source/drain contacts and methods for fabricating such integrated circuits
US9536946B2 (en) * 2014-08-25 2017-01-03 Samsung Electronics Co., Ltd. Semiconductor device and method for manufacturing the same
KR102230198B1 (ko) * 2014-09-23 2021-03-19 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9496394B2 (en) * 2014-10-24 2016-11-15 Globalfoundries Inc. Semiconductor structures with field effect transistor(s) having low-resistance source/drain contact(s)
US9660083B2 (en) * 2014-12-04 2017-05-23 Stmicroelectronics, Inc. LDMOS finFET device and method of manufacture using a trench confined epitaxial growth process

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130049115A1 (en) * 2011-08-24 2013-02-28 International Business Machines Corporation Mosfet including asymmetric source and drain regions
US20140252477A1 (en) * 2013-03-08 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with an Asymmetric Source/Drain Structure and Method of Making Same

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