KR20060062490A - 전기적 단락을 방지할 수 있는 반도체 소자 제조 방법 - Google Patents

전기적 단락을 방지할 수 있는 반도체 소자 제조 방법 Download PDF

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Abstract

본 발명은 식각 공정에 따른 페일로 발생으로 인한 도전패턴 간의 전기적 단락 발생을 억제할 수 있는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 도전층 상에 측벽에 질화막 계열의 제1스페이서를 갖는 이웃하는 복수의 제1도전패턴을 형성하는 단계; 상기 제1도전패턴 상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상기 도전층을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀의 양측벽에 폴리실리콘막으로 이루어진 제2스페이서를 형성하는 단계; 상기 제2스페이서 상에 질화막 계열의 제3스페이서를 형성하는 단계; 상기 콘택홀을 매립하도록 전도막을 형성하는 단계; 및 상기 복수의 제1도전패턴의 상부가 노출되는 타겟으로 평탄화 공정을 실시하여 상기 도전층에 콘택되며 서로 아이솔레이션된 복수의 제2도전패턴을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
SAC(Self Align Contact), 콘택홀, 폴리실리콘, 스페이서.

Description

전기적 단락을 방지할 수 있는 반도체 소자 제조 방법{METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE CAPABLE OF PROTECTING ELECTRIC SHORT}
도 1은 스토리지노드용 콘택홀이 형성된 반도체 소자를 도시한 평면도.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 셀콘택 플러그 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 기판 101 : 필드영역
102 : 액티브영역 103 : 게이트 절연막
104 : 게이트 전도막 105 : 게이트 하드마스크
106 : 스페이서 107 : 식각정지막
108 : 층간절연막 111 : 폴리실리콘 스페이서
112 : 질화막 스페이서 113b : 셀콘택 플러그
본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 도전패턴 간의 전기적 단락 발생을 억제할 수 있는 반도체 소자 제조 방법에 관한 것이다.
반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화 되면서 일정한 셀(Cell) 면적 상에 고 밀도로 소자들을 형성하여야 한다. 이로 인하여 단위 소자, 예를 들면 트랜지스터와 캐패시터들의 크기는 점차 줄어들고 있다.
특히, DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 소자의 최소 선폭은 0.1㎛ 이하로 형성되며, 60nm 이하까지도 요구되고 있다. 따라서, 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.
한편, 반도체 소자의 고집적화가 가속화됨에 따라 반도체 소자를 이루는 여러 요소들은 적층 구조를 이루게 되었고, 이에 따라 도입된 것이 콘택 플러그(또는 패드) 개념이다.
또한, 이러한 콘택 형성을 위해서는 고 종횡비를 갖는 구조물 사이를 식각해야 하는 어려움이 있으며, 이 때 두 물질 예컨대, 산화막과 질화막간의 식각 선택비를 이용하여 식각 프로파일을 얻는 자기정렬콘택(Self Align Contact; 이하 SAC이라 함) 공정이 도입되었다.
SAC 식각 공정시 게이트전극과 같은 도전패턴의 측면 어택을 방지하며 또한 LDD(Lightly Doped Drain) 구조의 소스/드레인 형성을 위해 질화막 계열의 스페이서를 형성하며, 그 프로파일을 따라 질화막 계열의 식각정지막을 형성한다.
하지만, 고 집적화에 따른 종횡비의 증가로 인해 과도한 식각 공정이 요구되어짐에 따라 식각정지막과 스페이서의 어택 발생이 불가피하게 발생한다.
이들의 어택은 도전패턴의 측면 노출을 유발하며, 도전패턴의 측면 노출은 콘택 플러그와 메탈라인 등과의 전기적 단락을 야기하며, 결국 소자의 불량 원인이 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 식각 공정에 따른 페일로 발생으로 인한 도전패턴 간의 전기적 단락 발생을 억제할 수 있는 반도체 소자 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 도전층 상에 측벽에 질화막 계열의 제1스페이서를 갖는 이웃하는 복수의 제1도전패턴을 형성하는 단계; 상기 제1도전패턴 상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상기 도전층을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀의 양측벽에 폴리실리콘막으로 이루어진 제2스페이서를 형성하는 단계; 상기 제2스페이서 상에 질화막 계열의 제3스페이서를 형성하는 단계; 상기 콘택홀을 매립하도록 전도막을 형성하는 단계; 및 상기 복수의 제1도전패턴의 상부가 노출되는 타겟으로 평탄화 공정을 실시하여 상기 도전층에 콘택되며 서로 아이솔레이션된 복수의 제2도전패턴을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 기판 상에 측벽에 질화막 계열의 제1스페이서를 갖는 이웃하는 복수의 게이트전극 패턴을 형성하는 단계; 상기 게이트전극 패턴 상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상기 기판층을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀의 양측벽에 폴리실리콘막으로 이루어진 제2스페이서를 형성하는 단계; 상기 제2스페이서 상에 질화막 계열의 제3스페이서를 형성하는 단계; 상기 콘택홀을 매립하도록 전도막을 형성하는 단계; 및 상기 복수의 게이트전극 패턴의 상부가 노출되는 타겟으로 평탄화 공정을 실시하여 상기 기판에 콘택되며 서로 아이솔레이션된 복수의 플러그를 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명은 도전패턴 사이에 얼라인되는 콘택홀을 형성한 후, 그 측벽에 폴리실리콘 및 질화막으로 이루어진 이중 구조의 콘택 스페이서를 형성한다. 따라서, 도전패턴 측면의 질화막(스페이서 및 식각정지막)과 콘택 식각 후 형성되는 폴리실리콘 및 질화막 스페이서의 3중 구조의 스페이서를 형성함으로써, 도전패턴 간의 전기적 단락 발생을 억제한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
이하에서는 셀콘택 플러그 형성 공정을 본 발명의 반도체 소자 제조 공정의 일예로 들어 설명한다.
도 1은 스토리지노드용 콘택홀이 형성된 반도체 소자를 도시한 평면도이다.
도 1을 참조하면, 기판(도시하지 않음)에 장축이 x축 방향인 바 형상(Bar type)의 활성영역(ISO1 ∼ ISO8)이 서로 엇갈린 형태로 배열되어 있으며, 활성영역(ISO1 ∼ ISO9)과 수직 방향으로 교차하는 기판 상에 y 방향으로 확장된 라인 형상(Line type)의 게이트전극(G1 ∼ G6)이 'd'의 간격으로 배치되어 있다. 게이트전극(G1 ∼ G6)의 폭 'w'와 게이트전극(G1 ∼ G6) 사이의 간격 'd'에 의해 그 반도체 소자의 피치(Pitch)를 구할 수 있는 바, 통상 피치는 '(w+d)/2'이다.
게이트전극(G1 ∼ G6)과 교차하는 방향으로 셀콘택 플러그 형성을 위한 바 형상의 마스크 패턴(LPC)이 형성되어 있다. 마스크 패턴(LPC)은 콘택이 이루어질 활성영역(ISO1 ∼ ISO8)을 노출시키기 위해 활성영역(ISO1 ∼ ISO8)과 나란한 방향으로 배열되어 있다. BLC는 비트라인콘택이 이루어질 부분을 나타낸다.
하나의 활성영역(ISO1 ∼ ISO8)에 4개의 게이트전극이 교차한다. 한편, 이는 디자인룰에 따라 달라질 수 있는 바, 2개 또는 3개의 게이트전극과 교차할 수도 있다.
도면부호 'P'는 셀콘택 플러그 형성 영역을 나타낸다. 복수의 비트라인 콘택 플러그(BLC)는 셀콘택 플러그(P) 중 일부와 오버랩되어 콘택되도록 게이트전극(G1 ∼ G6) 사이에 배치된다.
게이트전극(G1 ∼ G6)과 교차하는 x 방향으로 확장된 라인 형태의 비트라인(B/L1 ∼ B/L4)이 비트라인 콘택 플러그(BLC)와 접속되어 있다. 비트라인(B/L1 ∼ B/L4)에 얼라인되도록 스토리지노드와 콘택될 셀콘택 플러그(P)를 노출시키는 스토리지노드용 콘택홀(SNC)이 형성되어 있다.
여기서, 비트라인 콘택 플러그(BLC) 하부의 셀콘택 플러그(P)는 생략하였으며, 스토리지노드용 콘택홀(SNC)은 홀(Hole) 타입의 마스크를 이용한 것을 그 예로 하였다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 셀콘택 플러그 형성 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 일실시예에 따른 셀콘택 플러그 형성 공정을 살펴 본다.
한편, 도 2a 내지 도 2d는 도 1의 평면도를 a-a' 방향으로 절취한 단면에 상응한다.
도 2a에 도시된 바와 같이, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(100)에 필드 산화막을 형성하여 필드 영역(101)과 액티브 영역(102)을 정의한다.
이어서, 기판(100) 상에 게이트 하드마스크(105)/게이트 전도막(104)/게이트 절연막(103)이 적층된 게이트전극 패턴(G2 ∼ G5)을 형성한다.
여기서, 게이트 절연막(103)은 실리콘 산화막 등의 통상적인 산화막 계열의 물질막을 이용하고, 게이트 전도막(104)은 폴리실리콘, W, WN, WSix의 단독 또는 이들의 조합된 형태를 이용한다.
게이트 하드마스크(105)는 후속 콘택 형성을 위한 SAC 식각 공정에서 게이트 전도막(104)의 어택을 방지하고 SAC 식각 프로파일이 가능하도록 하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.
게이트전극 패턴(G2 ∼ G5) 사이의 기판(100)에 소스/드레인 접합 등의 불순물 확산영역(도시하지 않음)을 형성한다.
이어서, 게이트전극 패턴(G2 ∼ G5)이 형성된 프로파일을 따라 스페이서(106)를 형성한 다음. 스페이서(106)가 형성된 전면에 후속 SAC 방식을 이용한 식각 공정에서 스페이서 및 게이트 전극 패턴(G2 ∼ G5) 및 기판(100)의 어택을 방지하기 위해 식각 멈춤 역할을 하는 식각정지막(107)을 형성한다. 이 때, 하부의 프로파일을 따라 식각정지막(107)이 형성되도록 하는 것이 바람직하며, 식각정지막(107)으로는 질화막 계열의 물질막을 이용한다.
이어서, 전체 구조 상부에 산화막 계열의 층간절연막(108)을 형성한다.
층간절연막(108)을 산화막 계열의 물질막으로 이용할 경우에는 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phopho-Silicate-Glass)막, PSG(Phospho-Silicate- Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용한다.
이어서, 층간절연막(108)을 평탄화한 다음, 전면에 포토레지스트를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, F2 노광원 또는 ArF 등의 노광원과 게이트전극 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 포토레지스트 패턴(109)을 형성한다.
층간절연막(108)과 포토레지스트의 접착력을 향상시킬 목적으로 반사방지막을 형성하나, 도면의 간략화를 위해 생략하였다. 여기서, 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기기의 물질을 이용하거나, SiON 등의 무기기를 이용할 수 있다.
또한, 포토레지스트의 증착 두께가 감소됨에 따라 식각 마스크로서의 기능이 약화되는 것을 방지하기 위해 반사방지막과 층간절연막 사이에 희생 하드마스크를 사용할 수도 있다.
희생 하드마스크로는 폴리실리콘막, 텅스텐막, 비결정성 탄소막, 질화막 등의 단독 또는 적층된 구조를 사용할 수 있다.
이어서, 포토레지스트 패턴(109)을 식각마스크로 층간절연막(108)를 선택적 으로 식각하여 기판(100)을 노출시키는 콘택홀(110)을 형성한다. 즉, SAC 식각 공정을 실시한다.
전술한 층간절연막(108)으로 주로 산화막 계열을 이용하는 바, 산화막에 대한 SAC 식각 조건을 보다 구체적으로 살펴 본다.
산화막 식각시 통상적으로 사용되는 CF4, CHF3, CH2F2, C4 F6, C4F8, C3F8 또는 C5F8 등을 CF계열(Fluorocarbon)의 가스를 사용한다.
포토레지스트 스트립(Photo resist strip) 공정을 실시하여 포토레지스트 패턴을 제거한 후, 세정 공정을 실시하여 식각 잔류물을 제거한다.
도 2b에 도시된 바와 같이, 콘택홀(110)이 형성된 식각 프로파일을 따라 폴리실리콘막을 증착한 후, 전면식각을 실시하여 콘택홀(110)을 이루는 측면에 폴리실리콘 스페이서(111)를 형성한다.
폴리실리콘막 증착 시 증착 가스는 환원 분위기에서, Ar, Ne, N2, SixHy(x는 0∼2, y는 0∼8) 등을 사용한다. 증착 온도는 200℃ ∼ 900℃의 범위를 유지한다. 증착 두께는 10Å ∼ 1000Å 정도가 바람직하다.
증착 방식은 콘택홀(110)의 프로파일을 따라 균일한 도포 특성이 갖도록 고려한다. 물리기상증착(Physical Vapor Deposition; 이하 PVD라 함), 화학기상증착(Chemical Vapor Deposition; 이하 CVD라 함) 또는 원자층증착(Atomic Layer Deposition; 이하 ALD라 함) 방식을 사용할 수 있다.
전면식각 시 플라즈마를 이용하며, 질화막 계열의 손상이 발생하지 않도록 하는 가스 즉, Ar, Cl2, HBr, N2, O2, C2F6 또는 CF4 등을 사용한다. 전면식각시 챔버 온도는 200℃ ∼ 900℃의 범위로 유지하며, 압력은 1mTorr ∼ 100Torr의 범위로 유지한다.
도 2c에 도시된 바와 같이, 폴리실리콘 스페이서(111)가 형성된 식각 프로파일을 따라 질화막을 증착한 후, 전면식각을 실시하여 폴리실리콘 스페이서(111) 상에 질화막 스페이서(112)를 형성한다.
질화막 증착 시 증착 온도는 200℃ ∼ 900℃의 범위를 유지한다. 증착 두께는 10Å ∼ 1000Å 정도가 바람직하다.
전면식각 시 플라즈마를 이용하며, 플라즈마 에너지를 100W ∼ 100KW 범위이세 사용하고, 식각 가스로 CHF3, CH4, O2, 또는 Ar 등을 사용한다. 전면식각시 챔버 온도는 0℃ ∼ 900℃의 범위로 유지하며, 압력은 1mTorr ∼ 100Torr의 범위로 유지한다.
이어서, 콘택홀(110)을 매립하도록 플러그용 전도막(113a)을 형성한다.
플러그용 전도막(113a)으로는 폴리실리콘막 또는 SEG(Selective Epitaxial Growth)막 등의 실리콘막을 사용하거나, W, WSix, Ti, TiN 등의 금속 또는 금속합금막을 사용할 수 있다.
도 2d에 도시된 바와 같이, 게이트 하드마스크(105)가 노출되는 타겟으로 평탄화 공정을 실시하여 아이솔레이션된 복수의 셀콘택 플러그(113b)를 형성한다.
평탄화 공정 시에는 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함)와 전면식각 공정을 각각 단독 또는 조합하여 사용할 수 있다.
따라서, 셀콘택 플러그(113b)는 게이트 전극 패턴(G2 ∼ G5)과의 사이에 스페이서(106)를 이루는 질화막과 폴리실리콘 스페이서(111) 및 질화막 스페이서(112)의 3중 구조의 스페이서를 갖는다.
따라서, 후속 비트라인 콘택 또는 스토리지노드 콘택 등의 공정시 미스얼라인 등이 발생하더라도 게이트 전도막(104)의 노출로 인한 전기적 단락 및 셀콘택 플러그(113b) 간의 전기적 단락 등을 억제할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 상술한 실시예에서는 셀콘택 플러그용 콘택홀 형성시 마스크 패턴이 라인 타입인 것을 그 예로 하였으나, 이외에도 라인 타입이나 티 타입 및 홀 타입 등 다양한 형태에도 적용이 가능하다.
또한, 상술한 실시예에서는 셀콘택 플러그 형성 공정을 그 예로 하였으나, 이외에도 하부의 이웃하는 도전패턴에 얼라인되는 콘택홀을 통해 형성되는 모든 도전패턴 형성 공정에도 적용이 가능하다.
상술한 바와 같은 본 발명은, 식각 공정에 따른 페일로 발생으로 인한 도전패턴 간의 전기적 단락 발생을 억제할 수 있어, 반도체 소자의 수율을 향상시키는 효과가 있다.

Claims (15)

  1. 도전층 상에 측벽에 질화막 계열의 제1스페이서를 갖는 이웃하는 복수의 제1도전패턴을 형성하는 단계;
    상기 제1도전패턴 상에 절연막을 형성하는 단계;
    상기 절연막을 선택적으로 식각하여 상기 도전층을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀의 양측벽에 폴리실리콘막으로 이루어진 제2스페이서를 형성하는 단계;
    상기 제2스페이서 상에 질화막 계열의 제3스페이서를 형성하는 단계;
    상기 콘택홀을 매립하도록 전도막을 형성하는 단계; 및
    상기 복수의 제1도전패턴의 상부가 노출되는 타겟으로 평탄화 공정을 실시하여 상기 도전층에 콘택되며 서로 아이솔레이션된 복수의 제2도전패턴을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 제2스페이서를 형성하는 단계는,
    상기 콘택홀이 형성된 프로파일을 따라 폴리실리콘막을 증착하는 단계와, 상 기 폴리실리콘막을 전면식각하는 단계를 포함하며,
    상기 폴리실리콘막을 10Å 내지 1000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 폴리실리콘막을 증착하는 단계는,
    환원 분위기에서 챔버의 온도를 200℃ 내지 900℃로 유지하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 2 항에 있어서,
    상기 폴리실리콘막을 전면식각하는 단계는,
    0℃ 내지 700℃의 온도와 1mTorr 내지 100mTorr의 압력 하에서 실시하며, Cl2, HBr, N2, O2, C2F6, 또는 CF4 중 어느 하나를 포함하는 가스를 이용하여 플라즈마 식각하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 제3스페이서를 형성하는 단계는,
    상기 제2스페이서가 형성된 프로파일을 따라 질화막을 증착하는 단계와, 상기 질화막을 전면식각하는 단계를 포함하며,
    상기 질화막을 10Å 내지 1000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 5 항에 있어서,
    상기 질화막을 증착하는 단계는,
    환원 분위기에서 챔버의 온도를 200℃ 내지 900℃로 유지하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 5 항에 있어서,
    상기 질화막을 전면식각하는 단계는,
    1mTorr 내지 100mTorr의 압력 하에서 실시하며, CHF3, O2, CF4 또는 Ar 중 어느 하나를 포함하는 가스를 이용하여 100W 내지 100KW의 플라즈마 에너지를 이용한 플라즈마 식각을 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 1 항에 있어서,
    상기 도전층은 게이트전극 패턴, 비트라인, 기판의 액티브영역, 플러그 또는 금속배선을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 기판 상에 측벽에 질화막 계열의 제1스페이서를 갖는 이웃하는 복수의 게이트전극 패턴을 형성하는 단계;
    상기 게이트전극 패턴 상에 절연막을 형성하는 단계;
    상기 절연막을 선택적으로 식각하여 상기 기판층을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀의 양측벽에 폴리실리콘막으로 이루어진 제2스페이서를 형성하는 단계;
    상기 제2스페이서 상에 질화막 계열의 제3스페이서를 형성하는 단계;
    상기 콘택홀을 매립하도록 전도막을 형성하는 단계; 및
    상기 복수의 게이트전극 패턴의 상부가 노출되는 타겟으로 평탄화 공정을 실시하여 상기 기판에 콘택되며 서로 아이솔레이션된 복수의 플러그를 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  10. 제 9 항에 있어서,
    상기 제2스페이서를 형성하는 단계는,
    상기 콘택홀이 형성된 프로파일을 따라 폴리실리콘막을 증착하는 단계와, 상기 폴리실리콘막을 전면식각하는 단계를 포함하며,
    상기 폴리실리콘막을 10Å 내지 1000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제 10 항에 있어서,
    상기 폴리실리콘막을 증착하는 단계는,
    환원 분위기에서 챔버의 온도를 200℃ 내지 900℃로 유지하는 것을 특징으로 하는 반도체 소자 제조 방법.
  12. 제 10 항에 있어서,
    상기 폴리실리콘막을 전면식각하는 단계는,
    0℃ 내지 700℃의 온도와 1mTorr 내지 100mTorr의 압력 하에서 실시하며, Cl2, HBr, N2, O2, C2F6, 또는 CF4 중 어느 하나를 포함하는 가스를 이용하여 플라즈마 식각하는 것을 특징으로 하는 반도체 소자 제조 방법.
  13. 제 9 항에 있어서,
    상기 제3스페이서를 형성하는 단계는,
    상기 제2스페이서가 형성된 프로파일을 따라 질화막을 증착하는 단계와, 상기 질화막을 전면식각하는 단계를 포함하며,
    상기 질화막을 10Å 내지 1000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자 제조 방법.
  14. 제 13 항에 있어서,
    상기 질화막을 증착하는 단계는,
    환원 분위기에서 챔버의 온도를 200℃ 내지 900℃로 유지하는 것을 특징으로 하는 반도체 소자 제조 방법.
  15. 제 13 항에 있어서,
    상기 질화막을 전면식각하는 단계는,
    1mTorr 내지 100mTorr의 압력 하에서 실시하며, CHF3, O2, CF4 또는 Ar 중 어느 하나를 포함하는 가스를 이용하여 100W 내지 100KW의 플라즈마 에너지를 이용한 플라즈마 식각을 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100733140B1 (ko) * 2006-06-13 2007-06-28 삼성전자주식회사 식각 마스크의 형성 방법
US9754936B2 (en) 2015-04-14 2017-09-05 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

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