KR101001152B1 - 반도체소자 제조 방법 - Google Patents
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Abstract
본 발명은 플러그 형성을 위한 자기정렬콘택 식각 공정 후 절연막 패턴의 장축에서의 사이즈 감소에 따른 후속 플러그 간의 전기적 단락 등의 특성 열화 문제를 해결할 수 있는 반도체소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 복수의 워드라인을 형성하는 단계; 상기 워드라인 상에 절연막을 형성하는 단계; 상기 절연막 상에 제1방향으로는 제1간격을 갖고 이웃하며, 제2방향으로는 상기 제1간격보다 작은 제2간격을 갖고 이웃하는 복수의 섬형의 제1하드마스크를 형성하는 단계; 상기 제1하드마스크 상에 상기 제2간격에서 형성되는 두께보다 상기 제1간격에서 형성되는 두께를 더 두껍게 하여 제2하드마스크를 형성하는 단계; 및 상기 제2하드마스크 및 상기 제1하드마스크를 식각 마스크로 상기 절연막을 자기정렬콘택식각하여 상기 워드라인 사이의 상기 기판을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.
SAC, 섬형, 절연막 패턴, 하드마스크, 워드라인, 콘택홀, 플러그.
Description
도 1은 종래기술에 따른 SAC 공정을 이용한 플러그가 형성된 반도체소자를 도시한 공정 평면도.
도 2는 랜딩플러그콘택 형성을 위한 SAC 식각 후 절연막 패턴을 도시한 평면 SEM 사진.
도 3 내지 도 5는 본 발명의 일실시예에 따른 반도체소자의 제조 공정을 도시한 평면 및 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 기판 11, 15 : 절연막
12 : 전도막 13 : 워드라인 하드마스크
16 : 제1하드마스크 17 : 제2하드마스크
18 : 콘택홀 WL1 ∼ WL5 : 워드라인
ISO : 절연막 패턴 B1, B2 : 비트라인 콘택 예정 영역
S1 ∼ S5 : 스토리지노드 콘택 예정 영역
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 자기정렬콘택(Self Align Contact; 이하 SAC이라 함) 등의 식각 공정시 사용되는 하드마스크 장축의 축소에 따른 플러그 간의 전기적 단락 현상을 방지할 수 있는 반도체소자 제조 방법에 관한 것이다.
반도체소자의 고집적화에 따라 노광장비의 DOF 값도 낮아지고 또한, 보다 짧은 파장의 노광원을 이용함에 따라 투과율을 높이기 위해 포토레지스트 패턴의 두께도 감소하고 있다. 이러한 포토레지스트 패턴의 두께가 감소함에 따라 패턴 형성이 완료되기 전에 포토레지스트 패턴이 소진되면서 초기 포토레지스트 패턴의 모양이 변형되는 문제점을 안고 있다.
이와 같은 문제점을 해결하기 위해 피식각층 예컨대, SAC 공정시의 절연막과 포토레지스트 패턴 사이에 하드마스크를 채용하게 되었다. 하드마스크로는 텅스텐, 텅스텐 나이트라이드, 실리콘질화막 또는 폴리실리콘 등 다양한 물질이 사용되고 있다.
따라서, 이와 같이 하드마스크를 채용하는 경우에는 포토레지스트 패턴은 하드마스크(및 반사방지막) 만을 패터닝하기 위한 식각마스크로서 작용하기 때문에 얇은 두께의 포토레지스트 패턴으로도 보다 미세한 패턴의 형성이 가능하게 되었다.
도 1은 종래기술에 따른 SAC 공정을 이용한 플러그가 형성된 공정 평면도를 나타낸다.
도 1을 참조하면, Y 방향으로 뻗은 직선 형태의 복수의 워드라인(W/L)이 배치되어 있으며, 워드라인(W/L)과 수직 교차하는 X 방향으로 뻗은 섬형(Island type)의 절연막 패턴(ISO, 일명 '층간절연막'이라 함)의 일정 간격으로 엇갈려 배치되어 있다. 층간절연막이 식각되어 형성된 절연막 패턴(ISO) 사이 및 워드라인(W/L) 사이의 활성영역(도시하지 않음)에 기판의 활성영역과 전기적으로 접속되는 복수의 플러그(B1, B2, S1 ∼ S5) 형성 영역이 정의 되어 있다.
여기서, B1과 B2는 플러그 중 비트라인 콘택이 이루어질 영역을 나타내며, S1 ∼ 5는 스토리지노드 콘택이 이루어질 영역을 나타낸다.
한편, SAC 식각 공정을 진행함에 있어 소자분리막 패턴(ISO)의 라인 사이즈가 작아짐에 따라 포토레지스트의 도포되는 두께가 작아지고, 이에 따라 전술한 바와 같이 포토레지스트의 선택비 문제가 대두되었다. 랜딩플러그콘택(Landing plug contact) 공정의 경우 SAC 식각 후 절연막 패턴(ISO)의 장축이 짧아지는 현상(A)이 발생하여 심할 경우 플러그간 예컨대, S1과 S3 또는 S2와 S4간의 브릿지 발생 가능성이 증대되었다.
이를 방지하기 위해 SAC 공정시 하드마스크 개념을 도입하여 층간절연막 상에 하드마스크를 형성하고 이를 이용하여 SAC 공정을 실시하였다. 그러나, 하드마스크의 도입의 경우 두께의 제한이 있어 역시 브릿지 발생을 억제하는 데에는 한계가 드러나고 있다. 또한, 포토리소그라피 공정에 취약점 영역은 여전히 존재한다.
도 2는 랜딩플러그콘택 형성을 위한 SAC 식각 후 절연막 패턴을 도시한 평면 SEM(Scanning Electron Microscopy) 사진이다.
도 2를 참조하면, 복수의 워드라인(W/L)과 복수의 섬형의 절연막 패턴(ISO)이 서로 수직 교차하여 배치되어 있다.
한편, 도 2에서 SAC 식각 후 절연막 패턴(ISO)의 장축 방향의 패턴 축소가 발생하였음을 알 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 플러그 형성을 위한 자기정렬콘택 식각 공정 후 절연막 패턴의 장축에서의 사이즈 감소에 따른 후속 플러그 간의 전기적 단락 등의 특성 열화 문제를 해결할 수 있는 반도체소자 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 기판 상에 복수의 도전패턴을 형성하는 단계; 상기 도전패턴 상에 절연막을 형성하는 단계; 상기 절연막 상에 제1방향으로는 제1간격을 갖고 이웃하며, 제2방향으로는 상기 제1간격보다 작은 제2간격을 갖고 이웃하는 복수의 섬형의 제1하드마스크를 형성하는 단계; 상기 제1하드마스크 상에 상기 제2간격에서 형성되는 두께보다 상기 제1간격에서 형성되는 두께를 더 두껍게 하여 제2하드마스크를 형성하는 단계; 및 상기 제2하드마스크 및 상기 제1하드마스크를 식각 마스크로 상기 절연막을 자기정렬콘택식각하여 콘택홀을 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 기판 상에 복수의 워드라인을 형성하는 단계; 상기 워드라인 상에 절연막을 형성하는 단계; 상기 절연막 상에 제1방향으로는 제1간격을 갖고 이웃하며, 제2방향으로는 상기 제1간격보다 작은 제2간격을 갖고 이웃하는 복수의 섬형의 제1하드마스크를 형성하는 단계; 상기 제1하드마스크 상에 상기 제2간격에서 형성되는 두께보다 상기 제1간격에서 형성되는 두께를 더 두껍게 하여 제2하드마스크를 형성하는 단계; 및 상기 제2하드마스크 및 상기 제1하드마스크를 식각 마스크로 상기 절연막을 자기정렬콘택식각하여 상기 워드라인 사이의 상기 기판을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.
본 발명은 절연막을 피식각층으로 하는 식각 공정에서 제1하드마스크를 형성한 다음, 그 전면에 비교적 단차피복성이 열악한 증착 조건으로 추가의 제2하드마 스크 물질을 증착함으로써, 하부의 프로파일에 따라 종횡비가 큰 영역(절연막 패턴의 장축 방향)에서 제1하드마스크 상부에 더 두꺼운 제2하드마스크를 형성하여 식각 내성을 향상시킨 후, 제1 및 제2하드마스크를 식각마스크로 추가의 식각 공정을 통해 패턴(예컨대, 콘택홀 패턴)을 형성함으로써, 절연막 패턴의 장축 방향에서의 축소를 효과적으로 방지할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 3 내지 도 5는 본 발명의 일실시예에 따른 반도체소자의 제조 공정을 도시한 평면 및 단면도로서, 이를 참조하여 본 발명의 반도체소자 제조 공정을 상세히 살펴 본다.
한편, 이하 설명하는 도 3 내지 도 5에서 각 도의 (a)는 공정 평면도를 나타내며, 각 도의 (b)는 각 도의 (a)를 a-a' 방향과 b-b' 방향으로 절취한 단면도이다.
도 3의 (a)를 참조하면, Y 방향으로 뻗은 직선 형태의 복수의 워드라인(WL1 ∼ WL5)이 배치되어 있으며, 워드라인(WL1 ∼ WL5)과 수직 교차하는 X 방향으로 뻗은 섬형의 제1하드마스크(16)가 일정 간격으로 엇갈려 배치되어 있다. 한편, 제1하드마스크(16) 하부에는 층간절연막이 기판 전면에 형성되어 있다.
도 3의 (b)를 참조하면, a-a' 절취 단면 영역에서 기판(10) 상에 워드라인(WL2, WL3)이 형성되어 있으며, 워드라인(WL2, WL3)은 절연막(11)과 전도막(12)과 워드라인 하드마스크(13)가 적층된 구조를 이루고 있다.
절연막(11)은 주로 산화막 계열을 사용하고, 전도막(12)은 폴리실리콘, 텅스텐, 텅스텐 실리사이드, 텅스텐 나이트라이드 등의 단독 또는 조합된 구조를 사용한다.
워드라인 하드마스크(13)는 SAC 식각 등 후속 공정에서 전도막(12)이 어택받는 것을 방지하고, 또한 전도막(12)과 후속 플러그 간의 전기적 단락을 방지하는 역할을 한다. 이를 위해서 주로 실리콘산화질화막, 실리콘산화막 또는 실리콘질화막을 워드라인 하드마스크(13) 물질로 주로 사용한다.
이러한 워드라인(WL2, WL3)이 형성된 프로파일을 따라 버퍼 절연막을 증착한 다음, 전면식각을 실시하여 워드라인(WL2, WL3) 측면에 스페이서(14)를 형성한다. 스페이서(14)는 이온주입에 의해 워드라인(WL2, WL3) 측면의 기판(10)에 LDD 구조의 소스/드레인을 형성함과 아울러 SAC 공정시 게이트전극 패턴 측면의 어택을 방지하기 위한 것이다. 따라서, 질화막의 단독 또는 산화막과 질화막이 적층된 구조 또는 질화막/산화막/질화막 구조 등 다양한 구조로 형성하며, 여기서 사용되는 질화막은 실리콘산화질화막 또는 실리콘질화막을 포함한다.
여기서, 도면부호 'ACT'는 소스/드레인 등이 형성되는 활성영역을 나타내며, 'FOX'는 소자간의 격리를 위한 필드영역을 나타낸다.
워드라인(WL2. WL3) 측면의 기판(10)에 이온주입과 열확산에 의해 기판(10) 표면으로부터 일정 깊이까지 확장된 소스/드레인 영역(도시하지 않음)을 형성한다.
숏 채널에 의한 핫 캐리어 효과를 방지하기 위해 로우 레벨의 불순물 도핑 및 스페이서(14) 형성 후 다시 하이 레벨의 불순물 도핑을 실시하여 컨벤셔널한 구조로 형성하는 것이 일반적이다.
이어서, 워드라인(WL2, WL3)이 형성된 전체 구조 상부에 층간절연을 위한 절연막(15)을 형성한다. 절연막(15)은 BPSG막, BSG막, PSG막, TEOS막 또는 HDP 산화막 등 산화막 계열의 물질을 사용한다.
한편, 고집적화에 따라 게이트전극 패턴의 수직 높이가 증가하여 워드라인(WL2, WL3) 사이에서의 종횡비가 증가하여 절연막(15) 증착시 갭-필 불량이 초래된다. 이를 방지하기 위해 최근에는 갭-필 특성이 우수한 SOD막 등을 이용하여 도포하고, 막의 치밀화를 위해 열처리 공정을 실시한다.
이어서, 절연막(15) 상에 후속 SAC 공정시 포토레지스트의 약한 식각 내성을 확보하기 위해 제1하드마스크용 물질막을 증착한 다음, SAC 형성용 포토레지스트 패턴(도시하지 않음)을 형성한다.
반도체소자의 고집적화에 따라 노광장비의 DOF 값도 낮아지고 포토레지스트의 두께도 낮아진다. 포토레지스트의 두께가 낮아지면서 패턴 형성이 완료되기 전에 포토레지스트 패턴이 소진되면서 초기의 패턴 모양이 변형되는 문제점이 발생한다.
이와 같은 문제점을 해결하기 위해 포토레지스트 패턴과 피식각층(여기서는 절연막(15)) 사이에 텅스텐, 텅스텐 나이트라이드, 질화막 또는 폴리실리콘 등 다양한 물질을 이용하여 하드마스크를 형성하는 기술이 적용되었다.
따라서, 상기한 하드마스크용 물질막을 증착하게 되었는 바, 하드마스크용 물질막은 얇은 포토레지스트 패턴의 두께로 식각 공정을 진행하기 때문에 두께가 낮지만 층간절연용으로 주로 사용되는 산화막 계열의 물질막에 대해서는 식각선택비가 높은 것이 요구되므로 주로 질화막 계열의 물질막을 이용한다.
이어서, 섬형의 포토레지스트 패턴을 식각마스크로 하드마스크용 물질막을 식각하여 패턴 영역을 정의 하는 바, 이 때 제1하드마스크(16)가 형성된다.
따라서, 도 3의 (a)와 (b)에서는 섬형의 제1하드마스크(16)가 형성된 평면 및 단면이 각각 도시되어 있음을 알 수 있다.
이어서, 계속해서, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴을 제거한 다음, 제1하드마스크(16)가 형성된 전면에 단차피복성이 불량한 증착 방식을 이용하여 제2하드마스크(17)를 형성한다. 따라서, 도 4의 (a)에 도시된 바와 같이 제1하드마스크(16)에 의해 형성된 절연막 패턴의 장축 방향에서의 사이즈를 키우게 된다.
여기서, 단차피복성이 불량한 증착 방식을 적용하므로 도 4의 (b)에서 a-a' 방향의 절취 단면과 b-b' 방향으로 절취한 단면에서 제1하드마스크(16) 간의 사이에서 종횡비의 차이가 발생함을 알 수 있다. 따라서, 제2하드마스크(17)의 증착 두께도 달라진다.
즉, 종횡비가 작은 a-a' 방향에서 제2하드마스크(17)의 증착 두께가 더 두꺼워진다.
제2하드마스크(17)로는 질화막 계열의 물질막을 사용하는 것이 바람직하며, 증착 방식은 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition) 방식을 이용하는 것이 바람직하다.
한편, 전술한 실시예에서는 제1하드마스크(16) 패턴 형성 후 바로 제2하드마스크(17) 증착 공정을 바로 실시하였으나, 이외에도 제1하드마스크(16)를 이용하여 절연막(15)의 일부를 식각한 후 제2하드마스크(17)를 증착할 수도 있다.
이어서, 제1 및 제2하드마스크(16, 17)를 식각 마스크로 절연막(15)을 식각하는 SAC 식각 공정을 실시하여 도 5의 (a)와 (b)에 도시된 바와 같이 기판(10)의 활성영역(ACT)을 노출시키는 오픈부(18) 즉, 콘택홀을 형성한다.
SAC 공정은 주로 불소계 가스에 대해 식각선택비를 갖는 산화막과 질화막을 이용하여 하지층(즉, 절연막(15))을 식각한다.
한편, 여기서는 워드라인 사이에 플러그를 형성하기 위한 SAC 공정을 그 예로 하였으나, 이외에 절연막이 피식각층이고 그 상부에 하드마스크를 형성하고 절연막을 식각하는 통상의 패턴 형성 공정에 적용이 가능하다.
통상의 식각 공정에서와 같이 SAC 식각 공정 후에도 식각잔류물을 제거하고 오픈부(18)의 저면 면적을 충분히 확보함과 동시에 기판(10)의 활성영역(ACT)에서 형성된 자연 산화막을 제거하기 위해 세정 공정을 실시한다. 세정 공정은 BOE 또는 희석된 불산 용액을 이용하여 실시한다.
이 때, 전술한 바와 같이 제1하드마스크(16)의 장축 방향에서만 선택적으로 제2하드마스크(17)의 두께가 두껍게 증착됨으로써, SAC 공정시 절연막 패턴의 장축 방향에서의 패턴 축소를 방지할 수 있다.
따라서, 도 5의 (a)에서 절연막(15)이 식각되어 형성된 섬형의 절연막 패턴(ISO, 제1 및 제2하드마스크(16, 17)와 절연막(15)이 적층된 패턴) 사이 및 워드라인(W/L) 사이의 기판의 활성영역에 전기적으로 접속되는 복수의 플러그(B1, B2, S1 ∼ S5) 형성을 위한 오픈부(18)가 형성되어 있음을 알 수 있다.
여기서, B1과 B2는 플러그 중 비트라인 콘택이 이루어질 영역을 나타내며, S1 ∼ 5는 스토리지노드 콘택이 이루어질 영역을 나타낸다.
전술한 바와 같이 이루어지는 본 발명은, 절연막 패턴의 장축 방향에서의 사이즈 감소를 단차피복성이 불량한 제2하드마스크를 이용하여 장축 방향으로 증착 두께를 증가시킴으로써 SAC 공정 후 절연막 패턴의 장축 방향에서의 사이즈 감소로 인한 후속 플러그 간의 전기적 단락 현상을 방지할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 본 발명의 실시예에서는 워드라인 사이에 콘택홀을 형성하는 공정을 그 일예로 하였으나, 이외에도 실시예에 제시한 구조(하드마스크와 도전막이 적층된 구조)를 갖는 다양한 도전패턴 사이에 SAC 공정 또는, 장축과 단축을 갖 는 섬형의 절연막 패턴을 이용하여 콘택홀을 형성하는 모든 공정에 적용이 가능하다.
상술한 바와 같은 본 발명은, 절연막 패턴의 장축 방향에서의 사이즈 감소로 인한 플러그 간의 전기적 단락을 방지할 수 있어, 궁극적으로 반도체소자의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.
Claims (13)
- 기판 상에 복수의 도전패턴을 형성하는 단계;상기 도전패턴 상에 절연막을 형성하는 단계;상기 절연막 상에 제1방향으로는 제1간격을 갖고 이웃하며, 제2방향으로는 상기 제1간격보다 작은 제2간격을 갖고 이웃하는 복수의 섬형의 제1하드마스크를 형성하는 단계;상기 제1하드마스크 상에 상기 제2간격에서 형성되는 두께보다 상기 제1간격에서 형성되는 두께를 더 두껍게 하여 제2하드마스크를 형성하는 단계; 및상기 제2하드마스크 및 상기 제1하드마스크를 식각 마스크로 상기 절연막을 자기정렬콘택식각하여 콘택홀을 형성하는 단계를 포함하는 반도체소자 제조 방법.
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- 제 1 항에 있어서,상기 제2하드마스크는 질화막을 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
- 제 1 항에 있어서,상기 제1하드마스크는, 질화막 또는 폴리실리콘막을 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
- 제 1 항에 있어서,상기 제2하드마스크를 형성하는 단계에서, 플라즈마 화학기상증착 방식을 이용하는 것을 특징으로 하는 반도체소자 제조 방법.
- 제 1 항에 있어서,상기 제1하드마스크를 형성하는 단계 이후에,상기 제1하드마스크를 식각 마스크로 상기 절연막의 일부를 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
- 기판 상에 복수의 워드라인을 형성하는 단계;상기 워드라인 상에 절연막을 형성하는 단계;상기 절연막 상에 제1방향으로는 제1간격을 갖고 이웃하며, 제2방향으로는 상기 제1간격보다 작은 제2간격을 갖고 이웃하는 복수의 섬형의 제1하드마스크를 형성하는 단계;상기 제1하드마스크 상에 상기 제2간격에서 형성되는 두께보다 상기 제1간격에서 형성되는 두께를 더 두껍게 하여 제2하드마스크를 형성하는 단계; 및상기 제2하드마스크 및 상기 제1하드마스크를 식각 마스크로 상기 절연막을 자기정렬콘택식각하여 상기 워드라인 사이의 상기 기판을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체소자 제조 방법.
- 제 8 항에 있어서,상기 제2하드마스크는 질화막을 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
- 제 8 항에 있어서,상기 제1하드마스크는, 질화막 또는 폴리실리콘막을 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
- 제 8 항에 있어서,상기 제2하드마스크를 형성하는 단계에서, 플라즈마 화학기상증착 방식을 이용하는 것을 특징으로 하는 반도체소자 제조 방법.
- 제 8 항에 있어서,상기 제1하드마스크를 형성하는 단계 이후에,상기 제1하드마스크를 식각 마스크로 상기 절연막의 일부를 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
- 제 8 항에 있어서,상기 워드라인과 상기 제1하드마스크는 수직교차하는 방향으로 형성하는 것을 특징으로 하는 반도체소자 제조 방법.
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