KR100716651B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 게이트전극간 스페이싱 감소로 인한 종횡비 증가로 층간절연막의 갭-필 마진 문제, SAC 식각시 좁은 스페이싱에서 발생하는 식각 멈춤, 콘택 오픈시 과도하게 발생하는 게이트 하드마스크의 손실 및 후속 습식 세정 공정에서 발생하는 절연 특성 열화 등의 콘택 플러그 형성시 발생하는 문제점을 최소화할 수 있는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 전도막 상에 그 상부에 하드마스크를 구비하는 이웃하는 복수의 도전패턴을 형성하는 단계; 상기 도전패턴이 형성된 프로파일을 따라 실링질화막, 버퍼산화막 및 스페이서질화막의 순서로 스페이서를 형성하는 단계; 상기 스페이서 상에 식각정지막을 형성하는 단계; 상기 식각정지막 상에 층간절연막을 형성하는 단계; 상기 층간절연막, 상기 스페이서 질화막 및 상기 버퍼 산화막을 선택적으로 식각하되, 상기 실링 질화막 내에서 식각이 정지되도록 자기정렬콘택 식각 공정을 실시하여 상기 전도막 상부의 실링 질화막을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 프로파일을 따라 보호막을 형성하는 단계; 및 상기 콘택홀 저면에서의 상기 보호막과 상기 실링 질화막을 제거하여 상기 전도막을 노출시키는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
SAC, 콘택홀, 플러그, 실링 질화막, 버퍼 산화막, 스페이서 질화막, 식각정지막, 보호막, 스페이서.

Description

반도체 소자 제조 방법{METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래기술에 따른 셀 콘택 형성 공정을 도시한 단면도.
도 2는 ONO 구조의 스페이서를 갖는 게이트 전극 패턴을 도시한 SEM 사진.
도 3은 본 발명의 일실시예에 따라 셀 콘택 플러그 형성을 위한 마스크가 형성된 반도체 소자를 도시한 평면도.
도 4a 및 도 4b는 본 발명의 일실시예에 따른 셀 콘택 형성 공정을 도시한 단면도.
도 5는 종래기술과 본 발명의 콘택홀 형성시 식각 과정을 비교 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
100: 기판 101 : 게이트 절연막
105 : 실링 질화막 106 : 버퍼 산화막
107 : 스페이서 질화막 108 : 식각정지막
본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 콘택홀 형성 공정시 공정 마진을 확보할 수 있는 반도체 소자 제조 방법에 관한 것이다.
일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 셀(Cell) 면적 상에 고밀도로 단위 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터와 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 단위 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.1㎛ 이하로 형성되며, 80nm 이하까지도 요구되고 있다. 따라서 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.
80nm 이하의 선폭을 갖는 반도체 소자에서 193nm의 파장을 갖는 ArF(불화아르곤) 노광을 이용하여 포토리소그라피 공정을 적용할 경우, 기존의 식각 공정 개념(정확한 패턴 형성과 수직한 식각 프로파일 등)에 식각 도중 발생되는 포토레지스트의 변형(Deformation)을 억제하여야 하는 추가의 요구 조건이 필요하게 된다. 이에 따라 80nm 이하의 반도체 소자 제조시에는, 식각의 관점에서 기존의 요구조건과 패턴 변형 방지라는 새로운 요구 조건을 동시에 만족하기 위한 공정 조건의 개발이 주요한 과제가 되었다.
한편, 반도체 소자의 고집적화가 가속화됨에 따라 반도체 소자를 이루는 여 러 요소들은 적층 구조를 이루게 되었고, 이에 따라 도입된 것이 콘택 플러그(또는 패드) 개념이다.
이러한 콘택 플러그를 형성함에 있어서, 하부에서의 최소의 면적으로 접촉 면적을 넓히며 상부에서는 후속 공정에 대한 공정 마진을 넓히기 위해 콘택되는 하부에 비해 그 상부의 면적이 넓어지도록 상부의 플러그 또는 도전층이 하부의 플러그에 랜딩하도록 배치함으로써 이름이 지어진 랜딩 플러그 콘택(Landing plug contact) 기술이 도입되어 통상적으로 사용되고 있다.
또한, 이러한 콘택 형성을 위해서는 고종횡비를 갖는 구조물 사이를 식각해야 하는 어려움이 있으며, 이 때 두 물질 예컨대, 산화막과 질화막간의 식각 선택비를 이용하여 식각 프로파일을 얻는 자기정렬콘택(Selg Align Contact; 이하 SAC 이라 함) 식각 공정이 도입되었다.
SAC 식각 공정을 위해서는 CF 및 CHF 계열의 가스를 이용하며, 이 때 하부의 도전패턴에 대한 어택을 방지하기 위해 질화막 등을 이용한 식각정지막과 스페이서 등이 필요하다.
예컨대, 게이트 전극의 경우 그 상부 및 측면에 질화막 계열의 스페이서를 형성하고 있으며, 종횡비가 증가함에 따라 복수의 질화막이 적층된 구조로 스페이서를 이용하며, 이러한 질화막간 또는 질화막과 기판 간의 스트레스 발생으로 인한 크랙(Crack) 등의 발생을 억제하기 위해 질화막 사이에 버퍼 산화막을 사용한다. 그 대표적인 예가 질화막/산화막/질화막 3중 구조의 스페이서이다.
아울러, 셀 콘택시 어택 방지를 위해 이러한 3중 구조의 상부에 질화막 계열 의 식각정지막을 추가로 형성하여 사용한다.
이하, 전술한 구조의 스페이서 및 식각정지막을 갖는 게이트 전극 구조를 이용한 셀콘택 공정을 살펴 보는 바, 도 1a 내지 도 1d는 종래기술에 따른 셀 콘택 형성 공정을 도시한 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소 예컨대, 필드절연막과 웰 등이 형성된 반도체 기판(100) 상에 게이트 하드마스크(103)/게이트 전도막(102)/게이트 절연막(101)이 적층된 게이트전극 패턴(G1, G2)을 형성한다.
게이트 절연막(101)은 실리콘 산화막 등의 통상적인 산화막 계열의 물질막을 이용하고, 게이트 전도막(102)은 통상 폴리실리콘, W, WN, WSix 또는 이들의 조합된 형태를 이용한다.
게이트 하드마스크(103)는 후속 콘택 형성을 위한 식각 공정 중 층간절연막을 식각하여 콘택홀을 형성하는 과정에서 게이트 전도막(102)을 보호하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.
게이트전극 패턴(G1, G2) 사이의 기판(100)에 소스/드레인 접합 등의 불순물 확산영역(104)을 형성한다.
게이트전극 패턴(G1, G2)이 형성된 프로파일을 따라 실링 질화막(105)과 버퍼 산화막(106) 및 스페이서 질화막(107)의 질화막/산화막/질화막 구조를 갖는 스페이서(S)를 형성한다.
이어서, 스페이서 질화막(107)이 형성된 전면에 후속 SAC 방식을 이용한 식각 공정에서 게이트 전극 패턴(G1, G2) 등의 하부 구조의 어택을 방지하기 위해 식각 멈춤 역할을 하는 식각정지막(108)을 형성한다. 이 때, 스페이서 질화막(107)의 프로파일을 따라 식각정지막(108)이 형성되도록 하는 것이 바람직하며, 질화막 계열의 물질막을 이용한다.
다음으로 도 1b에 도시한 바와 같이, 식각정지막(108)이 형성된 전체 구조 상부에 산화막 계열의 층간절연막(109)을 형성한다.
층간절연막(109)을 산화막 계열의 물질막으로 이용할 경우에는 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phopho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.
이어서, 층간절연막(109) 상에 셀 콘택 플러그 형성을 위한 포토레지스트 패턴(110)을 형성한다. 포토레지스트 패턴(110)과 층간절연막(109) 사이에 통상 반사방지막을 사용하나 여기서는 설명의 간략화를 위해 생략하였다.
계속해서, 도 1c 및 도 1d에 도시된 바와 같이, 포토레지스트 패턴(110)을 식각마스크로 층간절연막(109)과 식각정지막(108) 및 스페이서(S)와 게이트 절연막(101)을 식각하여 이웃하는 두 게이트전극 패턴(G1, G2) 사이의 불순물 확산영역(104)을 노출시키는 콘택홀(112)을 형성한다.
전술한 콘택홀(112) 형성 공정은 대체적으로, 층간절연막(109)과 게이트 하드마스크(103)의 식각선택비를 이용한 SAC 식각 공정으로 통상 포토레지스트 패턴(110)을 식각마스크로 층간절연막(109)을 식각하여 식각정지막(108)에서 식각 멈춤을 하는 도 1c와 같은 SAC 식각 공정(111)과, 식각정지막(108)과 스페이서(S) 및 게이트 절연막(101)을 제거하여 기판(100, 구체적으로는 불순물 확산영역(104))을 노출시키는 도 1d와 같은 콘택홀(112) 오픈 공정(113) 및 콘택홀(112)의 개구부를 확장하며 식각 잔류물을 제거하기 위한 세정 공정 등으로 나뉜다. 이러한 식각 공정에서는 주로 CF4 등의 CxFy(x,y는 1 ∼ 10) 가스와 CH2F2 등의 CaHbFc(a,b,c는 1 ∼ 10) 가스를 혼합하여 사용한다.
도 1c의 공정 후, 애싱(Ashing) 공정을 통해 포토레지스트 패턴(110)을 제거하는 바, 반사방지막으로 유기 계열의 물질을 사용할 경우 이러한 애싱 공정에서 포토레지스트 패턴(110)과 같이 제거된다.
도 1d의 후속 공정으로, 콘택홀(112)이 형성된 전면에 플러그 형성용 전도성 물질을 증착하여 콘택홀(112)을 충분히 매립시킨 다음, 게이트 하드마스크(103)가 노출되는 타겟으로 평탄화 공정을 실시하여 콘택홀(112)을 통해 불순물 확산영역(104)과 전기적으로 도통되며 게이트 하드마스크(103)와 상부가 평탄화된 플러그를 형성한다.
한편, 고집적화에 따라 게이트전극 패턴(G1, G2)의 수직 높이가 증가하고, 이에 따라 증가한 식각 타겟에 해당한 만큼 SAC 식각시 식각 가스의 과도한 사용과 식각 시간의 증가가 불가피하다. 이는 결국 도 1d의 도면부호 '114'와 같이 게이트 하드마스크(103)의 손실을 초래하게 된다.
게이트 하드마스크(103)의 손실은 소자의 동작에 매우 큰 영향을 미치는데, 후속 공정으로 플로우되는 게이트 하드마스크(103)의 잔존량이 적어지면 SAC 페일이 발생하게 되어 소자간의 단락을 유발하게 된다. 따라서, 가능하면 많은 잔존 게이트 하드마스크(103)를 갖게 해주는 것이 셀 콘택 공정의 중요한 목표 중의 하나이다.
게이트 하드마스크(103)의 손실을 유발하는 공정 중에서 가장 최소화하기 어려운 부분이 도 1d의 콘택 오픈을 위한 식각정지막(108) 이하의 막을 제거하는 공정이다.
이 때에는 전면식각 공정(113)이 적용되므로 잔존하는 식각정지막(108)과 및 콘택홀(112) 오픈을 보장하는 과도 식각(Over etch) 공정의 타겟 만큼 식각이 실시되므로, 잔류 게이트 하드마스크(103)의 손실을 최소화하기 어렵다. 80nm 이하의 반도체 소자의 경우 잔류 식각정지막(108)의 두께가 250Å 정도 되므로 과도 식각을 감안하면 약 400Å의 게이트 하드마스크(103)의 손실이 발생해야 한다. 그러나, USG막 등의 캡핑층을 증착하면 게이트 하드마스크(103)의 손실을 200Å 정도까지 보상할 수 있다.
한편, 80nm 이하 예컨대, 60nm 급의 소자에서는 이러한 캡핑층의 사용은 콘 택 낫 오픈(Contact not open) 등의 문제점이 있어 실질적으로 사용이 불가능하다.
게이트전극 간의 스페이싱 감소에 의한 종횡비는 소자가 미세화됨에 따라 점점 증가하여 80nm 이하의 디자인 룰이 적용되는 반도체 소자에서는 갭-필(Gap-fill) 능력이 뛰어나고 소자 동작에 우리한 저온 증착 방식에 의한 층간절연막 예컨대, APL(Advanced Planarization Layer)막과 SOD(Spin On Dielectric)막의 사용이 예상되고 있다. 하지만, 이러한 저온 증착 방식에 의한 층간절연막은 마이크로 포어(Micro pore) 발생에 의한 습식 세정 공정에 취약한 약점이 있어 BOE(Buffered Oxide Etchant)을 이용한 딥-아웃(Dip out) 시간이 제한되는 운용상 단점이 존재한다.
따라서, 현재의 콘택 플러그 형성 공정상의 문제점은, 게이트전극간 스페이싱 감소로 인한 종횡비 증가로 층간절연막의 갭-필 마진 문제, SAC 식각시 좁은 스페이싱에서 발생하는 식각 멈춤, 콘택 오픈시 과도하게 발생하는 게이트 하드마스크의 손실 및 후속 습식 세정 공정에서 발생하는 절연 특성 열화 등으로 요약된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 게이트전극간 스페이싱 감소로 인한 종횡비 증가로 층간절연막의 갭-필 마진 문제, SAC 식각시 좁은 스페이싱에서 발생하는 식각 멈춤, 콘택 오픈시 과도하게 발생하는 게이트 하드마스크의 손실 및 후속 습식 세정 공정에서 발생하는 절연 특성 열화 등의 콘택 플러그 형성시 발생하는 문제점을 최소화할 수 있는 반도체 소자 제 조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 전도막 상에 그 상부에 하드마스크를 구비하는 이웃하는 복수의 도전패턴을 형성하는 단계; 상기 도전패턴이 형성된 프로파일을 따라 실링질화막, 버퍼산화막 및 스페이서질화막의 순서로 스페이서를 형성하는 단계; 상기 스페이서 상에 식각정지막을 형성하는 단계; 상기 식각정지막 상에 층간절연막을 형성하는 단계; 상기 층간절연막, 상기 스페이서 질화막 및 상기 버퍼 산화막을 선택적으로 식각하되, 상기 실링 질화막 내에서 식각이 정지되도록 자기정렬콘택 식각 공정을 실시하여 상기 전도막 상부의 실링 질화막을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 프로파일을 따라 보호막을 형성하는 단계; 및 상기 콘택홀 저면에서의 상기 보호막과 상기 실링 질화막을 제거하여 상기 전도막을 노출시키는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 기판 상에 그 상부에 복수의 게이트전극 패턴을 형성하는 단계; 상기 게이트전극 패턴이 형성된 프로파일을 따라 스페이서 질화막/버퍼 산화막/실링 질화막 구조의 스페이서와 식각정지막을 차례로 형성하는 단계-식각정지막과 상기 스페이서 질화막의 합을 70Å 내지 150Å의 두께가 되도록 함; 상기 식각정지막 상에 층간절연막을 형성하는 단계; 상기 층간절연막과 상기 스페이서 질화막 및 상기 버퍼 산화막을 선택적으로 식각하며, 상기 실링 질화막 내에서 식각이 정지되도록 자기정렬콘택 식각 공정을 실시하여 상기 기판 상부의 실링 질화막을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 프로파일을 따라 보호막을 형성하는 단계; 및 상기 콘택홀 저면에서의 상기 보호막과 상기 실링 질화막을 제거하여 상기 기판을 노출시키는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명은 도전패턴(예컨대, 게이트 전극 패턴)의 측벽에 스페이서 질화막/버퍼 산화막/실링 질화막 구조의 스페이서를 사용하는 구조에서 다시 그 상부에 사용하는 식각정지막의 두께는 소자의 특성에 영향을 주지 않을 정도로 최소화한다.
또한, SAC 공정시 식각정지막에서 SAC 식각을 일시 정지한 후 콘택 오픈 공정을 하던 종래와는 달리, SAC 식각 공정시 스페이서를 이루는 스페이서 질화막에 펀치가 발생되도록 하며, 이로 인해 버퍼 산화막이 식각 과정에서 자연스럽게 제거되도록 유도한다. 따라서, 하부의 실링 질화막 상에서 SAC 식각 공정이 정지되도록 함으로써, 콘택 오픈을 위한 후속 공정에서 콘택홀 내에서의 식각 타겟을 감소시킴으로써, 콘택홀 오픈을 위한 전면 식각 공정에서 도전패턴 하드마스크의 손실을 최소화할 수 있다.
아울러, 콘택 오픈 공정 전에 전면에 질화막 등을 이용하여 약 50Å 정도의 얇은 보호막을 형성함으로써, 콘택 오픈 및 세정 공정에서 층간절연막의 측면에서의 어택을 최소화한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 2는 ONO 구조의 스페이서를 갖는 게이트 전극 패턴을 도시한 SEM 사진이다.
도 2를 참조하면, 게이트 전극 패턴(G1, G2)이 형성된 프로파일을 따라 50Å의 실링 질화막(B)과, 60Å의 버퍼 산화막(C)과, 60Å의 스페이서 질화막(D)과, 150Å의 식각정지막(E)이 형성되어 있으며, 게이트 전극 패턴(G1, G2)의 기판(SUB)의 접촉 계면에는 60Å의 게이트 산화막(A)이 형성되어 있다.
따라서, 콘택홀 오픈을 위한 전면 식각 공정시 제거되어야 할 총 막의 두께는 380Å 따라서, 약 400Å 정도가 된다.
통상의 일반적인 셀 콘택 공정에서는 SAC 식각 공정시 식각정지막(E)과 스페이서 질화막(D)에서 식각 정지가 발생하도록 디자인된다. 과거에 산화막 SAC 식각 장치인 DRM 장비의 경우 외곽에 위치한 스페이서 질화막(D)에 200Å 이상의 손실이 발생하기에 통상의 경우 외곽에 위치한 스페이서 질화막(D)이 200Å 이상이 되도록 디자인 하였다. 그러나, 식각 장비의 발달과 식각 가스 등의 발전으로 최근의 장비에서는 산화막 식각시 발생하는 질화막의 손실량이 80Å 정도에 불과하여 기판 전면에 걸쳐 상당한 균일도로 조절이 가능하다.
도 3은 본 발명의 일실시예에 따라 셀 콘택 플러그 형성을 위한 마스크가 형성된 반도체 소자를 도시한 평면도이다.
도 3을 참조하면, 기판(도시하지 않음) 상에 'Y' 방향으로 확장된 라인 형태 의 복수의 게이트전극 패턴(G1 ∼ G6)이 형성되어 있으며, 복수의 게이트전극 패턴(G1 ∼ G6) 상에는 질화막/산화막/질화막 구조의 스페이서(도시하지 않음)와 식각정지막이 형성되어 있다. 다시 그 상부에는 층간절연막(109)이 형성되어 있고, 층간절연막(109) 상에는 콘택 오픈 영역을 정의하는 마스크 패턴(110)이 형성되어 있다.
도 4a 및 도 4b는 본 발명의 일실시예에 따른 셀 콘택 형성 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 일실시예에 따른 셀 콘택용 콘택홀 형성 공정을 살펴본다. 도 4a 및 도 4b는 도 3을 a-a' 및 b-b' 방향으로 절취한 공정 단면에 해당한다.
먼저, 반도체 소자를 이루기 위한 여러 요소 예컨대, 필드절연막과 웰 등이 형성된 반도체 기판(100) 상에 게이트 하드마스크(103)/게이트 전도막(102)/게이트 절연막(101)이 적층된 복수의 게이트전극 패턴(G1 ∼ G6)을 형성한다.
게이트 절연막(101)은 실리콘 산화막 등의 통상적인 산화막 계열의 물질막을 이용하고, 게이트 전도막(102)은 통상 폴리실리콘, W, WN, WSix 또는 이들의 조합된 형태를 이용한다. 게이트 하드마스크(103)는 후속 콘택 형성을 위한 식각 공정 중 층간절연막을 식각하여 콘택홀을 형성하는 과정에서 게이트 전도막(102)을 보호하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴 리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.
게이트전극 패턴(G1 ∼ G6) 사이의 기판(100)에 소스/드레인 접합 등의 불순물 확산영역(104)을 형성한다.
게이트전극 패턴(G1 ∼ G6)이 형성된 프로파일을 따라 실링 질화막과 버퍼 산화막 및 스페이서 질화막의 질화막/산화막/질화막 구조를 갖는 스페이서(S)를 형성한다. 한편, 여기서는 실링 질화막과 버퍼 산화막 및 스페이서 질화막 각각의 도면부호를 생략하였다.
이어서, 스페이서가 전면에 후속 SAC 방식을 이용한 식각 공정에서 게이트 전극 패턴(G1 ∼ G6) 등의 하부 구조의 어택을 방지하기 위해 식각 멈춤 역할을 하는 식각정지막(108)을 형성한다. 이 때, 스페이서 질화막의 프로파일을 따라 식각정지막(108)이 형성되도록 하는 것이 바람직하며, 질화막 계열의 물질막을 이용한다.
여기서, 스페이서 질화막은 SAC 식각시 펀치가 발생할 수 있을 수준인 60Å ∼ 70Å 정도로 설정하는 것이 바람직하다. 이 때, 스페이서 질화막이 얇아짐으로써 발생하는 트랜지스터의 소자적인 특성 변동은 이온주입 조건과 하부막(버퍼 산화막과 실링 질화막)의 두께 조절을 통하여 최소화한다. 실링 질화막의 두께는 50Å ∼ 80Å정도가 되도록 하는 것이 바람직하다.
본 발명에서는 상기한 바와 같이 식각정지막(108)의 두께를 소자의 특성에 영향을 주지 않을 정도로 최소화 또는 생략하고자 한다. 따라서, 그 두께가 최대 15Å 내외를 갖도록 하는 것이 중요하다.
종래의 경우에는 식각정지막을 약 150Å의 두께로 형성하였으므로, 이에 따라 후속 층간절연막 증착시 갭-필 마진을 높일 수 있다.
따라서, 본 발명에서는 식각정지막과 스페이서 질화막의 합한 두께가 70Å ∼ 150Å 정도의 범위를 갖도록 하는 것이 가장 바람직하다.
이어서, 식각정지막(108)이 형성된 전체 구조 상부에 산화막 계열의 층간절연막(109)을 형성한다.
층간절연막(109)을 산화막 계열의 물질막으로 이용할 경우에는 BSG막, BPSG막, PSG막, TEOS막, HDP 산화막, SOG막 또는 APL막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.
이어서, 층간절연막(109) 상에 셀 콘택 플러그 형성을 위한 마스크 패턴(110)을 형성한다.
여기서, 마스크 패턴(110)은 통상의 포토레지스트 패턴일 수도 있고, 포토레지스트 패턴과 하드마스크를 포함할 수도 있고, 하드마스크 만을 지칭할 수도 있다.
즉, 이는 포토리소그라피 공정에서의 해상력의 한계로 인한 포토레지스트의 식각 내성을 확보하고 패턴 변형을 방지하기 위해 텅스텐, 폴리실리콘 또는 질화막 등의 희생 하드마스크를 사용할 수도 있음을 나타낸다.
한편, 포토레지스트 패턴 형성시 그 하부와의 사이에 반사방지막을 사용할 수 있다.
이어서, 도 4a에 도시된 바와 같이, 마스크 패턴(110)을 식각마스크로 피식각층인 층간절연막(109)을 식각하여 이웃하는 게이트 전극 패턴(G1과 G2, G5와 G6) 사이의 스페이서(S)의 최하부인 실링 질화막 내에서 식각이 멈추는 SAC 식각 공정을 실시하여 콘택홀(112)을 형성한다.
스페이서 질화막에 펀치가 발생할 정도로 SAC 식각 공정을 실시하며, 이에 따라 버퍼 산화막은 자연스럽게 거의 제거가 되며, 실링 질화막의 일부가 식각된 상태에서 SAC 식각 공정이 정지된다.
이 때, 통상의 SAC 식각 공정의 레시피를 적용하는 바, 불소계플라즈마 예컨대, C2F4, C2F6, C3F8, C4 F6, C5F8 또는 C5F10 등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH2F2, C 3HF5 또는 CHF3 등의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.
이 때, 콘택홀(112)이 형성된 게이트 전극 패턴(G1, G2, G5, G6)의 측면에서는 식각정지막(308)과 스페이서(S)가 그 측벽이 식각된 형상으로 남는다.
후속 공정으로, 마스크 패턴(110)이 포토레지스트 패턴을 포함할 경우 이를 제거하기 위해 통상의 포토레지스트 스트립 공정을 실시하다.
마스크 패턴(110)이 희생 하드마스크 만을 포함할 경우 하드마스크 제거 공정은 생략할 수 있다.
이어서, 도 4b에 도시된 바와 같이, 콘택홀(112)이 형성된 전면에 후속 콘택 오픈을 위한 습식 세정 및 플러그 물질 증착을 위한 전세정 공정에서의 층간절연막(109)의 어택으로 인한 절연 특성 열화를 방지하기 위해 약 50Å 정도의 두께로 보호막(115)을 형성한다. 보호막(115)은 질화막을 이용하는 것이 바람직하며, 그 두께는 30Å ∼ 150Å 정도까지 형성이 가능하다.
이어서, 전면식각 또는 습식 세정 공정을 실시하여 콘택홀(112) 저면에서의 보호막(115)과 스페이서(S) 구체적으로, 실링 질화막을 제거하여 기판(100, 구체적으로는 불순물 확산영역(104))을 노출시키는 콘택홀(112) 오픈 공정을 실시한다.
한편, 콘택홀(112) 오픈 공정시 종래의 경우에는 식각정지막(108)과 스페이서(S) 및 게이트 절연막(101)을 제거하였으나, 본 발명에서는 실링 질화막의 일부와 보호막(115)과 게이트 절연막 만을 제거하면 되므로 식각 타겟을 줄이게 되어 게이트 하드마스크(103)의 손실을 억제할 수 있다.
계속해서, 콘택홀 저면의 CD를 확보하고 SAC 및 전면 식각 등의 공정 후 잔류하는 식각 부산물을 제거하기 위해 BOE 등의 세정액을 이용하여 습식 세정을 실시한다. 세정 시에는 BOE 또는 불산을 이용하는 바, 불산의 경우 물과 불산의 비가 50:1 ∼ 500:1인 묽은 물산을 이용하는 것이 바람직하다.
이 때, 층간절연막(109) 측벽은 보호막(115)에 의해 보호되므로 세정액에 의한 어택을 받지 않는다.
후속 공정으로, 콘택홀(112)이 형성된 기판(100) 전면에 플러그 형성용 전도막을 증착하여 콘택홀(112)을 충분히 매립시킨다.
여기서, 플러그 형성용 전도막 물질로 가장 많이 사용되는 물질은 폴리실리콘이며, Ti, TiN 등의 배리어메탈층과 적층하여 형성하기도 하며, 폴리실리콘 대신 텅스텐 등의 금속을 사용할 수도 있다.
이어서, CMP 또는 전면식각 공정을 실시하여 콘택홀(112)을 통해 기판(100)과 전기적으로 도통되고 게이트 하드마스크(103)과 상부가 평탄화되며 아이솔레이션이 이루어진 셀 콘택 플러그를 형성한다. 층간절연막(109)이 일부 잔류하는 타겟으로 공정을 진행할 수도 있다.
한편, 전술한 실시예에서는 셀 콘택 플러그 형성 공정을 그 예로 하였으나, 비트라인 콘택 플러그나, 스토리지노드 콘택 플러그 형성 공정에 이를 적용할 수 있다.
따라서, 스토리지노드 콘택 플러그 형성 공정일 경우 하부의 불순물 확산영역(104)은 셀 콘택 플러그 또는 콘택 패드로 대체될 것이고, 게이트 전극 패턴은 비트라인으로 대체될 것이다.
또한, 콘택홀 형성을 위한 마스크 모양은 T-타입, 홀(Hole)-타입, 바(Bar)-타입 등 다양한 형태로 적용이 가능하다.
또한, 전술한 본 발명은 금속배선 형성을 위한 콘택 공정 등 하부의 도전패턴 사이를 노출시키는 모든 콘택 형성 공정으로 응용이 가능할 것이다.
도 5는 종래기술과 본 발명의 콘택홀 형성시 식각 과정을 비교 도시한 단면도이다.
도 5를 참조하면, 종래기술 및 본 발명 모두 기판(100) 상에 게이트 절연막(101), 실링 질화막(105), 버퍼 산화막(106), 스페이서 질화막(107) 및 식각정지막(108)이 적층된 구조를 이루고 있다.
여기서, 양측간의 적층된 구조는 유사하나 각 층간의 두께는 상이함을 알 수 있다. 즉, 양측 모두 게이트 절연막(101)은 60Å의 두께로 형성하였으나, 실링 질화막(105)은 종래의 경우 약 50Å 정도의 두께인 반면, 본 발명은 약 100Å의 두께를 갖는다. 이는 본 발명의 경우 실링 질화막(105) 내에서 SAC 식각 공정에 대한 멈춤이 일어나야 하기 때문에 종래에 비해 실링 질화막(105)의 두께를 두껍게 하는 것이다.
버퍼 산화막(106)은 종래의 경우 60Å, 본 발명의 경우 80Å으로 약간이 차이가 있고, 스페이서 질화막(107)은 종래의 경우 60Å, 본 발명의 경우 50Å으로 하였다.
본 발명과 종래기술의 가장 큰 차이점은 식각정지막(108)로 종래의 경우 식각 멈춤을 위해 150Å 정도의 두게로 형성하였으나, 본 발명에서는 소자의 특성에 영향을 주지 않는 한 최소의 두께인 15Å 이하로 형성하였다.
이는 본 발명에서는 식각 정지막(108)이 본래의 식각 멈춤 기능을 위한 것이기 보다는 SAC 식각 공정에서 스페이서 질화막(107)에 대한 펀치가 발생하도록 하여 버퍼 산화막(106)이 식각되어 자연스럽게 실링 질화막(105) 내에서 식각 멈춤이 일어나도록 하기 위한 것이기 때문이다.
종래의 경우 150Å의 두께를 갖는 식각정지막(108) 내에서 식각 멈춤이 일어나는 반면, 본 발명에서는 SAC 식각 공정시 식각 레시피를 조절함으로써 콘택홀 형성 영역에서 식각정지막(108)이 제거되고 스페이서 질화막(107)에 펀치가 발생하며, 이로 인해 버퍼 산화막(106)이 제거되어 실링 질화막(105)의 일부가 식각되면 서 실링 질화막(105)에서 식각 멈춤이 일어남을 확인할 수 있다.
콘택 오픈을 위한 공정(Open)에서 종래의 경우 잔류하는 식각정지막(108)의 일부와 스페이서 질화막(107)과 버퍼 산화막(106)과 실링 질화막(105) 및 게이트 절연막(101)까지 모두 제거하여야 하므로 식각 타겟이 거의 400Å 정도이다.
반면, 본 발명에서는 SAC 식각 공정 후 전면에 약 50Å 정도의 보호막을 증착하였음에도 불구하고 식각 타겟이 약 300Å으로 약 100Å의 식각 타겟을 줄일 수 있다.
따라서, 콘택 오픈 공정에 따른 게이트 하드마스크(103) 손실에 대한 공정 마진을 확보할 수 있을 뿐만아니라, 세정 공정에 따른 층간절연막(109)의 어택 등으로 인한 절연 특성 열화까지 방지할 수 있다.
한편, 전술한 본 발명의 경우 스페이서를 질화막/산화막/질화막의 구조로 갖고 있지 않는 도전패턴의 경우에도 시도할 수 있으나, 이 경우에는 콘택 예정 영역 바닥에서의 스페이서의 두께가 두꺼운 상황에서 추가로 보호막을 증착하게 되므로 콘택 오픈 공정에 대한 식각 타겟을 증가시키므로, 결국 도전패턴의 하드마스크에 대한 보호가 불가능하게 될 수 있다.
전술한 바와 같이 이루어지는 본 발명은, 다음과 같은 장점이 있음을 실시예를 통해 알아 보았다.
가. 식각정지막의 생략 또는 최소화로 도전패턴간 스페이싱이 증가하여 층간절연막 증착시 종횡비가 감소하게 되며, 보이드 발생을 억제하여 안정적인 막 증착 이 가능하게 한다.
나. 콘택 오픈 면적의 증가로 SAC 식각 공정시 식각 멈춤에 의해 발생하는 콘택 낫 오픈 현상을 억제할 수 있다.
다. 콘택 오픈 공정시 실링 질화막에서 식각 멈춤 후 얇은 보호막을 형성하므로, 종래의 식각정지막에서이 식각 멈춤 후 실시하는 것에 식각 타겟을 줄일 수 있다.
라. 보호막의 추가로 소자의 리프레시 특성을 향상시킬 수 있다. 즉, 종래의 경우 식각정지막의 감소를 보상하기 위해 이온주입 조건의 대폭적인 구정이 필요하나, 본 발명에서는 후속으로 보호막을 증착하므로 소자의 특성 변화가 최소화된다.
마. 층간절연막 패턴 주변을 보호막으로 보호하게 되어 후속 BOE 용액을 이용한 습식 세정 공정이 과도하게 사용되어도 층간절연막의 측벽에서 습식 어택이 발생하지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 콘택 플러그 형성시 발생하는 문제점을 최소화 할 수 있어, 반도체 소자의 수율 및 특성을 향상시키는 효과가 있다.

Claims (13)

  1. 전도막 상에 그 상부에 하드마스크를 구비하는 이웃하는 복수의 도전패턴을 형성하는 단계;
    상기 도전패턴이 형성된 프로파일을 따라 실링질화막, 버퍼산화막 및 스페이서질화막의 순서로 스페이서를 형성하는 단계;
    상기 스페이서 상에 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 층간절연막을 형성하는 단계;
    상기 층간절연막, 상기 스페이서 질화막 및 상기 버퍼 산화막을 선택적으로 식각하되, 상기 실링 질화막 내에서 식각이 정지되도록 자기정렬콘택 식각 공정을 실시하여 상기 전도막 상부의 실링 질화막을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀이 형성된 프로파일을 따라 보호막을 형성하는 단계; 및
    상기 콘택홀 저면에서의 상기 보호막과 상기 실링 질화막을 제거하여 상기 전도막을 노출시키는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 보호막은 질화막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 보호막을 30Å 내지 150Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 식각정지막을 0Å 내지 15Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 식각정지막과 상기 스페이서 질화막의 합을 70Å 내지 150Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 1 항에 있어서,
    상기 콘택홀을 형성하는 단계에서,
    CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 폴리머를 발생시키기 위 한 가스 즉, CH2F2, C3HF5 또는 CHF3 중 어느 하나의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 중 어느 하나의 비활성 가스를 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 1 항에 있어서,
    상기 복수의 도전패턴은, 게이트전극 패턴, 비트라인 또는 금속배선 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 1 항에 있어서,
    상기 콘택홀을 형성하는 단계는,
    상기 층간절연막 상에 마스크 패턴을 형성하는 단계와.
    상기 마스크 패턴을 식각마스크로 상기 층간절연막과 상기 스페이서 질화막 및 상기 버퍼 산화막을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 마스크 패턴은,
    포토레지스트 패턴, 포토레지스트 패턴/희생 하드마스크 또는 희생 하드마스크 중 어느 하나의 구조를 갖는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 기판 상에 그 상부에 복수의 게이트전극 패턴을 형성하는 단계;
    상기 게이트전극 패턴이 형성된 프로파일을 따라 스페이서 질화막/버퍼 산화막/실링 질화막 구조의 스페이서와 식각정지막을 차례로 형성하는 단계-식각정지막과 상기 스페이서 질화막의 합을 70Å 내지 150Å의 두께가 되도록 함;
    상기 식각정지막 상에 층간절연막을 형성하는 단계;
    상기 층간절연막과 상기 스페이서 질화막 및 상기 버퍼 산화막을 선택적으로 식각하며, 상기 실링 질화막 내에서 식각이 정지되도록 자기정렬콘택 식각 공정을 실시하여 상기 기판 상부의 실링 질화막을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀이 형성된 프로파일을 따라 보호막을 형성하는 단계; 및
    상기 콘택홀 저면에서의 상기 보호막과 상기 실링 질화막을 제거하여 상기 기판을 노출시키는 단계
    를 포함하는 반도체 소자 제조 방법.
  11. 제 10 항에 있어서,
    상기 보호막은 질화막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 보호막을 30Å 내지 150Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  13. 제 10 항 또는 제 11 항에 있어서,
    상기 식각정지막을 0Å 내지 15Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
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