KR20050116483A - 반도체소자의 콘택홀 형성 방법 - Google Patents

반도체소자의 콘택홀 형성 방법 Download PDF

Info

Publication number
KR20050116483A
KR20050116483A KR1020040041514A KR20040041514A KR20050116483A KR 20050116483 A KR20050116483 A KR 20050116483A KR 1020040041514 A KR1020040041514 A KR 1020040041514A KR 20040041514 A KR20040041514 A KR 20040041514A KR 20050116483 A KR20050116483 A KR 20050116483A
Authority
KR
South Korea
Prior art keywords
film
forming
layer
contact hole
interlayer insulating
Prior art date
Application number
KR1020040041514A
Other languages
English (en)
Inventor
이성권
이민석
이동덕
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040041514A priority Critical patent/KR20050116483A/ko
Publication of KR20050116483A publication Critical patent/KR20050116483A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Abstract

본 발명은 SAC 공정을 이용한 콘택홀 형성시 SAC 페일을 방지할 수 있는 반도체 소자의 콘택홀 형성 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 전도막이 형성된 기판 상에 그 상부에 하드마스크를 구비하는 이웃하는 복수의 도전패턴을 형성하는 단계; 상기 도전패턴이 형성된 프로파일을 따라 스페이서 질화막/버퍼 산화막/실링 질화막 구조의 스페이서와 식각정지막을 차례로 형성하는 단계; 상기 식각정지막 상에 층간절연막을 형성하는 단계; 상기 식각정지막이 노출되는 타겟으로 평탄화 공정을 실시하는 단계; 상기 식각정지막 보다 그 수직 높이가 낮도록 상기 층간절연막을 리세스시키는 단계; 및 상기 층간절연막과 상기 스페이서 질화막과 상기 버퍼 산화막 및 상기 실링 질화막을 선택적으로 식각하여 상기 전도막을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체소자의 콘택홀 형성 방법을 제공한다.

Description

반도체소자의 콘택홀 형성 방법{FORMING METHOD OF CONTACT HOLE IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 자기정렬콘택(Self Align Contact; 이하 SAC이라 함) 공정을 이용한 콘택홀 형성시 SAC 페일(Fail)을 방지할 수 있는 반도체 소자의 콘택홀 형성 방법에 관한 것이다.
일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 셀(Cell) 면적 상에 고밀도로 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터와 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.1㎛ 이하로 형성되며, 80nm 이하까지도 요구되고 있다. 따라서, 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.
80nm 이하의 선폭을 갖는 반도체 소자에서 193nm의 파장을 갖는 ArF(불화아르곤) 노광을 이용하여 포토리소그라피 공정을 적용할 경우, 기존의 식각 공정 개념(정확한 패턴 형성과 수직한 식각 프로파일 등)에 식각 도중 발생되는 포토레지스트의 변형(Deformation)의 억제라는 추가의 요구 조건이 필요하게 된다. 이에 따라 80nm 이하의 반도체 소자 제조시에는, 식각의 관점에서 기존의 요구조건과 패턴 변형 방지라는 새로운 요구 조건을 동시에 만족하기 위한 공정 조건의 개발이 주요한 과제가 되었다.
한편, 반도체 소자의 고집적화가 가속화됨에 따라 반도체 소자를 이루는 여러 요소들은 적층 구조를 이루게 되었고, 이에 따라 도입된 것이 콘택 플러그(또는 패드) 개념이다.
이러한 콘택 플러그를 형성함에 있어서, 하부에서의 최소의 면적으로 접촉 면적을 넓히며 상부에서는 후속 공정에 대한 공정 마진을 넓히기 위해 콘택되는 하부에 비해 그 상부의 면적이 큰 일명, 랜딩 플러그 콘택(Landing plug contact) 기술이 도입되어 통상적으로 사용되고 있다.
또한, 이러한 콘택 형성을 위해서는 고종횡비를 갖는 구조물 사이를 식각해야 하는 어려움이 있으며, 이 때 두 물질 예컨대, 산화막과 질화막간의 식각 선택비를 이용하여 식각 프로파일을 얻는 SAC 공정이 도입되었다.
SAC 공정을 위해서는 CF 및 CHF 계열의 가스를 이용하며, 이 때 하부의 도전패턴에 대한 어택을 방지하기 위해 질화막 등을 이용한 식각정지막과 스페이서 등이 필요하다.
예컨대, 게이트 전극의 경우 그 상부 및 측면에 질화막 계열의 스페이서를 형성하고 있으며, 종횡비가 증가함에 따라 복수의 질화막이 적층된 구조로 스페이서를 이용하며, 이러한 질화막간 또는 질화막과 기판 간의 스트레스 발생으로 인한 크랙(Crack) 등의 문제와 소자의 신뢰성 측면을 고려하여 질화막 사이에 버퍼 산화막을 사용한다. 그 대표적인 예가 질화막/산화막/질화막의 3중 구조의 스페이서이다. 셀 콘택시 어택 방지를 위해 이러한 3중 구조의 상부에 질화막 계열의 식각정지막을 추가로 형성하여 사용한다.
한편, SAC 공정시 식각 타겟을 최소화하기 위해 층간절연막 증착 후 화학기계적연마(Chamical Mechanical Polishing; 이하 CMP라 함) 등의 평탄화 공정을 통해 게이트 하드마스크 상부까지 식각정지막과 스페이서 및 층간절연막을 제거하는 공정을 적용하고 있다.
이하, 전술한 구조의 스페이서 및 식각정지막을 갖는 게이트 전극 구조를 이용한 셀콘택 공정을 살펴 보는 바, 도 1a 내지 도 1c는 종래기술에 따른 셀 콘택 형성 공정을 도시한 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소 예컨대, 필드절연막(101)과 웰(도시하지 않음) 등이 형성된 반도체 기판(100) 상에 게이트 하드마스크(104)/게이트 전도막(103)/게이트 절연막(102)이 적층된 게이트전극 패턴(G1 ∼ G5)을 형성한다.
게이트 절연막(102)은 실리콘 산화막 등의 통상적인 산화막 계열의 물질막을 이용하고, 게이트 전도막(103)은 통상 폴리실리콘, W, WN, WSix 또는 이들의 조합된 형태를 이용한다.
게이트 하드마스크(104)는 후속 콘택 형성을 위한 식각 공정 중 층간절연막을 식각하여 콘택홀을 형성하는 과정에서 게이트 전도막(103)을 보호하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.
게이트전극 패턴(G1 ∼ G5) 사이의 기판(100)에 소스/드레인 접합 등의 불순물 확산영역(105)을 형성한다.
게이트전극 패턴(G1 ∼ G5)이 형성된 프로파일을 따라 실링 질화막(106)과 버퍼 산화막(107) 및 스페이서 질화막(108)의 질화막/산화막/질화막 구조를 갖는 스페이서(S)를 형성한다.
이어서, 스페이서 질화막(108)이 형성된 전면에 후속 SAC 방식을 이용한 식각 공정에서 스페이서 질화막(108) 및 게이트 전극 패턴(G1 ∼ G5) 등의 하부 구조의 어택을 방지하기 위해 식각 멈춤 역할을 하는 식각정지막(109)을 형성한다. 이 때, 스페이서 질화막(108)의 프로파일을 따라 식각정지막(109)이 형성되도록 하는 것이 바람직하며, 식각정지막(109)으로는 질화막 계열의 물질막을 이용한다.
다음으로, 도 1b에 도시한 바와 같이, 식각정지막(109)이 형성된 전체 구조 상부에 산화막 계열의 층간절연막(110)을 형성한다.
층간절연막(110)을 산화막 계열의 물질막으로 이용할 경우에는 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phopho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.
이어서, 후속 SAC 공정시 식각 타겟을 최소화하기 위해 도면부호 '111'과 같이 CMP 등의 평탄화 공정을 통해 게이트 하드마스크(104)가 노출되도록 식각정지막(109)과 스페이서(S) 및 층간절연막(110)을 제거한다.
한편, 스페이서(S)가 질화막/산화막/질화막 구조를 이루고 있으므로 동일한 연마 조건을 적용하더라도 버퍼 산화막(107)에서 도면부호 '112'와 같이 어택이 발생한다.
도 2는 도 1b의 공정이 완료된 공정 단면을 도시한 SEM 사진이다.
도 2를 참조하면, CMP 공정시 버퍼 산화막(107) 부분에서 리세스(R) 현상이 발생함을 확인할 수 있다.
이러한 현상은 CMP 공정시 고선택비를 갖는 갖는 슬러리를 사용하더라도 발생하는 것을 확인할 수 있었으며, 특히 CMP 공정 후에 세정을 위한 불산계 습식 세정 단계에서 불량이 가속화된다.
이어서, 도 1c에 도시된 바와 같이, 평탄화된 전면에 셀 콘택 플러그 형성을 위한 포토레지스트 패턴(113)을 형성한다. 포토레지스트 패턴(113)과 그 하부의 층 사이에 통상 반사방지막을 사용하나 여기서는 설명의 간략화를 위해 생략하였다.
계속해서, 포토레지스트 패턴(113)을 식각마스크로 층간절연막(110)과 식각정지막(109) 및 스페이서(S)와 게이트 절연막(102)을 식각하여 이웃하는 게이트전극 패턴(G1 ∼ G5) 사이의 불순물 확산영역(105)을 노출시키는 콘택홀(114)을 형성한다.
전술한 콘택홀(114) 형성 공정은 대체적으로, 층간절연막(110)과 게이트 하드마스크(104)의 식각선택비를 이용한 SAC 식각 공정으로 통상 포토레지스트 패턴(113)을 식각마스크로 층간절연막(110)을 식각하여 식각정지막(109)에서 식각 멈춤을 하는 SAC 식각 공정과, 식각정지막(109)과 스페이서(S) 및 게이트 절연막(102)을 제거하여 기판(100, 구체적으로는 불순물 확산영역(105))을 노출시키는 콘택홀(114) 오픈 공정 및 콘택홀(114)의 개구부를 확장하며 식각 잔류물을 제거하기 위한 세정 공정 등으로 나뉜다.
이러한 식각 공정에서는 주로 CF4 등의 CxFy(x,y는 1 ∼ 10) 가스와 CH2F2 등의 CaHbFc(a,b,c는 1 ∼ 10) 가스를 혼합하여 사용한다.
도 1c의 공정 후, 애싱(Ashing) 공정을 통해 포토레지스트 패턴(113)을 제거하는 바, 반사방지막으로 유기 계열의 물질을 사용할 경우 이러한 애싱 공정에서 포토레지스트 패턴(113)과 같이 제거된다.
한편, 도 1b에서 CMP 공정시 버퍼 산화막(107) 부분에서 발생한 리세스(R)는 SAC 식각 공정시 리세스된 부분을 따라 스페이서(S)와 게이트 하드마스크(104) 및 심할 경우에는 게이트 전도막(103)까지 어택(114)을 받게 된다.
도 3은 SAC 식각시 게이트 하드마스크가 어택을 받아 발생한 SAC 페일을 도시한 단면 SEM 사진이다.
도 3을 참조하면, 도시된 Q와 같이 SAC 페일로 인해 게이트 하드마스크가 어택받은 것을 확인할 수 있다.
후속 공정으로, 콘택홀(114)이 형성된 전면에 플러그 형성용 전도성 물질을 증착하여 콘택홀(114)을 충분히 매립시킨 다음, 게이트 하드마스크(109)가 노출되는 타겟으로 평탄화 공정을 실시하여 콘택홀(114)을 통해 불순물 확산영역(105)과 전기적으로 도통되며 게이트 하드마스크(104)와 상부가 평탄화된 플러그를 형성한다.
도 4는 SAC 페일에 의해 플러그와 게이트 전도막 사이에 전기적 단락이 발생된 반도체 소자의 단면을 도시한 SEM 사진이다.
도 4를 참조하면, SAC 공정에 의해 게이트 하드마크스(104)가 손실되어 게이트 전도막(103)이 노출됨에 따라 플러그(P)와 'X'와 같이 단락됨을 알 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, SAC 공정을 이용한 콘택홀 형성시 SAC 페일을 방지할 수 있는 반도체 소자의 콘택홀 형성 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 전도막이 형성된 기판 상에 그 상부에 하드마스크를 구비하는 이웃하는 복수의 도전패턴을 형성하는 단계; 상기 도전패턴이 형성된 프로파일을 따라 스페이서 질화막/버퍼 산화막/실링 질화막 구조의 스페이서와 식각정지막을 차례로 형성하는 단계; 상기 식각정지막 상에 층간절연막을 형성하는 단계; 상기 식각정지막이 노출되는 타겟으로 평탄화 공정을 실시하는 단계; 상기 식각정지막 보다 그 수직 높이가 낮도록 상기 층간절연막을 리세스시키는 단계; 및 상기 층간절연막과 상기 스페이서 질화막과 상기 버퍼 산화막 및 상기 실링 질화막을 선택적으로 식각하여 상기 전도막을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체소자의 콘택홀 형성 방법을 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 전도막이 형성된 기판 상에 그 상부에 하드마스크를 구비하는 이웃하는 복수의 도전패턴을 형성하는 단계; 상기 도전패턴이 형성된 프로파일을 따라 스페이서 질화막/버퍼 산화막/실링 질화막 구조의 스페이서와 식각정지막을 차례로 형성하는 단계; 상기 식각정지막 상에 층간절연막을 형성하는 단계; 상기 스페이서 질화막이 노출되는 타겟으로 평탄화 공정을 실시하는 단계; 상기 식각정지막 보다 그 수직 높이가 낮도록 상기 층간절연막을 리세스시키는 단계; 및 상기 층간절연막과 상기 스페이서 질화막과 상기 버퍼 산화막 및 상기 실링 질화막을 선택적으로 식각하여 상기 전도막을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체소자의 콘택홀 형성 방법을 제공한다.
본 발명은 도전패턴(예컨대, 게이트 전극 패턴) 형성 후 스페이서 질화막/버퍼 산화막/실링 질화막 구조의 스페이서를 사용하는 구조에서 스페이서 상에 식각정지막 및 층간절연막을 형성하고, 식각정지막 또는 스페이서의 최상부가 노출되는 타겟으로 평탄화 공정을 실시한 다음, 층간절연막만을 일부 리세스시켜 평탄화로 인한 층간절연막의 불균일성을 해소하고 SAC 식각 타겟을 줄인 후 SAC 식각 공정을 실시함으로써, 콘택 낫 오픈 현상 등 SAC 페일을 방지할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 5a 내지 도 5c는 본 발명의 일실시예에 따른 셀 콘택 형성 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 일실시예에 따른 셀 콘택용 콘택홀 형성 공정을 살펴본다.
먼저 도 5a에 도시된 바와 같이, 소자분리막(501) 및 웰 등의 반도체 소자를 이루기 위한 여러 요소가 형성된 반도체 기판(500) 상에 게이트 하드마스크(504)/게이트 전도막(503)/게이트 절연막(502)이 적층된 게이트전극패턴(G1 ∼ G5)을 형성한다.
게이트 절연막(502)은 실리콘 산화막 등의 통상적인 산화막 계열의 물질막을 이용하고, 게이트 전도막(503)은 통상 폴리실리콘, W, WN, WSix 또는 이들의 조합된 형태를 이용한다.
게이트 하드마스크(504)는 후속 콘택 형성을 위한 식각 공정 중 층간절연막을 식각하여 콘택홀을 형성하는 과정에서 게이트 전도막(503)을 보호하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.
게이트전극 패턴(G1 ∼ G5) 사이의 기판(500)에 소스/드레인 접합 등의 불순물 확산영역(505)을 형성한다.
게이트전극 패턴(G1 ∼ G5)이 형성된 프로파일을 따라 실링 질화막(506)과 버퍼 산화막(507) 및 스페이서 질화막(508)의 질화막/산화막/질화막 구조를 갖는 스페이서(S)를 형성한다.
이어서, 스페이서 질화막(509)이 형성된 전면에 후속 SAC 방식을 이용한 식각 공정에서 게이트 전극 패턴(G1 ∼ G5) 등의 하부 구조의 어택을 방지하기 위해 식각 멈춤 역할을 하는 식각정지막(509)을 형성한다. 이 때, 스페이서 질화막(508)의 프로파일을 따라 식각정지막(509)이 형성되도록 하는 것이 바람직하며, 질화막 계열의 물질막을 이용한다.
여기서, 스페이서 질화막(508)은 SAC 식각시 식각이 제거되도록 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; 이하 PECVD라 함) 방식을 이용하여 증착하며, 실링 질화막(506)은 스페이서 질화막(508)에 비해 막 밀도가 높은 것을 이용하는 바, 저압 화학기상증착(Low Pressure Chemical Vapor Deposition; 이하 LPCVD라 함) 방식을 이용한다.
실링 질화막(506)은 실리콘 질화막 또는 실리콘 산화질화막 등의 일반적인 질화막을 사용할 수도 있고, Al2O3와 TaN 등의 조합을 통해 스페이서 질화막(508)에 비해 식각 내성이 강하도록 하여 SAC 식각 공정시 식각 정지막 역할을 할 수 있도록 한다.
여기서, 스페이서 질화막(508)은 다층의 질화막 구조를 포함할 수 있다.
이어서, 식각정지막(509)이 형성된 전체 구조 상부에 산화막 계열의 층간절연막(510)을 형성한다.
층간절연막(510)을 산화막 계열의 물질막으로 이용할 경우에는 BSG막, BPSG막, PSG막, TEOS막, HDP 산화막, SOG막 또는 APL막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.
이어서, SAC 식각 공정시 식각 타겟을 줄이기 위해 후속 SAC 식각 공정이 이루어질 부분에서 스페이서(S)의 상부 또는 식각정지막(509)이 노출되도록 층간절연막(510)을 부분적으로 평탄화시킨다.
평탄화시에는 CMP를 사용하거나, CMP 공정 전에 플라즈마에 의한 에치백 공정을 먼저 실시한 다음 CMP 공정을 실시한다.
이어서, 도 5b에 도시된 바와 같이, 층간절연막(510)의 수직 높이가 게이트전극 패턴(G1 ∼ G5)의 상부에 위치하는 식각정지막(509) 또는 스페이서 질화막(508) 보다 낮도록 층간절연막(510)을 리세스시킨다(511).
구체적으로, 층간절연막(510)의 수직 높이가 스페이서 질화막(508)의 수직 높이 보다 100Å ∼ 500Å 정도가 낮도록 하는 것이 바람직하다.
이 때, 산화막 계열인 층간절연막(510)과 질화막 계열인 식각정지막(509) 또는 스페이서 질화막(508)과의 식각선택비를 이용하면 층간절연막(510)의 리세스는 쉽게 이룰 수 있다.
여기서, 층간절연막(510)의 리세스는 에치백 공정을 적용함으로써 가능하다.
이어서, 도 5c에 도시된 바와 같이, 층간절연막(510)이 리세스된 전면에 F2 노광원용 또는 ArF 노광원용의 포토레지스트 예를 들어, ArF 노광원용 포토레지스트인 COMA 또는 아크릴레이드를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, F2 노광원 또는 ArF 노광원과 콘택 플러그의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 셀 콘택 오픈 마스크인 포토레지스트 패턴(512)을 형성한다.
여기서, 포토레지스트 패턴(512)은 홀타입, 바타입 또는 티타입 등의 형태를 사용할 수 있다.
패턴 형성을 위한 노광시 하부 즉, 층간절연막(510) 및 식각정지막(509) 등의 광반사도가 높아 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, 하부 구조와 포토레지스트의 접착력을 향상시킬 목적으로 포토레지스트 패턴(512)과 하부 구조 사이에 반사방지막(도시하지 않음)을 형성할 수도 있다. 이 때, 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기 계열의 물질을 주로 사용하며, 공정에 따라서는 이를 생략할 수도 있다.
또한, 하부 구조와 포토레지스트 사이 또는 하부 구조와 반사방지막 사이에 하드마스크를 형성할 수도 있다. 이 때 사용되는 하드마스크 재료로는 Al2O3 또는 질화막 계열의 절연성 물질이나 텅스텐 또는 폴리실리콘 등의 전도성 물질을 이용할 수 있다.
계속해서, 포토레지스트 패턴(513)을 식각마스크로 피식각층인 층간절연막(510)과 식각정지막(509)과 스페이서 질화막(508) 및 버퍼 산화막(507)과 실링 질화막(506) 및 게이트 절연막(502)을 차례로 식각하여 이웃하는 게이트 전극 패턴(G1 ∼ G5) 사이의 불순물 확산영역(505)을 노출시키는 콘택홀(513)을 형성한다.
이 때, 통상의 SAC 식각 공정의 레시피를 적용하는 바, 불소계플라즈마 예컨대, C2F4, C2F6, C3F8, C4 F6, C5F8 또는 C5F10 등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH2F2, C 3HF5 또는 CHF3 등의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.
이 때, 콘택홀(312)이 형성된 게이트 전극 패턴(G1 ∼ G5) 측면에서는 식각정지막(509)과 스페이서 질화막(508)과 버퍼 산화막(507) 및 실링 질화막(506)이 제거되어 스페이서 형상으로 남는다.
상기한 공정에서 층간절연막(510)을 식각정지막(509) 또는 스페이서 질화막(508)의 상부 보다 낮도록 리세스시킴으로써, 콘택홀(513) 형성을 위한 SAC 식각 공정에서 식각 타겟을 줄이게 된다. 이로 인해 SAC 식각 공정시 과도한 식각 레시피를 적용하지 않아도 되므로 콘택홀(513) 저면의 CD 감소를 방지할 수 있으며, 공정 마진을 증가시킬 수 있다.
이어서, 포토레지스트 패턴(512)을 제거하는 바, 통상의 포토레지스트 스트립 공정을 적용한다.
한편, 전술한 과정과는 달리 SAC 식각 공정을 버퍼 산화막(507)까지만 실시하고 실링 질화막(506) 및 게이트 절연막(502)은 전면식각 공정(313)을 통해 제거하여 기판(500, 구체적으로는 불순물 확산영역(505))을 노출시키는 콘택홀(513) 오픈 공정을 실시할 수도 있다.
계속해서, 콘택홀 저면의 CD를 확보하고 SAC 및 전면 식각 등에 공정 후 잔류하는 식각 부산물을 제거하기 위해 BOE 등의 세정액을 이용하여 습식 세정을 실시한다. 세정 시에는 BOE 또는 불산을 이용하는 바, 불산의 경우 물과 불산의 비가 50:1 ∼ 500:1인 묽은 물산을 이용하는 것이 바람직하다.
이어서, 도면에 도시되지는 않았지만, 콘택홀(513)이 형성된 기판(500) 전면에 플러그 형성용 전도막을 증착하여 콘택홀(513)을 충분히 매립시킨다.
여기서, 플러그 형성용 전도막 물질로 가장 많이 사용되는 물질은 폴리실리콘이며, Ti, TiN 등의 배리어메탈층과 적층하여 형성하기도 하며, 폴리실리콘 대신 텅스텐 등의 금속을 사용할 수도 있다.
이어서, CMP 또는 전면식각 공정을 실시하여 콘택홀(513)을 통해 기판(500)과 전기적으로 도통되고 게이트 하드마스크(504)와 상부가 평탄화되며 아이솔레이션이 이루어진 셀 콘택 플러그를 형성한다. 이 때, 층간절연막(519)이 일부 잔류하는 타겟으로 공정을 진행할 수도 있다.
한편, 전술한 실시예에서는 셀 콘택 플러그 형성 공정을 그 예로 하였으나, 비트라인 콘택 플러그나, 스토리지노드 콘택 플러그 형성 공정에 이를 적용할 수 있다.
따라서, 스토리지노드 콘택 플러그 형성 공정일 경우 하부의 불순물 확산영역(505)은 셀 콘택 플러그 또는 콘택 패드로 대체될 것이고, 게이트 전극 패턴은 비트라인으로 대체될 것이다.
또한, 전술한 본 발명은 금속배선 형성을 위한 콘택 공정 등 하부의 도전패턴 사이를 노출시키는 모든 콘택 형성 공정으로 응용이 가능할 것이다.
전술한 바와 같이 이루어지는 본 발명은, 도전패턴 형성 후 스페이서 질화막/버퍼 산화막/실링 질화막 구조의 스페이서를 사용함에 있어서, 스페이서 상에 식각정지막 및 층간절연막을 형성하고, 식각정지막 또는 스페이서의 최상부가 노출되는 타겟으로 평탄화 공정을 실시한 다음, 층간절연막만을 일부 리세스시켜 평탄화로 인한 층간절연막의 불균일성을 해소하고 SAC 식각 타겟을 줄인 후 SAC 식각 공정을 실시함으로써, 콘택 낫 오픈 현상 등 SAC 페일을 방지할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 콘택 형성 공정시 SAC 페일을 방지할 수 있어, 반도체소자의 수율을 향상시키는 효과가 있다.
도 1a 내지 도 1c는 종래기술에 따른 셀 콘택 형성 공정을 도시한 단면도.
도 2는 도 1b의 공정이 완료된 공정 단면을 도시한 SEM 사진.
도 3은 SAC 식각시 게이트 하드마스크가 어택을 받아 발생한 SAC 페일을 도시한 단면 SEM 사진.
도 4는 SAC 페일에 의해 플러그와 게이트 전도막 사이에 전기적 단락이 발생된 반도체 소자의 단면을 도시한 SEM 사진.
도 5a 내지 도 5c는 본 발명의 일실시예에 따른 셀 콘택 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
500: 기판 501 : 소자분리막
502 : 게이트 절연막 503 : 게이트 전도막
504 : 게이트 하드마스크 505 : 불순물 확산영역
506 : 실링 질화막 507 : 버퍼 산화막
508 : 스페이서 질화막 509 : 식각정지막
510 : 층간절연막 511 : 층간절연막의 리세스
S : 스페이서

Claims (10)

  1. 전도막이 형성된 기판 상에 그 상부에 하드마스크를 구비하는 이웃하는 복수의 도전패턴을 형성하는 단계;
    상기 도전패턴이 형성된 프로파일을 따라 스페이서 질화막/버퍼 산화막/실링 질화막 구조의 스페이서와 식각정지막을 차례로 형성하는 단계;
    상기 식각정지막 상에 층간절연막을 형성하는 단계;
    상기 식각정지막이 노출되는 타겟으로 평탄화 공정을 실시하는 단계;
    상기 식각정지막 보다 그 수직 높이가 낮도록 상기 층간절연막을 리세스시키는 단계; 및
    상기 층간절연막과 상기 스페이서 질화막과 상기 버퍼 산화막 및 상기 실링 질화막을 선택적으로 식각하여 상기 전도막을 노출시키는 콘택홀을 형성하는 단계
    를 포함하는 반도체소자의 콘택홀 형성 방법.
  2. 전도막이 형성된 기판 상에 그 상부에 하드마스크를 구비하는 이웃하는 복수의 도전패턴을 형성하는 단계;
    상기 도전패턴이 형성된 프로파일을 따라 스페이서 질화막/버퍼 산화막/실링 질화막 구조의 스페이서와 식각정지막을 차례로 형성하는 단계;
    상기 식각정지막 상에 층간절연막을 형성하는 단계;
    상기 스페이서 질화막이 노출되는 타겟으로 평탄화 공정을 실시하는 단계;
    상기 식각정지막 보다 그 수직 높이가 낮도록 상기 층간절연막을 리세스시키는 단계; 및
    상기 층간절연막과 상기 스페이서 질화막과 상기 버퍼 산화막 및 상기 실링 질화막을 선택적으로 식각하여 상기 전도막을 노출시키는 콘택홀을 형성하는 단계
    를 포함하는 반도체소자의 콘택홀 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 층간절연막을 리세스시키는 단계에서, 상기 층간절연막의 수직 높이가 상기 스페이서 질화막의 수직 높이에 비해 100Å 내지 500Å 정도로 낮도록 하는 것을 특징으로 하는 반도체소자의 콘택홀 형성 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 층간절연막을 리세스시키는 단계에서 에치백 공정을 이용하는 것을 특징으로 하는 반도체소자의 콘택홀 형성 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 평탄화 공정을 실시하는 단계에서 화학기계적연마 공정을 이용하는 것을 특징으로 하는 반도체소자의 콘택홀 형성 방법.
  6. 제 5 항에 있어서,
    상기 평탄화 공정을 실시하는 단계에서 화학기계적연마 공정 전에 플라즈마에 의한 에치백 공정을 실시하는 것을 특징으로 반도체소자의 콘택홀 형성 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 콘택홀을 형성하는 단계는,
    상기 리세스된 층간절연막을 포함하는 전면에 콘택홀 형성을 위한 포토레지스트 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴을 식각마스크로 상기 층간절연막과 상기 스페이서 질화막과 상기 버퍼 산화막을 차례로 식각하여 상기 실링 질화막을 노출시키는 콘택홀을 형성하는 단계와,
    상기 실링 질화막을 제거하여 상기 전도막을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체소자의 콘택홀 형성 방법.
  8. 제 7 항에 있어서,
    상기 콘택홀을 형성하는 단계에서,
    CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 폴리머를 발생시키기 위한 가스 즉, CH2F2, C3HF5 또는 CHF3 중 어느 하나의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 중 어느 하나의 비활성 가스를 사용하는 것을 특징으로 하는 반도체소자의 콘택홀 형성 방법.
  9. 제 7 항에 있어서,
    상기 포토레지스트 패턴을 형성하는 단계에서, ArF 또는 F2의 노광원을 이용한 포토리소그라피 공정을 이용하는 것을 특징으로 하는 반도체소자의 콘택홀 형성 방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 복수의 도전패턴은, 게이트전극 패턴, 비트라인 또는 금속배선 중 어느 하나를 포함하는 것을 특징으로 하는 반도체소자의 콘택홀 형성 방법.
KR1020040041514A 2004-06-07 2004-06-07 반도체소자의 콘택홀 형성 방법 KR20050116483A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040041514A KR20050116483A (ko) 2004-06-07 2004-06-07 반도체소자의 콘택홀 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040041514A KR20050116483A (ko) 2004-06-07 2004-06-07 반도체소자의 콘택홀 형성 방법

Publications (1)

Publication Number Publication Date
KR20050116483A true KR20050116483A (ko) 2005-12-13

Family

ID=37290086

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040041514A KR20050116483A (ko) 2004-06-07 2004-06-07 반도체소자의 콘택홀 형성 방법

Country Status (1)

Country Link
KR (1) KR20050116483A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100720498B1 (ko) * 2005-12-30 2007-05-22 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 형성 방법
KR100897249B1 (ko) * 2006-11-10 2009-05-14 주식회사 하이닉스반도체 반도체 소자의 콘택홀 형성 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100720498B1 (ko) * 2005-12-30 2007-05-22 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 형성 방법
KR100897249B1 (ko) * 2006-11-10 2009-05-14 주식회사 하이닉스반도체 반도체 소자의 콘택홀 형성 방법

Similar Documents

Publication Publication Date Title
US7196004B2 (en) Method and fabricating semiconductor device
US20060073699A1 (en) Method for fabricating semiconductor device
US7476625B2 (en) Method for fabricating semiconductor device
KR100652791B1 (ko) 반도체소자 제조 방법
KR100744672B1 (ko) 반도체 소자의 콘택홀 형성 방법
US7122467B2 (en) Method for fabricating semiconductor device
KR100672780B1 (ko) 반도체 소자 및 그 제조 방법
KR100616499B1 (ko) 반도체소자 제조 방법
KR101062833B1 (ko) 반도체 소자의 콘택 플러그 형성 방법
KR20050116483A (ko) 반도체소자의 콘택홀 형성 방법
KR20060023004A (ko) 반도체소자의 콘택 플러그 형성 방법
KR101043734B1 (ko) 반도체 소자 제조 방법
KR100701425B1 (ko) 반도체소자 제조 방법
KR100716651B1 (ko) 반도체 소자 제조 방법
KR20060029007A (ko) 반도체 소자 제조 방법
KR20060036705A (ko) 반도체 소자 제조 방법
KR20060010894A (ko) 반도체 소자의 콘택 플러그 형성 방법
KR20050116487A (ko) 반도체 소자 제조 방법
KR20050063410A (ko) 반도체소자 제조방법
KR20060038589A (ko) 반도체 소자의 플러그 형성 방법
KR20050116311A (ko) 반도체 소자 제조 방법
KR20060038588A (ko) 반도체 소자 제조 방법
KR20060022995A (ko) 반도체소자의 깊은 콘택홀 형성 방법
KR20060095324A (ko) 반도체 소자 제조 방법
KR20060075947A (ko) 반도체 소자 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination