KR20060036705A - 반도체 소자 제조 방법 - Google Patents

반도체 소자 제조 방법 Download PDF

Info

Publication number
KR20060036705A
KR20060036705A KR1020040085778A KR20040085778A KR20060036705A KR 20060036705 A KR20060036705 A KR 20060036705A KR 1020040085778 A KR1020040085778 A KR 1020040085778A KR 20040085778 A KR20040085778 A KR 20040085778A KR 20060036705 A KR20060036705 A KR 20060036705A
Authority
KR
South Korea
Prior art keywords
film
spacer
forming
etching
hard mask
Prior art date
Application number
KR1020040085778A
Other languages
English (en)
Inventor
박정우
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040085778A priority Critical patent/KR20060036705A/ko
Publication of KR20060036705A publication Critical patent/KR20060036705A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 스페이서 질화막/버퍼 산화막/실링 질화막 구조의 스페이서를 갖는 도전패턴에 얼라인되도록 실시하는 SAC 식각 공정에서 버퍼 산화막의 어택으로 인한 SAC 페일을 방지하고 콘택 낫 오픈을 방지할 수 있는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 전도층 상에 복수의 도전패턴을 형성하는 단계; 상기 도전패턴이 형성된 프로파일을 따라 스페이서 질화막/버퍼 산화막/실링 질화막 구조의 제1스페이서를 형성하는 단계; 상기 제1스페이서가 형성된 전면에 층간절연막을 형성하는 단계; 상기 제1스페이서가 노출되는 타겟으로 상기 층간절연막을 평탄화시키는 단계; 상기 층간절연막 상에 희생 하드마스크용 물질막을 형성하는 단계; 상기 희생하드마스크용 물질막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 희생 하드마스크용 물질막을 식각하여 콘택홀 형성 영역을 정의하는 희생 하드마스크를 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 희생 하드마스크를 식각마스크로 상기 층간절연막 및 상기 제1스페이서를 식각하여 상기 전도층을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 프로파일을 따라 제2스페이서를 형성하는 단계; 및 상기 제2스페이서를 식각하여 상기 콘택홀 저면에서 상기 전도막을 노출시키는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
SAC, 콘택홀, 셀스페이서, 스페이서, SAC 페일.

Description

반도체 소자 제조 방법{METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1h는 종래기술에 따른 셀콘택 형성 공정을 도시한 단면도.
도 2는 게이트전극 패턴이 형성된 프로파일을 따라 스페이서가 형성된 공정 단면을 구체적으로 도시한 도면.
도 3a 내지 도 3g는 본 발명의 일실시예에 따른 셀콘택 형성 공정을 도시한 단면도.
도 4는 게이트전극 패턴이 형성된 프로파일을 따라 스페이서가 형성된 공정 단면을 구체적으로 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명 *
300: 기판 301 : 필드절연막
302 : 게이트 절연막 303 : 게이트 전도막
304 : 게이트 하드마스크 305 : 스페이서
307 : 층간절연막 310 : 콘택홀
311 : 셀스페이서
본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 자기정렬콘택(Self Align Contact; 이하 SAC이라 함) 공정을 이용한 콘택홀 형성시 SAC 페일(Fail)을 방지할 수 있는 반도체 소자 제조 방법에 관한 것이다.
일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 셀(Cell) 면적 상에 고밀도로 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터와 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.1㎛ 이하로 형성되며, 70nm 이하까지도 요구되고 있다. 따라서, 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.
70nm 이하의 선폭을 갖는 반도체 소자에서 193nm의 파장을 갖는 ArF(불화아르곤) 노광을 이용하여 포토리소그라피 공정을 적용할 경우, 기존의 식각 공정 개념(정확한 패턴 형성과 수직한 식각 프로파일 등)에 식각 도중 발생되는 포토레지스트의 변형(Deformation)의 억제라는 추가의 요구 조건이 필요하게 된다. 이에 따라 80nm 이하의 반도체 소자 제조시에는, 식각의 관점에서 기존의 요구조건과 패턴 변형 방지라는 새로운 요구 조건을 동시에 만족하기 위한 공정 조건의 개발이 주요 한 과제가 되었다.
한편, 반도체 소자의 고집적화가 가속화됨에 따라 반도체 소자를 이루는 여러 요소들은 적층 구조를 이루게 되었고, 이에 따라 도입된 것이 콘택 플러그(또는 패드) 개념이다.
이러한 콘택 플러그를 형성함에 있어서, 하부에서의 최소의 면적으로 접촉 면적을 넓히며 상부에서는 후속 공정에 대한 공정 마진을 넓히기 위해 콘택되는 하부에 비해 그 상부의 면적이 큰 콘택 형성 기술이 도입되어 통상적으로 사용되고 있다.
또한, 이러한 콘택 형성을 위해서는 고종횡비를 갖는 구조물 사이를 식각해야 하는 어려움이 있으며, 이 때 두 물질 예컨대, 산화막과 질화막간의 식각 선택비를 이용하여 식각 프로파일을 얻는 SAC 공정이 도입되었다.
SAC 공정을 위해서는 CF 및 CHF 계열의 가스를 이용하며, 이 때 하부의 도전패턴에 대한 어택을 방지하기 위해 질화막 등을 이용한 식각정지막과 스페이서 등이 필요하다.
예컨대, 게이트 전극의 경우 그 상부 및 측면에 질화막 계열의 스페이서를 형성하고 있으며, 종횡비가 증가함에 따라 복수의 질화막이 적층된 구조로 스페이서를 이용하며, 이러한 질화막간 또는 질화막과 기판 간의 스트레스 발생으로 인한 크랙(Crack) 등의 문제와 소자의 신뢰성 측면을 고려하여 질화막 사이에 버퍼 산화막을 사용한다. 그 대표적인 예가 질화막/산화막/질화막의 3중 구조의 스페이서이다. 셀 콘택시 어택 방지를 위해 이러한 3중 구조의 상부에 질화막 계열의 식각정 지막을 추가로 형성하여 사용한다.
이하, 전술한 SAC 식각 공정을 이용한 셀콘택 공정을 살펴 보는 바, 도 1a 내지 도 1h는 종래기술에 따른 셀콘택 형성 공정을 도시한 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소 예컨대, 필드절연막(101)과 웰(도시하지 않음) 등이 형성된 반도체 기판(100) 상에 게이트 하드마스크(104)/게이트 전도막(103)/게이트 절연막(102)이 적층된 구조의 게이트전극 패턴을 형성한다.
게이트 절연막은 실리콘 산화막 등의 통상적인 산화막 계열의 물질막을 이용한다. 여기서는 게이트 전도막으로는 폴리실리콘, 텅스텐막, 텅스텐 나이트라이드, 텅스텐 실리사이드 등의 단독 또는 이들의 조합된 형태를 이용할 수 있다.
게이트 하드마스크(104)는 후속 콘택 형성을 위한 식각 공정 중 층간절연막을 식각하여 콘택홀을 형성하는 과정에서 게이트 전도막이 어택받는 것을 보호하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.
게이트전극 패턴 사이의 기판(100)에 소스/드레인 접합 등의 불순물 확산영역(도시하지 않음)을 형성한다.
이어서, 도 1b에 도시된 게이트전극 패턴 형성을 위한 식각 공정에서 열화된 특성 회복을 위해 게이트 전극 측면을 선택적으로 산화시켜 선택 산화막(도시하지 않음)을 형성한 다음, 선택 산화막이 형성된 프로파일을 따라 스페이서(105)를 형성한다.
이어서, 스페이서(105)가 형성된 프로파일을 따라 TEOS(Tetra ethyl Ortho Silicate)막(106)을 형성한다.
도 2는 게이트전극 패턴이 형성된 프로파일을 따라 스페이서(105)가 형성된 공정 단면을 구체적으로 도시한 도면이다.
도 2를 참조하면, 게이트 전도막(103)과 하드마스크(104)가 적층된 게이트전극 패턴이 형성되어 있고, 그 측벽에 선택적 산화 공정에 의해 선택 산화막(SO; Selective Oxide)이 형성되어 있으며, 그 프로파일을 따라 실링 질화막(105a)과 버퍼 산화막(105b) 및 스페이서 질화막(105c)으로 이루어지는 질화막(N)/산화막(O)/질화막(N) 구조의 스페이서(105)가 형성되어 있다.
도 1c에 도시된 바와 같이, COR(Cell Oxide Removal) 마스크를 이용한 딥-아웃 공정을 실시하여 셀영역에서의 TEOS막(106)을 제거한다.
도 1d에 도시된 바와 같이, COR 마스크를 제거하고 스페이서(105)가 형성된 전면에 후속 SAC 방식을 이용한 식각 공정에서 스페이서(105) 및 게이트 전극 패턴 등의 하부 구조의 어택을 방지하기 위해 식각 멈춤 역할을 하는 셀스페이서(107)를 형성한다. 이 때, 하부의 프로파일을 따라 셀스페이서(107)가 형성되도록 하는 것이 바람직하며, 셀스페이서(107)는 질화막 계열의 물질막을 이용하여 형성한다.
도 1e에 도시한 바와 같이, 셀스페이서(107)가 형성된 전체 구조 상부에 층 간절연막(108)을 형성한다.
층간절연막(108)을 산화막 계열의 물질막으로 이용할 경우에는 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phopho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용한다.
도 1f에 도시된 바와 같이, 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 또는 전면식각 등의 평탄화 공정을 통해 층간절연막(108)을 평탄화시킨다. 이는 후속 포토리소그라피 공정에서 분균일한 표면으로 인한 패턴 불량을 방지하기 위한 것이다.
도 1g에 도시된 바와 같이, 층간절연막(108) 상에 셀콘택 플러그 형성을 위한 포토레지스트 패턴(109)을 형성한다. 포토레지스트 패턴(109)과 그 하부의 층 사이에 통상 반사방지막을 사용하나 여기서는 설명의 간략화를 위해 생략하였다.
도 1h에 도시된 바와 같이, 포토레지스트 패턴(109)을 식각마스크로 층간절연막(108)과 셀스페이서(107)와 스페이서(105) 및 게이트 절연막(102)을 식각하여 이웃하는 게이트전극 패턴 사이의 기판(100)을 노출시키는 콘택홀(110)을 형성한다.
전술한 콘택홀(110) 형성 공정은 대체적으로, 층간절연막(108)과 게이트 하드마스크(104)의 식각선택비를 이용한 SAC 식각 공정을 이용한다. SAC 식각 공정은 포토레지스트 패턴(109)을 식각마스크로 층간절연막(108)을 식각하여 셀스페이서 (107)에서 식각 멈춤을 하는 공정이다. 이후, 셀스페이서(107)와 스페이서(106) 및 게이트 절연막(102)을 제거하여 기판(100, 구체적으로는 불순물 확산영역)을 노출시키는 콘택홀(109) 오픈 공정을 실시한다.
이어서, 콘택홀(110)의 개구부를 확장하며 식각 잔류물을 제거하기 위한 세정 공정을 실시한다.
이러한 식각 공정에서는 주로 CF4 등의 CxFy(x,y는 1 ∼ 10) 가스와 CH2F2 등의 CaHbFc(a,b,c는 1 ∼ 10) 가스를 혼합하여 사용한다.
한편, 질화막은 스트레스에 취약한 특성이 있는 바, 이를 해결하기 위해 스페이서(105)를 스페이서 질화막(105c)/버퍼 산화막(105b)/실링 질화막(105a) 구조로 형성한다.
이러한 적층 구조에서 스페이서 질화막(105c)의 과도 식각으로 인해 스페이서 질화막(105c)에 마이크로 크랙(Micro crack)이 발생하게 되면, 이러한 마이크로 크랙을 따라 투입된 습식 케미컬에 의해 버퍼 산화막(105b)을 따라 어택이 발생한다.
이러한 어택은 결국 후속 셀콘택 플러그와 게이트 전도막 사이의 브릿지를 유발하게 된다.
도면부호 '111'은 식각시 스페이서(105)가 식각되어 버퍼 산화막(105b)이 손실되는 취약 부분을 나타낸다.
아울러, 세정 공정에서 게이트 절연막(102)에 대한 어택이 발생할 수 있다.
이어서, 애싱(Ashing) 공정을 통해 포토레지스트 패턴(109)을 제거하는 바, 반사방지막으로 유기 계열의 물질을 사용할 경우 이러한 애싱 공정에서 포토레지스트 패턴(109)과 같이 제거된다.
70nm 이하의 디자인 룰이 적용되게 되면, 콘택홀(110)의 저면 CD가 20nm 이하까지 줄어들 수 있다. 이 경우 콘택 낫 오픈(Contact not open)이 발생할 가능성이 높다
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 스페이서 질화막/버퍼 산화막/실링 질화막 구조의 스페이서를 갖는 도전패턴에 얼라인되도록 실시하는 SAC 식각 공정에서 버퍼 산화막의 어택으로 인한 SAC 페일을 방지하고 콘택 낫 오픈을 방지할 수 있는 반도체 소자 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 전도층 상에 복수의 도전패턴을 형성하는 단계; 상기 도전패턴이 형성된 프로파일을 따라 스페이서 질화막/버퍼 산화막/실링 질화막 구조의 제1스페이서를 형성하는 단계; 상기 제1스페이서가 형성된 전면에 층간절연막을 형성하는 단계; 상기 제1스페이서가 노출되는 타겟으로 상기 층간절연막을 평탄화시키는 단계; 상기 층간절연막 상에 희생 하드마스크용 물질막 을 형성하는 단계; 상기 희생하드마스크용 물질막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 희생 하드마스크용 물질막을 식각하여 콘택홀 형성 영역을 정의하는 희생 하드마스크를 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 희생 하드마스크를 식각마스크로 상기 층간절연막 및 상기 제1스페이서를 식각하여 상기 전도층을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 프로파일을 따라 제2스페이서를 형성하는 단계; 및 상기 제2스페이서를 식각하여 상기 콘택홀 저면에서 상기 전도막을 노출시키는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명은 질화막/산화막/질화막 구조의 스페이서를 갖는 도전패턴(예컨대, 게이트 전극 패턴, 비트라인 등) 형성 후 셀스페이서를 형성하지 않고 층간절연막을 형성한다. 이어서, 스페이서 상부가 노출되도록 평탄화 공정을 실시하고 희생 하드마스크를 형성한 후, SAC 식각 공정 및 콘택 오픈 공정을 실시한다. 이어서, 셀스페이서를 형성하고 전면식각을 실시하여 다시 콘택 오픈을 한다.
따라서, 층간절연막을 평탄화하여 제거함으로써 식각 타겟을 줄일 수 있어 SAC 페일을 방지할 수 있으며, 희생 하드마스크를 사용함으로 인해 포토레지스트 패턴의 약한 식각 내성으로 인한 패턴 변형을 방지한다.
아울러, 1차 콘택 오픈시 셀스페이서 형성을 생략함으로써, 콘택 낫 오픈 발생을 억제할 수 있으며, 1차 콘택 오픈 후 셀스페이서를 형성하고 2차 콘택 오픈을 실시함으로 스페이서 내의 산화막과 게이트 절연막이 세정 공정이 노출되는 것을 방지하여 세정에 의한 산화막 계열의 막에 대한 어택을 방지할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 3a 내지 도 3g는 본 발명의 일실시예에 따른 셀콘택 형성 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 일실시예에 따른 콘택홀 형성 공정을 살펴본다.
먼저, 도 3a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소 예컨대, 필드절연막(301)과 웰(도시하지 않음) 등이 형성된 반도체 기판(300) 상에 게이트 하드마스크(304)/게이트 전도막(303)/게이트 절연막(302)이 적층된 구조의 게이트전극 패턴을 형성한다.
게이트 절연막(302)은 실리콘 산화막 등의 통상적인 산화막 계열의 물질막을 이용한다. 게이트 전도막(303)은 폴리실리콘막, 텅스텐막, 텅스텐 나이트라이드, 텅스텐 실리사이드 등의 단독 또는 이들의 조합된 형태를 이용할 수 있다.
게이트 하드마스크(304)는 후속 콘택 형성을 위한 식각 공정 중 층간절연막을 식각하여 콘택홀을 형성하는 과정에서 게이트 전도막이 어택받는 것을 보호하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실 리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.
게이트전극 패턴 사이의 기판(300)에 소스/드레인 접합 등의 불순물 확산영역을 형성한다.
도 3b에 도시된 바와 같이, 게이트전극 패턴 형성을 위한 식각 공정에서 열화된 특성 회복을 위해 게이트 전극 측면을 선택적으로 산화시켜 선택 산화막(도시하지 않음)을 형성한 다음, 선택 산화막이 형성된 프로파일을 따라 스페이서(305)를 형성한다.
이어서, 스페이서(305)가 형성된 프로파일을 따라 TEOS막(306)을 형성한다.
도 4는 게이트전극 패턴이 형성된 프로파일을 따라 스페이서(305)가 형성된 공정 단면을 구체적으로 도시한 도면이다.
도 4를 참조하면, 게이트 전도막(303)과 하드마스크(304)가 적층된 게이트전극 패턴이 형성되어 있고, 그 측벽에 선택적 산화 공정에 의해 선택 산화막(SO)이 형성되어 있으며, 그 프로파일을 따라 실링 질화막(305a)과 버퍼 산화막(305b) 및 스페이서 질화막(305c)으로 이루어지는 질화막(N)/산화막(O)/질화막(N) 구조의 스페이서(305)가 형성되어 있다.
도 3c에 도시된 바와 같이, COR 마스크를 이용한 딥-아웃 공정을 실시하여 셀영역에서의 TEOS막(306)을 제거한다.
COR 마스크를 제거한 다음, 스페이서(305)가 형성된 전체 구조 상부에 산화막 계열의 층간절연막(307)을 형성한다.
층간절연막(307)을 산화막 계열의 물질막으로 이용할 경우에는 BSG막, BPSG막, PSG막, TEOS막, HDP 산화막, SOG막 또는 APL막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용한다.
이어서, CMP 또는 전면식각 등의 평탄화 공정을 통해 층간절연막(307)을 평탄화시킨다. 이 때, 후속 SAC 식각 공정에서의 식각 타겟을 줄이기 위해 스페이서(305)가 노출되는 타겟으로 평탄화 공정을 실시한다.
도 3d에 도시된 바와 같이, 층간절연막(307) 및 스페이서(305) 상에 희생 하드마스크용 물질막을 증착한 후, 희생 하드마스크용 물질막 상에 콘택홀 형성을 위한 포토레지스트 패턴(309)을 형성한다.
한편, 포토레지스트 패턴(309) 형성시 희생 하드마스크용 물질막과의 사이에 반사방지막을 사용할 수 있다. 반사방지막은 패턴 형성을 위한 노광시 하부의 광반사도가 높아 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, 하부 구조와 포토레지스트의 접착력을 향상시킬 목적으로 포토레지스트 패턴(309)과 희생 하드마스크용 물질막 사이에 사용한다.
이 때, 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기 계열의 물질을 주로 사용하며, 공정에 따라서는 이를 생략할 수도 있다.
포토레지스트 패턴(309) 형성 공정을 보다 구체적으로 살펴 보면, 반사방지막 또는 희생 하드마스크용 물질막 등의 하부 구조 상에 F2 노광원용 또는 ArF 노광원용의 포토레지스트 예를 들어, ArF 노광원용 포토레지스트인 COMA 또는 아크릴레 이드를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, F2 노광원 또는 ArF 노광원과 콘택 플러그의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 셀콘택 오픈 마스크인 포토레지스트 패턴(309)을 형성한다.
희생 하드마스크용 물질막으로는 질화막. 폴리실리콘막, 텅스텐막, Al막, WSix(x는 1 내지 2)막, WN막, Ti막, TiN막, TiSix(x는 1 ∼ 2)막, TiAlN막, TiSiN막, Pt막, Ir막, IrO2막, Ru막, RuO2막, Ag막, Au막, Co막, Au막, TaN막, CrN막, CoN막, MoN막, MoSix(x는 1 내지 2)막, Al2O3막, AlN막, PtSix(x는 1 ∼ 2)막, 비정질 탄소(Amorphous carbon)막 및 CrSix(x는 1 ∼ 2)막으로 이루어진 그룹으로부터 선택된 적어도 어느 하나의 박막을 이용할 수 있다.
포토레지스트 패턴(309)을 식각마스크로 희생 하드마스크용 물질막을 식각하여 셀콘택용 콘택홀 형성 영역을 정의하는 희생 하드마스크(308)를 형성한다. 이어서, 포토레지스트 패턴(309)을 제거한다.
유기 계열의 반사방지막을 사용할 경우 포토레지스트 패턴(309) 제거를 위한 포토레지스트 스트립(Photoresist strip) 공정에서 동시에 제거된다.
희생 하드마스크(308)은 포토리소그라피 공정에서의 해상력의 한계로 인한 포토레지스트의 식각 내성을 확보하고 패턴 변형을 방지하기 위해 사용한다.
도 3e에 도시된 바와 같이, 희생 하드마스크(308)을 식각마스크로 피식각층인 층간절연막(307)을 식각하여 이웃하는 게이트전극 패턴 사이의 스페이서(305)에서 식각이 멈추는 SAC 식각 공정을 실시하여 콘택홀(310)을 형성한다.
이 때, 통상의 SAC 식각 공정의 레시피를 적용하는 바, 불소계플라즈마 예컨대, C2F4, C2F6, C3F8, C4 F6, C5F8 또는 C5F10 등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH2F2, C 3HF5 또는 CHF3 등의 CaHbFc(a,b,c는 1 ∼ 10) 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.
이어서, 스페이서(305)를 제거하여 기판(300, 구체적으로는 불순물 확산영역)을 노출시키는 콘택홀(310) 오픈 공정을 실시한다.
한편, 본 발명에서는 SAC 식각 또는 연속되는 콘택 오픈 공정에서 스페이서를 이루는 스페이서 질화막(305c)에 발생된 마이크로 크랙으로 인해 버퍼 산화막(305b)이 손실되는 것을 방지하기 위해 SAC 식각 공정 전에 식각정지막을 형성하지 않고, SAC 식각 및 콘택 오픈 공정 후 콘택홀이 형성된 프로파일을 따라 셀스페이서를 형성한다.
따라서, 콘택홀(310) 형성시 셀스페이서의 두께 만큼의 CD의 여유문을 확보할 수 있어 콘택 낫 오픈 발생 확률을 감소시킬 수 있다.
아울러, 층간절연막(307)의 평탄화 공정을 실시함으로써, SAC 식각시 식각 타겟을 줄여 SAC 페일을 방지할 수 있다.
도 3f에 도시된 바와 같이, 콘택홀(310)이 형성된 프로파일을 따라 셀스페이서(311)를 형성한다.
도 3g에 도시된 바와 같이, 전면식각 또는 습식 세정 공정을 실시하여 콘택홀(310) 저면에서의 셀스페이서(311)를 제거하여 기판(300, 구체적으로는 불순물 확산영역)을 노출시키는 콘택 오픈 공정을 실시한다.
계속해서, 콘택홀 저면의 CD를 확보하고 SAC 및 전면 식각 등의 공정 후 잔류하는 식각 부산물을 제거하기 위해 BOE 등의 세정액을 이용하여 습식 세정을 실시한다. 세정 시에는 BOE 또는 불산을 이용하는 바, 불산의 경우 물과 불산의 비가 50:1 ∼ 500:1인 묽은 불산을 이용하는 것이 바람직하다. 아울러, 불산에 과수(H2O2)와 순수(H2O)가 혼합된 케미컬을 사용할 수도 있다.
이 때, 습식 케미컬의 어택에 상대적으로 취약했던 부분에서 셀스페이서(311)에 의해 어택이 방지된다.
한편, 게이트전극 패턴의 측면에서는 셀스페이서(311)가 311'과 같이 스페이서 형상으로 남게 된다.
한편, 전술한 실시예에서는 셀콘택 형성 공정을 그 예로 하였으나, 비트라인 콘택 공정이나, 스토리지노드 콘택 형성 공정에 이를 적용할 수 있다.
아울러, 그 측면에 질화막/산화막/질화막 구조의 스페이서를 갖는 도전패턴의 측면에 얼라인되는 모든 콘택홀 형성 공정에 적용이 가능하다.
따라서, 스토리지노드 콘택 형성 공정일 경우 하부의 불순물 확산영역은 셀 콘택 플러그 또는 콘택 패드로 대체될 것이고, 게이트 전극 패턴은 비트라인으로 대체될 것이다.
전술한 바와 같이 이루어지는 본 발명은, 그 측면에 N/O/N 구조의 스페이서를 갖는 게이트전극 패턴 또는 비트라인 등의 도전패턴의 측면에 얼라인되는 콘택 형성 공정을 실시함에 있어서, 식각 공정 전에 스페이서 상에 형성하던 셀스페이서를 생략하고 층간절연막을 스페이서 상부가 노출되도록 평탄화하고 희생 하드마스크를 형성한 다음, 콘택홀 형성 및 콘택 오픈 공정을 실시한 후 셀스페이서를 형성하고 다시 콘택 오픈 공정을 실시한다.
따라서, 층간절연막을 평탄화하여 제거함으로써 식각 타겟을 줄일 수 있어 SAC 페일을 방지할 수 있으며, 희생 하드마스크를 사용함으로 인해 포토레지스트 패턴의 약한 식각 내성으로 인한 패턴 변형을 방지할 수 있다.
또한, 1차 콘택 오픈시 셀스페이서 형성을 생략함으로써 콘택 낫 오픈 발생을 억제할 수 있으며, 1차 콘택 오픈 후 셀스페이서를 형성하고 2차 콘택 오픈을 실시함으로 스페이서 내의 산화막과 게이트 절연막이 세정 공정이 노출되는 것을 방지하여 세정에 의한 산화막 계열의 막에 대한 어택을 방지할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 콘택 형성 공정시 SAC 페일을 방지할 수 있으며, 플러그와 도전패턴 간의 브릿지 발생을 억제할 수 있어, 반도체 소자의 수율을 향상시키는 효과가 있다.

Claims (7)

  1. 전도층 상에 복수의 도전패턴을 형성하는 단계;
    상기 도전패턴이 형성된 프로파일을 따라 스페이서 질화막/버퍼 산화막/실링 질화막 구조의 제1스페이서를 형성하는 단계;
    상기 제1스페이서가 형성된 전면에 층간절연막을 형성하는 단계;
    상기 제1스페이서가 노출되는 타겟으로 상기 층간절연막을 평탄화시키는 단계;
    상기 층간절연막 상에 희생 하드마스크용 물질막을 형성하는 단계;
    상기 희생하드마스크용 물질막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 상기 희생 하드마스크용 물질막을 식각하여 콘택홀 형성 영역을 정의하는 희생 하드마스크를 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계;
    상기 희생 하드마스크를 식각마스크로 상기 층간절연막 및 상기 제1스페이서를 식각하여 상기 전도층을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀이 형성된 프로파일을 따라 제2스페이서를 형성하는 단계; 및
    상기 제2스페이서를 식각하여 상기 콘택홀 저면에서 상기 전도막을 노출시키는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 제2스페이서는 질화막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 희생 하드마스크용 물질막은,
    질화막. 폴리실리콘막, 텅스텐막, Al막, WSix(x는 1 내지 2)막, WN막, Ti막, TiN막, TiSix(x는 1 ∼ 2)막, TiAlN막, TiSiN막, Pt막, Ir막, IrO2막, Ru막, RuO2막, Ag막, Au막, Co막, Au막, TaN막, CrN막, CoN막, MoN막, MoSix(x는 1 내지 2)막, Al2O3막, AlN막, PtSix(x는 1 ∼ 2)막, 비정질 탄소(Amorphous carbon)막 및 CrSix(x는 1 ∼ 2)막으로 이루어진 그룹으로부터 선택된 적어도 어느 하나의 박막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 층간절연막은 산화막 계열의 절연막인 것을 특징으로 하는 반도체 소자제조 방법.
  5. 제 4 항에 있어서,
    상기 콘택홀을 형성하는 단계에서,
    CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 CaHbFc(a,b,c는 1 내지 10)를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 중 어느 하나의 비활성 가스를 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 1 항에 있어서,
    상기 포토레지스트 패턴을 형성하는 단계에서, ArF 또는 F2의 노광원을 이용한 포토리소그라피 공정을 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 복수의 도전패턴은 게이트전극 패턴, 비트라인 또는 금속배선 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
KR1020040085778A 2004-10-26 2004-10-26 반도체 소자 제조 방법 KR20060036705A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040085778A KR20060036705A (ko) 2004-10-26 2004-10-26 반도체 소자 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040085778A KR20060036705A (ko) 2004-10-26 2004-10-26 반도체 소자 제조 방법

Publications (1)

Publication Number Publication Date
KR20060036705A true KR20060036705A (ko) 2006-05-02

Family

ID=37144808

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040085778A KR20060036705A (ko) 2004-10-26 2004-10-26 반도체 소자 제조 방법

Country Status (1)

Country Link
KR (1) KR20060036705A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100849809B1 (ko) 2006-05-12 2008-07-31 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US8043922B2 (en) 2009-01-30 2011-10-25 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100849809B1 (ko) 2006-05-12 2008-07-31 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US8043922B2 (en) 2009-01-30 2011-10-25 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device

Similar Documents

Publication Publication Date Title
KR100652791B1 (ko) 반도체소자 제조 방법
US7842593B2 (en) Semiconductor device and method for fabricating the same
KR100611776B1 (ko) 반도체 소자 제조 방법
KR100611777B1 (ko) 반도체소자 제조 방법
KR100672780B1 (ko) 반도체 소자 및 그 제조 방법
KR100685677B1 (ko) 반도체 소자 제조 방법
KR100616499B1 (ko) 반도체소자 제조 방법
KR101062833B1 (ko) 반도체 소자의 콘택 플러그 형성 방법
KR20060036705A (ko) 반도체 소자 제조 방법
KR101043734B1 (ko) 반도체 소자 제조 방법
KR100507872B1 (ko) 반도체 장치 제조 방법
KR101057759B1 (ko) 반도체 장치 제조 방법
KR20060023004A (ko) 반도체소자의 콘택 플러그 형성 방법
KR20050116483A (ko) 반도체소자의 콘택홀 형성 방법
KR100701425B1 (ko) 반도체소자 제조 방법
KR101073130B1 (ko) 반도체소자의 자기정렬콘택 형성 방법
KR20050116487A (ko) 반도체 소자 제조 방법
KR100716651B1 (ko) 반도체 소자 제조 방법
KR20060010894A (ko) 반도체 소자의 콘택 플러그 형성 방법
KR20060029007A (ko) 반도체 소자 제조 방법
KR100670681B1 (ko) 반도체 소자 제조 방법
KR20050063410A (ko) 반도체소자 제조방법
KR20060022995A (ko) 반도체소자의 깊은 콘택홀 형성 방법
KR20060038588A (ko) 반도체 소자 제조 방법
KR20060038589A (ko) 반도체 소자의 플러그 형성 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid