KR20060075947A - 반도체 소자 제조 방법 - Google Patents

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KR20060075947A
KR20060075947A KR1020040115327A KR20040115327A KR20060075947A KR 20060075947 A KR20060075947 A KR 20060075947A KR 1020040115327 A KR1020040115327 A KR 1020040115327A KR 20040115327 A KR20040115327 A KR 20040115327A KR 20060075947 A KR20060075947 A KR 20060075947A
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이성권
박규동
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주식회사 하이닉스반도체
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Abstract

본 발명은 층간절연막과 도전 패턴간의 미세 단차를 제거하기 위해 절연막을 증착하므로써 SAC 페일을 방지하고 콘택의 식각 마진을 개선하는데 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 도전 패턴을 형성하는 단계; 상기 도전 패턴을 포함하는 상기 반도체 기판 전면에 층간절연막을 형성하는 단계; 상기 도전 패턴 상부 표면이 노출되도록 CMP를 진행하는 단계; CMP 후 발생한 상기 도전 패턴과 상기 층간절연막 간의 단차를 완화하기 위해 상기 도전 패턴을 포함하는 전면에 절연막을 증착하는 단계; 상기 절연막 상에 하드마스크, 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 하드마스크를 식각하는 단계; 및 상기 하드마스크를 식각마스크로 콘택 예정지역을 식각하여 콘택홀을 형성하는 단계를 포함한다.
SAC, CMP, 셀콘택, 층간절연막, 미세 단차

Description

반도체 소자 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2f는 종래 기술에 따른 반도체 소자의 문제점을 나타낸 공정 단면도와 그래프,
도 3a 내지 도 3d는 종래 기술에 따른 SAC 페일과 콘택 낫 오픈을 보여주는 TEM 사진,
도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
41 : 반도체 기판 42 : 소자분리막
43 : 게이트 절연막 44 : 게이트 전도막
45 : 게이트 하드마스크 46 : 게이트 스페이서
47 : 층간절연막 48 : 절연막
49 : 하드마스크 50 : 포토레지스트 패턴
51 : 콘택홀
본 발명은 반도체 제조 기술에 관한 것으로, 특히 자기정렬콘택(Self Align Contact; 이하 'SAC') 형성시 콘택 낫 오픈(Contact Not Open)과 같은 콘택 오픈 결함과 게이트 전도층 하드마스크의 손실에 의한 SAC 페일을 방지하기 위한 반도체 소자 제조 방법에 관한 것이다.
일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 셀(Cell) 면적 상에 고밀도로 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터와 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.1㎛ 이하로 형성되며, 80nm 이하까지도 요구되고 있다. 따라서, 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.
80nm 이하의 선폭을 갖는 반도체 소자에서 193nm의 파장을 갖는 ArF(불화아르곤) 노광을 이용하여 포토리소그라피 공정을 적용할 경우, 기존의 식각 공정 개념(정확한 패턴 형성과 수직한 식각 프로파일 등)에 식각 도중 발생되는 포토레지 스트의 변형(Deformation)의 억제라는 추가의 요구 조건이 필요하게 된다. 이에 따라 80nm 이하의 반도체 소자 제조시에는, 식각의 관점에서 기존의 요구조건과 패턴 변형 방지라는 새로운 요구 조건을 동시에 만족하기 위한 공정 조건의 개발이 주요한 과제가 되었다.
한편, 반도체 소자의 고집적화가 가속화됨에 따라 반도체 소자를 이루는 여러 요소들은 적층 구조를 이루게 되었고, 이에 따라 도입된 것이 콘택 플러그(또는 패드) 개념이다.
이러한 콘택 플러그를 형성함에 있어서, 하부에서의 최소의 면적으로 접촉 면적을 넓히며 상부에서는 후속 공정에 대한 공정 마진을 넓히기 위해 콘택되는 하부에 비해 그 상부의 면적이 큰 일명, 랜딩 플러그 콘택(Landing plug contact) 기술이 도입되어 통상적으로 사용되고 있다.
또한, 이러한 콘택 형성을 위해서는 고종횡비를 갖는 구조물 사이를 식각해야 하는 어려움이 있으며, 이 때 두 물질 예컨대, 산화막과 질화막간의 식각 선택비를 이용하여 식각 프로파일을 얻는 SAC 공정이 도입되었다.
SAC 공정을 위해서는 CF 및 CHF 계열의 가스를 이용하며, 이 때 하부의 도전패턴에 대한 어택을 방지하기 위해 질화막 등을 이용한 식각정지막과 스페이서 등이 필요하다.
예컨대, 게이트 전극의 경우 그 상부 및 측면에 질화막 계열의 스페이서를 형성하고 있으며, 종횡비가 증가함에 따라 복수의 질화막이 적층된 구조로 스페이서를 이용하며, 이러한 질화막간 또는 질화막과 기판 간의 스트레스 발생으로 인한 크랙(Crack) 등의 문제와 소자의 신뢰성 측면을 고려하여 질화막 사이에 버퍼 산화막을 사용한다. 그 대표적인 예가 질화막/산화막/질화막의 3중 구조의 스페이서이다. 셀 콘택시 어택 방지를 위해 이러한 3중 구조의 상부에 질화막 계열의 식각정지막을 추가로 형성하여 사용한다.
한편, SAC 공정시 식각 타겟을 최소화하기 위해 층간절연막 증착 후 화학기계적연마(Chamical Mechanical Polishing; 이하 CMP라 함) 등의 평탄화 공정을 통해 게이트 하드마스크 상부까지 식각정지막과 스페이서 및 층간절연막을 제거하는 공정을 적용하고 있다.
그러나, 이러한 SAC 공정은 스페이서 형성 및 자기정렬 홀 형성을 위한 식각 공정시 게이트 패턴의 하드마스크 식각 손실로 인한 게이트 전도층과 플러그 간의 쇼트로 인한 SAC 페일이 발생하는 문제가 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 소자분리막(12)이 형성된 반도체 기판(11) 상에 게이트 절연막(13), 게이트 전도막(14) 및 게이트 하드마스크(15)의 순서로 적층된 게이트 패턴(G)을 형성한다.
이 때, 게이트 패턴(G) 형성 방법은 먼저 반도체 기판(11) 상에 게이트 절연막(13)을 형성한 후, 게이트 절연막(13) 상에 게이트 전도막(14) 및 게이트 하드마스크(15)를 차례로 증착한다. 그리고 나서, 게이트 하드마스크(15) 상에 게이트 전극을 패터닝하기 위한 포토레지스트 패턴(도시 생략)을 형성하고, 포토레지스트 패 턴을 식각마스크로 게이트 하드마스크(15)를 식각한 후에, 포토레지스트 패턴을 스트립하며, 게이트 하드마스크(15)를 식각마스크로 하여 게이트 전도막(14) 및 게이트 절연막(13)을 동시에 패터닝한다.
계속해서, 게이트 패턴(G)을 포함하는 전면에 스페이서 물질을 증착하고 스페이서 식각을 진행하여 게이트 패턴(G)의 측면에 게이트 스페이서(16)를 형성한다.
이어서, 게이트 패턴(G)을 포함하는 반도체 기판(11) 전면에 산화막 계열의 층간절연막(17)을 증착한다.
층간절연막(17)을 산화막 계열의 물질막으로 이용할 경우에는 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phospho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.
이어서, 도 1b에 도시된 바와 같이, 게이트 패턴(G)의 게이트 하드마스크(15) 상부가 노출되도록 CMP 또는 전면 식각을 진행하여 층간절연막(17)을 평탄화시키고, 평탄화된 층간절연막(17) 상에 하드마스크(18)를 증착한다.
이어서, 도 1c에 도시된 바와 같이, 콘택홀을 형성하기 위해 하드마스크(18), 유기 반사방지막(Organic BARC, 도시 생략)을 차례로 증착하고 유기 반사방지막 상에 포토레지스트 패턴(19)을 증착한다.
이어서, 도 1d에 도시된 바와 같이, 포토레지스트 패턴(19)을 식각마스크로 하드마스크(18a)를 식각한 후, 포토레지스트 패턴(19)을 스트립한다. 계속해서, 식각된 하드마스크(18a)를 식각마스크로 게이트 패턴(G) 사이의 반도체 기판(11)을 노출시키는 식각을 실시하여 콘택홀(20)을 형성한다.
그러나, 과도한 식각이 진행되어 발생하는 SAC 페일(A)과 콘택홀의 내부 물질이 모두 식각되지 않은 콘택 낫 오픈(B)이 발생한다.
도 2a 내지 도 2f는 종래 기술에 따른 반도체 소자의 문제점을 나타낸 공정 단면도와 그래프이다.
도 2a에 도시된 바와 같이, 소자분리막(22)이 형성된 반도체 기판(21) 상에 게이트 절연막(23), 게이트 전도막(24), 게이트 하드마스크(25)가 적층된 다수의 게이트 패턴(G)을 형성한다. 게이트 패턴(G) 측면에 게이트 스페이서(26)를 형성하고, 게이트 패턴(G)이 형성된 기판 전면에 1000Å∼2000Å 두께의 층간절연막(27)을 증착한다. 계속해서, 층간절연막(27) 상에 하드마스크(28), 유기 반사방지막(도시 생략)과 포토레지스트 패턴(29)을 형성하고, 포토레지스트 패턴(29)을 식각마스크로 하드마스크(28)를 식각한 후 콘택홀 식각 공정을 실시한다. 이 때, 종래의 콘택홀 식각 방법은 식각할 콘택홀의 종횡비가 높아 식각시 콘택 낫 오픈과 절연막 및 식각 공정상 균일도 불량 현상이 발생한다.
이어서, 도 2b는 도 2a에 대한 웨이퍼 반경에 따른 FICD 변화를 나타낸 그래프로, 웨이퍼 반경 대비 FICD 값이 균일하지 않고 불균일하게 분포됨을 볼 수 있다.
이어서, 도 2c에 도시된 바와 같이, 소자분리막(22)이 형성된 반도체 기판 (21) 상에 게이트 절연막(23), 게이트 전도막(24), 게이트 하드마스크(25)가 적층된 다수의 게이트 패턴(G)을 형성한다. 게이트 패턴(G) 측면에 게이트 스페이서(26)를 형성하고, 게이트 패턴(G)이 형성된 기판 전면에 1000Å∼2000Å 두께의 층간절연막(27)을 증착한다. 계속해서, CMP 또는 전면 식각을 진행하여 층간절연막(27) 평탄화 공정을 실시한다. 이어서 평탄화된 층간절연막(27) 상에 유기 반사방지막(도시 생략)과 포토레지스트 패턴(28)을 형성하고, 포토레지스트 패턴(28)을 식각마스크로 하드마스크를 식각한 후 콘택홀 식각 공정을 실시한다.
이 방법은 도 2a에서 설명한 방법에 비해 비해 식각할 깊이가 적기 때문에 콘택 낫 오픈 및 SAC 페일과 웨이퍼의 외곽 지역에서의 식각 균일도, 불량도 측면에서는 유리하다.
이어서, 도 2d는 도 2c에 대한 웨이퍼 반경에 따른 FICD 변화를 나타낸 그래프로, 웨이퍼 반경 대비 FICD 값이 비교적 균일하게 분포됨을 볼 수 있다.
이어서, 도 2e에 도시된 바와 같이, 소자분리막(22)이 형성된 반도체 기판(21) 상에 게이트 절연막(23), 게이트 전도막(24), 게이트 하드마스크(25)가 적층된 다수의 게이트 패턴(G)을 형성한다. 게이트 패턴(G) 측면에 게이트 스페이서(26)를 형성하고, 게이트 패턴(G)이 형성된 기판 전면에 1000Å∼2000Å 두께의 층간절연막(27)을 증착한다. 계속해서, CMP 또는 전면 식각을 진행하여 층간절연막(27) 평탄화 공정을 실시한다. 이어서 평탄화된 층간절연막(27) 상에 유기 반사방지막(도시 생략)과 포토레지스트 패턴(28)을 형성하고, 포토레지스트 패턴(28)을 식각마스크로 하드마스크를 식각한 후 콘택홀 식각 공정을 실시한다.
이 방법은 콘택 패터닝 후에 하드마스크 식각시 충분한 과도 식각을 실시할 경우, 게이트 패턴 상부의 하드마스크 손실을 유발하고 이는 결과적으로 하드마스크의 과다 손실에 의한 SAC 페일을 유발한다.
이어서, 도 2f는 도 2e에 대한 웨이퍼 반경에 따른 FICD 변화를 나타낸 그래프로, 과도 식각에 따른 게이트 하드마스크의 손상으로 웨이퍼 외곽 지역에서의 식각 균일도 불량과 같은 공정 상의 불량 현상이 나타난다. 도 2d에 비해 균일도가 나빠짐을 알 수 있다.
도 3a 내지 도 3d는 종래 기술에 따른 SAC 페일을 도시한 공정 단면도와 SEM 사진이다.
도 3a에 도시된 바와 같이, 소자분리막(32)이 형성된 반도체 기판(31) 상에 다수의 게이트 패턴(G)이 형성되어 있고, 게이트 패턴(G)을 포함하는 기판 전면에 층간절연막(33)을 증착한다.
이어서, CMP 또는 전면 식각을 이용하여 층간절연막(33)의 평탄화 공정을 진행하는데, 이 때 층간절연막(33)의 일부가 게이트 패턴(G)의 게이트 하드마스크보다 더 리세스되어 층간절연막(33)은 완전히 평탄화되지 않고 층간절연막(33)과 게이트 패턴(G) 간에 미세 단차(A)가 발생하게 된다.
계속해서, 미세 단차(A)가 발생한 층간절연막(33)의 프로파일을 따라 하드마스크(34)를 증착하고, 하드마스크(34) 상에 유기 반사방지막(35)을 증착하는데, 미세 단차(A)로 인해 코팅 불량(B)을 유발한다.
이어서, 도 3b는 도 3a를 나타낸 SEM사진으로, 하드마스크(34)와 유기 반사 방지막(35) 증착시 코팅 불량(B)이 발생함을 알 수 있다.
이어서, 도 3c는 하드마스크(34)와 유기 반사방지막(35)의 코팅이 불량한 상태로 콘택홀 식각을 진행하여 콘택 낫 오픈이 발생한 SEM 사진이다.
이어서, 도 3d는 도 1d의 (B)와 같은 콘택 낫 오픈을 나타낸 SEM 사진이다.
상술한 바와 같이, 층간절연막의 평탄화 공정시, 층간절연막과 게이트 패턴간의 미세 단차가 발생하고, 미세 단차로 인해 하드마스크, 유기 반사방지막의 코팅 불량이 발생하고 이러한 코팅 불량은 콘택홀 식각시 SAC 페일 또는 콘택 낫 오픈과 같은 디펙트를 야기한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 층간절연막과 도전 패턴간의 미세 단차를 제거하기 위해 절연막을 증착하므로써 SAC 페일을 방지하고 콘택의 식각 마진을 개선하는데 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 특징적인 본 발명의 반도체 소자의 제조 방법은 반도체 기판 상에 도전 패턴을 형성하는 단계, 상기 도전 패턴을 포함하는 상기 반도체 기판 전면에 층간절연막을 형성하는 단계, 상기 도전 패턴 상부 표면이 노출되도록 CMP를 진행하는 단계, CMP 후 발생한 상기 도전 패턴과 상기 층간절연막 간의 단차를 완화하기 위해 상기 도전 패턴을 포함하는 전면에 절연막을 증착하는 단계, 상기 절연막 상에 하드마스크, 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각마스크로 상기 하드마스크를 식각하는 단계, 및 상기 하드마스크를 식각마스크로 콘택 예정지역을 식각하여 콘택홀을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 소자분리막(42)이 형성된 반도체 기판(41) 상에 게이트 절연막(43), 게이트 전도막(44) 및 게이트 하드마스크(45)의 순서로 적층된 게이트 패턴(G)을 형성한다.
이 때, 게이트 패턴(G) 형성 방법은 먼저 반도체 기판(41) 상에 게이트 절연막(43)을 형성한 후, 게이트 절연막(43) 상에 게이트 전도막(44) 및 게이트 하드마스크(45)를 차례로 증착한다. 그리고 나서, 게이트 하드마스크(45) 상에 게이트 전극을 패터닝하기 위한 포토레지스트 패턴(도시 생략)을 형성하고, 포토레지스트 패턴을 식각마스크로 게이트 하드마스크(45)를 식각한 후에, 포토레지스트 패턴을 스트립하며, 게이트 하드마스크(45)를 식각마스크로 하여 게이트 전도막(44) 및 게이 트 절연막(43)을 동시에 패터닝한다.
계속해서, 게이트 패턴(G)을 포함하는 전면에 스페이서 물질을 증착하고 스페이서 식각을 진행하여 게이트 패턴(G)의 측면에 게이트 스페이서(46)를 형성한다.
이어서, 게이트 패턴(G)을 포함하는 반도체 기판(41) 전면에 산화막 계열의 층간절연막(47)을 증착한다.
층간절연막(47)을 산화막 계열의 물질막으로 이용할 경우에는 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phospho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.
이어서, 도 4b에 도시된 바와 같이, 게이트 패턴(G)의 게이트 하드마스크(45) 상부가 노출되도록 CMP 또는 전면 식각을 진행하여 층간절연막(47)을 평탄화시킨다. 평탄화 공정을 진행한 결과 게이트 하드마스크(45)보다 층간절연막(47)이 더 리세스됨을 알 수 있다. 이는 게이트 하드마스크(45)와 층간절연막(47)의 연마 선택비가 다르기 때문에 발생하는 것이다. 따라서, 리세스가 유발된 지역의 미세 단차를 없애기 위해 평탄화된 전면에 절연막(48)을 증착한다.
이 때, 절연막(48)은 50Å∼500Å의 두께를 갖고, TEOS, HDP 산화막 등을 사용한다. 계속해서, 절연막(48) 상에 하드마스크(49)를 증착한다. 하드마스크(49)는 SiN, SiON, W, Poly Si과 같은 물질을 사용한다.
이어서, 도 4c에 도시된 바와 같이, 콘택홀을 형성하기 위해 하드마스크(48), 유기 반사방지막(도시 생략)을 차례로 증착하고, 유기 반사방지막 상의 일부 영역에 포토레지스트 패턴(50)을 증착한다.
이어서, 도 4d에 도시된 바와 같이, 포토레지스트 패턴(50)을 식각마스크로 하드마스크(49a)를 식각한 후, 포토레지스트 패턴(50)을 스트립한다. 계속해서, 식각된 하드마스크(49a)를 식각마스크로 절연막(48a), 층간절연막(47)을 식각하여 게이트 패턴(G) 사이의 반도체 기판(41)을 노출시키는 콘택홀(51)을 형성한다.
상술한 바와 같이, 층간절연막을 평탄화하는 과정에서 게이트 하드마스크와 층간절연막의 연마 선택비가 다른 이유로, 층간절연막이 더 식각되는 리세스 구조가 만들어지고, 리세스 구조에 따른 미세 단차를 없애기 위해, 평탄화된 층간절연막 상에 절연막을 증착하므로써 미세 단차를 완화하고, 콘택홀 식각 공정을 실시하면, SAC 페일 또는 콘택 낫 오픈과 같은 소자의 디펙트를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 SAC 형성시 콘택 낫 오픈과 같은 결함을 방지하고 게이트 전도층 하드마스크 손실에 의한 SAC 페일을 방지하므로써 반도체 소자의 접합 누설 특성을 개선하여 소자의 리프레시 특성을 향상시킬 수 있는 효과가 있다.
또한, 콘택 식각 타겟을 증가하지 않으면서도 콘택 식각 마진을 개선할 수 있는 효과가 있다.

Claims (5)

  1. 반도체 기판 상에 도전 패턴을 형성하는 단계;
    상기 도전 패턴을 포함하는 상기 반도체 기판 전면에 층간절연막을 형성하는 단계;
    상기 도전 패턴 상부 표면이 노출되도록 CMP를 진행하는 단계;
    CMP 후 발생한 상기 도전 패턴과 상기 층간절연막 간의 단차를 완화하기 위해 상기 도전 패턴을 포함하는 전면에 절연막을 증착하는 단계;
    상기 절연막 상에 하드마스크, 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 상기 하드마스크를 식각하는 단계; 및
    상기 하드마스크를 식각마스크로 콘택 예정지역을 식각하여 콘택홀을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1항에 있어서,
    상기 절연막은 50Å∼500Å의 두께를 갖는 반도체 소자 제조 방법.
  3. 제 1항에 있어서,
    상기 절연막은 TEOS, HDP 산화막을 사용하는 반도체 소자 제조 방법.
  4. 제 1항에 있어서,
    상기 도전 패턴은 게이트 패턴, 비트라인, 금속 배선 중 어느 하나를 포함하는 반도체 소자 제조 방법.
  5. 제 1항에 있어서,
    상기 절연막 상에 하드마스크, 포토레지스트 패턴을 형성하는 단계는,
    상기 하드마스크를 형성하고, 유기 반사방지막을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
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KR100897249B1 (ko) * 2006-11-10 2009-05-14 주식회사 하이닉스반도체 반도체 소자의 콘택홀 형성 방법

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