JP2008166750A - ランディングプラグコンタクトを備える半導体素子の製造方法 - Google Patents

ランディングプラグコンタクトを備える半導体素子の製造方法 Download PDF

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Abstract

【課題】オートアライメントコンタクトを利用したコンタクト形成の際、高い縦横比によるエッチングターゲットの増加を防止でき、オートアライメントコンタクトエッチングに用いるハードマスクによる段差を克服し、後続のパターニングを容易に行い、かつ、処理を単純化させることができる半導体素子の製造方法を提供すること。
【解決手段】パターン22〜24が形成された半導体基板21上にエッチングバリア膜25を形成するステップ、エッチングバリア膜上に層間絶縁膜26Bを形成するステップ、層間絶縁膜を平坦化するステップ、層間絶縁膜をリセスさせるステップ、層間絶縁膜上にハードマスクパターン200Bを形成するステップ、層間絶縁膜をエッチングしてコンタクトホール201を形成するステップ、コンタクトホールの底のエッチングバリア膜をエッチングするステップ、及び、コンタクトホール内にプラグコンタクトを形成するステップを含む。
【選択図】図2G

Description

本発明は、半導体素子の製造方法に関し、特に、ランディングプラグコンタクトを備える半導体素子の製造方法に関する。
半導体素子の製造工程において、集積度の向上のために、ランディングプラグコンタクト(Landing Plug Contact)技術が採用されている。ランディングプラグコンタクトには、主にホール型(Hole type)とバー型(Bar type)の2種類の形がある。特に、バー型のランディングプラグコンタクトは、0.16μm以下の高集積半導体素子にて採択され、60nm級の高集積半導体素子まで使用されている。
バー型ランディングプラグコンタクト(Bar type LPC)は、後続の化学的機械的研磨CMP(Chemical Mechanical Polishing)法を利用した分離(Isolation)工程を必要とするため、オートアライメントコンタクトSAC(Self Aligned Contact)に必要なゲートハードマスクの厚さは、相対的に極めて厚くなる。
60nm級の半導体素子を画定するために必要なゲートハードマスクの厚さは、2200Å以上が要求される。
したがって、60nm級以下のより高集積度の素子を製造するためには、ゲートハードマスクの厚さが増加することで縦横比が更に増加し、このような高い縦横比を有するコンタクトの画定(Contact Define)能力が必要となり、安定したDRAM製造工程の確保が困難な実情である。更に、これらコンタクトは、多量のポリマー(High Polymer)が発生するエッチング条件であるオートアライメントコンタクトSACで形成されるため、エッチングターゲットの増加は工程の難易度を更に増加させる。
前述した問題点は、オートアライメントコンタクトを利用するビットラインコンタクト又はストレージノードコンタクトでも発生する。
本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的は、オートアライメントコンタクトを利用したコンタクト形成の際、高い縦横比によるエッチングターゲットの増加を防止できる半導体素子の製造方法を提供することにある。
本発明の他の目的は、オートアライメントコンタクトエッチングの際に用いるハードマスクによる段差を克服し、後続のパターニングを容易に行うことができ、かつ、処理を単純化させることができる半導体素子の製造方法を提供することにある。
そこで、上記の目的を達成するために、本発明に係る半導体素子の製造方法は、複数のパターンが形成された半導体基板上にエッチングバリア膜を形成するステップと、該エッチングバリア膜上に層間絶縁膜を形成するステップと、該層間絶縁膜を平坦化するステップと、平坦化された該層間絶縁膜を一部リセスさせるステップと、平坦化され且つリセスされた前記層間絶縁膜上にハードマスクパターンを形成するステップと、リセスされた前記層間絶縁膜をエッチングしてコンタクトホールを形成するステップと、該コンタクトホールの底のエッチングバリア膜をエッチングするステップと、前記コンタクトホール内にプラグコンタクトを形成するステップとを含むことを特徴としている。
前記ハードマスクパターンを形成する前記ステップは、平坦化され且つリセスされた前記層間絶縁膜上に第1ハードマスクを形成するステップと、該第1ハードマスク上に流動性のある第2ハードマスクを形成するステップと、前記第2ハードマスク上に感光膜パターンを形成するステップと、前記第2ハードマスクをエッチングするステップと、前記第1ハードマスクをエッチングするステップとを含むことができる。また、前記第1ハードマスクは、前記層間絶縁膜に対して高いエッチング選択比を有する物質で形成され、前記第2ハードマスクは、シリコンが含有された有機物で形成されることができる。また、前記第1ハードマスクは、アモルファスカーボン又はスピンオンカーボンで形成されることができる。また、前記第2ハードマスクは、シリコンが含有された感光膜であることができる。
本発明によれば、ランディングプラグコンタクトエッチングに必要な層間絶縁膜の厚さを減少させることができ、このような厚さの減少は、縦横比の減少を実現してエッチングターゲットを減少させることができ、また、ノットオープン(not open)などの素子の不良を防止することができる。
また、本発明は、エッチングターゲットの減少によりオートアライメントコンタクトエッチングの際に発生するゲートハードマスクの損失量を減少させることができ、ゲートハードマスクの高さを更に減少させて、ゲートパターンの高さを減少させることができるという効果を奏する。
なお、本発明は、アモルファスカーボンハードマスクを用いるとき、パターンのために形成するSiON、PE−TEOSなどの追加の絶縁層蒸着を形成する工程を省略して、全体として工程を単純化させることができるという効果を奏する。
以下、添付された図面を参照して本発明の好ましい実施形態を更に詳細に説明する。
(第1の実施形態)
図1A〜図1Gは、本発明の第1の実施形態に係る半導体素子の製造方法を、工程の順序に従って示す断面図である。
図1Aに示すように、半導体基板11上に複数のゲートパターンを形成する。このとき、ゲートパターンは、ゲート酸化膜12、ゲート電極13、及びゲートハードマスク14を順次積層した後、ライン型にパターニングしたものである。ここで、ゲート電極13は、ポリシリコン、又はポリシリコン及びタングステンの積層であり得、ゲートハードマスク14は、窒化膜である。
次いで、ゲートパターンが形成された半導体基板11の全面にエッチングバリア膜15を形成する。このとき、エッチングバリア膜15は、窒化膜であり、後続のオートアライメントコンタクトSACエッチングを利用したランディングプラグコンタクトエッチングの際、エッチングバリアの役割を果たす。したがって、エッチングバリア膜15として用いられる窒化膜は、「LPC Nitride」と呼ぶことができる。
続いて、エッチングバリア膜15上にゲートパターン間をギャップフィル(充填)する研磨された層間絶縁膜ILD(Inter Layer Dielectrics)16を形成する。当該研磨された層間絶縁膜16は、エッチングバリア膜15上に絶縁膜を形成し、この絶縁膜に対して、ゲートパターン上で停止することをターゲットに化学的機械的研磨CMPを行って形成される。この処理を「ILD CMP」という。窒化膜であるエッチングバリア膜15の表面で研磨が停止することが望ましいが、エッチングバリア膜15が研磨された場合には、ゲートハードマスク14で研磨が停止する。
望ましくは、研磨された層間絶縁膜16を、酸化膜系の物質で形成する。この酸化膜系の物質は、例えば、BPSG(Boron Phosphorous Silicate Glass)、PSG(Phosphorous Silicate Glass)、又はTEOS(Tetra Ethyl Ortho Silicate)からなる群の中から選択される物質である。
図1Bに示すように、研磨された層間絶縁膜16を一部リセスさせて、即ち層間絶縁膜16に凹部を形成してゲートパターンの上及び側壁の一部を突出させる。このとき、研磨された層間絶縁膜16の一部をリセスさせるためのエッチングは、ウェットエッチング又はドライエッチングであることができ、ウェットエッチングの場合、エクスシチュー(ex−situ)又はインシチュー(in−situ)で、稀釈したフッ酸溶液DHF(Dilute HF:HF及びHOを混合した溶液)又はBOE(Buffered Oxide Etchant:HF及びNHFを混合した溶液)を用いて行う。そして、ドライエッチングには、研磨された層間絶縁膜16が酸化膜であるため、酸化膜をエッチングできるガス、例えば、CF/Oの混合ガスを用いる。
研磨された層間絶縁膜16は、図面符号「16A」のように、ゲートパターン間において、エッチングバリア膜15の表面から一定の高さ(図面符号「H1」)を有して残留する(以下、残留する層間絶縁膜16を残留層間絶縁膜16Aと記す)。このとき、残留層間絶縁膜16Aの上部表面は、少なくともゲート電極13とゲートハードマスク14との接触面(境界面)よりも高い位置にある。
すなわち、残留層間絶縁膜16Aの厚さH1は、後続のランディングプラグを形成するための化学的機械的研磨CMP後に残留する厚さよりも更に厚い厚さで残留させなければならない。その理由は、ランディングプラグを形成するための化学的機械的研磨CMP後、隣接するランディングプラグどうしのショートが発生しないようにするためである。
前述のような残留層間絶縁膜16のリセス処理により、後続のオートアライメントコンタクトエッチング時にエッチングされるべき残留層間絶縁膜16Aのエッチングターゲット(エッチングにより除去する量)を減少させることができる。これにより、ゲートハードマスク14の厚さを増加させなくてもよいという更なる効果を得る。詳しく説明すると、ランディングプラグコンタクト形成の際、ゲートハードマスクの損失量に鑑みて、ランディングプラグコンタクト形成前にゲートハードマスクを予め十分に厚く蒸着する。従って、層間絶縁膜のエッチングターゲットを減少させれば、ゲートハードマスクの厚さを増加させる必要がなくなるのである。
図1Cに示すように、残留層間絶縁膜16Aにより発生したゲートパターン間のギャップが完全にギャップフィルされるようハードマスク17を形成する。このとき、ハードマスク17を、窒化膜及び酸化膜に対する十分な選択比を有する物質で形成する。望ましくは、ハードマスク17を、アモルファスカーボン又は、シリコン(Si)が含有された感光膜PRで形成する。例えば、ハードマスク17をアモルファスカーボンで形成する場合、アモルファスカーボン上にエッチング選択比を有するSiON膜を更に形成することが好ましい。また、SiON膜の代りに、アモルファスカーボン上に酸化膜系の物質、例えば、TEOS(Tetra Ethyl Ortho Silicate)膜を更に形成することもできる。
上記したハードマスク17は、後続のランディングプラグコンタクトエッチングの際に用いられるハードマスクである。したがって、ハードマスク17を、「LPC Hard Mask」と呼ぶことができる。
一方、ハードマスク17上に表面屈曲が存在する場合、均一性のために、平面OBARC膜(Organic Bottom Anti Reflective Coating layer)を更に塗布することができる。
図1Dに示すように、ハードマスク17上に感光膜を塗布した後、フォトマスクを用いた露光及び現像処理を行って感光膜パターン18を形成する。この感光膜パターン18は、ランディングプラグコンタクトマスク(LPC Mask)と呼ばれ、バー型又はホール型のコンタクトホールを画定するマスクである。このうち、バー型コンタクトマスクを用いることが好ましい。
次いで、感光膜パターン18を利用したランディングプラグコンタクトエッチングを行う。このとき、ランディングプラグコンタクトエッチングには、前述したように、オートアライメントコンタクトエッチング法を採用する。
ランディングプラグコンタクトエッチングでは、まず、ハードマスク17をエッチングする。このとき、ハードマスク17のエッチングを、窒化膜及び酸化膜に対して十分な選択比を有するエッチング条件で行い、ゲートパターン間に存在するハードマスク17がエッチングされるようにする。
したがって、感光膜パターン18の形が転写されたハードマスクパターン17Aが形成され、感光膜パターン18は、ハードマスク17のエッチング時に一部を消耗し、図面符号「18A」のような厚さで残留し得る。
図1Eに示すように、ゲートパターン間に存在するハードマスク17をエッチングした後に露出する残留層間絶縁膜16Aをエッチングする。このとき、残留層間絶縁膜16Aの厚さは、図1Bにおいて行われるリセス処理により1時的にその厚さが減少するので、それだけエッチングターゲットが減少し、容易に除去することができる。特に、リセスにより、1時的に厚さを減少させた状態で残留層間絶縁膜16Aをエッチングすることから、コンタクトホールが開放されない不良、即ち「ノットオープン(not open)」不良が発生しない。図面符号「16B」は、層間絶縁膜パターンを示す。
残留層間絶縁膜16Aのエッチング中に、感光膜パターン18Aは全て除去されて残留せず、これにより、ハードマスクパターン17Aが残留層間絶縁膜16Aのエッチングにおけるエッチングバリア層の役割を果たす。そして、残留層間絶縁膜16Aのエッチングは、エッチングバリア膜15にて停止する。
このような一連のエッチングによって、コンタクトホール100が形成される。
図1Fに示すように、残っているハードマスクパターン17Aを除去する。このとき、ハードマスクパターン17Aは、感光膜に類似した性質のアモルファスカーボンであるため、酸素を用いた除去処理によって容易に除去される。
次いで、エッチングバリア膜15を選択的にエッチングしてゲートパターン間の半導体基板11の表面を露出させる。これにより、ランディングプラグコンタクトが形成されるコンタクトホール100の底面、すなわち、半導体基板11の表面が露出する。一方、エッチングバリア膜15のエッチングには、エッチバックを利用する。図面符号「15A」は、残留エッチングバリア膜を表す。
図1Gに示すように、ゲートパターン間をギャップフィルするように導電膜を蒸着した後、エッチバック又は化学的機械的研磨CMPを行ってランディングプラグコンタクト19を形成する。このとき、ランディングプラグコンタクト19には、ポリシリコン膜を用い、エッチバック又は化学的機械的研磨の際、ゲートハードマスク14及び層間絶縁膜パターン16Bの一部を除去する。ここで、ゲートハードマスク14は、ランディングプラグコンタクトエッチングが行われた後であるため、エッチバック又は化学的機械的研磨の際に消耗しても構わない。図面符号「101」は、エッチバック又は化学的機械的研磨が行われる前の層間絶縁膜パターン16B及びゲートパターンの形状を表す。図面符号「16C」、「14A」、及び「15B」は、それぞれエッチングされた層間絶縁膜パターン、エッチングされたゲートハードマスク、及びエッチングされたエッチングバリア膜を表す。
上述した第1の実施形態は、ランディングプラグコンタクトエッチングに必要な層間絶縁膜の厚さを減少させることができ、このような厚さの減少は、縦横比の減少を実現してエッチングターゲットを減少させ、かつ、ノットオープン(not open)などの素子の不良を防止することができる。
そして、第1の実施形態は、層間絶縁膜のエッチングターゲットの減少のため、オートアライメントコンタクトエッチング時に発生するゲートハードマスクの損失量を減少させ、ゲートハードマスクの高さを更に減少させてゲートパターンの高さを減少させることができるという効果を奏する。
(第2の実施形態)
図2A〜図2Iは、本発明の第2の実施形態に係る半導体素子の製造方法を、工程の順序に従って示す断面図である。
図2Aに示すように、半導体基板21上に複数のゲートパターンを形成する。このとき、ゲートパターンは、ゲート酸化膜22、ゲート電極23、及びゲートハードマスク24を順次積層した後、ライン型にパターニングしたものである。ここで、ゲート電極23は、ポリシリコン、ポリシリコン及びタングステン、又はポリシリコン及びタングステンシリサイドの積層であり得るし、ゲートハードマスク24は、窒化膜であって、「ゲートハードマスク窒化膜」とも呼ばれる。
次に、ゲートパターンが形成された半導体基板21の全面にエッチングバリア膜25を形成する。このとき、エッチングバリア膜25は、窒化膜であり、後続のオートアライメントコンタクトSACのエッチングを利用したランディングプラグコンタクトエッチングの際、エッチングバリアの役割を果たす。したがって、エッチングバリア膜25として用いられる窒化膜は、「LPC Nitride」といえる。
次いで、エッチングバリア膜25上にゲートパターン間をギャップフィルする研磨された層間絶縁膜ILD26を形成する。当該研磨された層間絶縁膜26は、絶縁膜をエッチングバリア膜25上に形成し、この絶縁膜に対して、ゲートパターン上で停止することをターゲットに化学的機械的研磨CMPを行って形成される。この処理を、「ILD CMP」法という。窒化膜であるエッチングバリア膜25の表面で研磨が停止することが望ましいが、エッチングバリア膜25が研磨される場合には、ゲートハードマスク24で研磨が停止されるようにする。
望ましくは、研磨された層間絶縁膜26を、酸化膜系の物質で形成する。この酸化物系の物質は、例えば、BPSG(Boron Phosphorous Silicate Glass)、PSG(Phosphorous Silicate Glass)、又はTEOS(Tetra Ethyl Ortho Silicate)からなる群の中から選択される物質である。
上記のような「ILD CMP」法は、窒化膜であるエッチングバリア膜25及びゲートハードマスク24と、酸化膜である研磨された層間絶縁膜26との間に選択比を有するスラリーを採用して窒化膜物質が全面に露出し得るように行われる。
図2Bに示すように、研磨された層間絶縁膜26を一部リセスさせてゲートパターンの上部及び側壁の一部を突出させる。このとき、研磨された層間絶縁膜26の一部をリセスさせるためのエッチングは、ウェットエッチング又はドライエッチングで行うことができ、ウェットエッチングの場合、エクスシチュー又はインシチューで稀釈されたフッ酸溶液DHF(Dilute HF:HF及びHOが混合された溶液)又はBOE(Buffered Oxide Etchant:HF及びNHFが混合された溶液)を用いて行う。一方、ウェットエッチングを採用する場合には、ゲートパターンが損傷する恐れがあるが、本実施形態のでは、酸化膜をウェットエッチングする際に、エッチングされない窒化膜で形成されたエッチングバリア膜25が存在するため、ゲートパターンの損傷はない。そして、ドライエッチングには、研磨された層間絶縁膜26が酸化膜であるため、高選択比で酸化膜をエッチングできるガス、例えば、CF/Oの混合ガスを用いる。
研磨された層間絶縁膜26は、図面符号「26A」のように、ゲートパターン間において、エッチングバリア膜25の表面から一定の高さ(図面符号「H2」)を有して残留する(以下、残留する層間絶縁膜26を残留層間絶縁膜26Aと記す)。このとき、残留層間絶縁膜26Aの上部表面は、少なくともゲート電極23とゲートハードマスク24との接触面(境界面)よりも高い位置にある。
すなわち、残留層間絶縁膜26Aの厚さH2は、後続のランディングプラグコンタクトを形成するための化学的機械的研磨CMP又はエッチバックの後に残留する厚さよりも更に厚い厚さで残留させなければならない。その理由は、ランディングプラグコンタクトを形成するための化学的機械的研磨CMP又はエッチバック後、隣接したランディングプラグコンタクトどうしのショートが発生しないようにするためである。
前述のような残留層間絶縁膜26Aのリセス処理により、後続のオートアライメントコンタクトエッチング時にエッチングされるべき残留層間絶縁膜26Aのエッチングターゲット(エッチングにより除去する量)を減少させることができる。これにより、ゲートハードマスク24の厚さを増加させなくてもよいという更なる効果を得る。詳しく説明すると、ランディングプラグコンタクトの形成の際、ゲートハードマスクの損失量に鑑みて、ランディングプラグコンタクトの形成前にゲートハードマスクを予め十分に厚く蒸着することにより厚さの増加が発生したが、層間絶縁膜のエッチングターゲットを減少させると、ゲートハードマスクの厚さを増加させる必要がなくなるのである。
図2Cに示すように、残留層間絶縁膜26Aにより発生したゲートパターン間のギャップが完全にギャップフィルされるように、第1ハードマスク27Aを形成する。このとき、第1ハードマスク27Aには、窒化膜物質であるゲートハードマスク24及びエッチングバリア膜25と、酸化膜物質である残留層間絶縁膜26Aとに対して高いエッチング選択比を有する物質を用いる。望ましくは、第1ハードマスク27Aに、アモルファスカーボン又はスピンオンカーボンSOCを用いる。このように、第1ハードマスク27Aは、カーボンが含有された物質を用い、カーボンを含有することによって酸化膜及び窒化膜に対して十分な選択比を有することになり、ハードマスクの役割を果たすことができる。
次いで、第1ハードマスク27A上に第2ハードマスク27Bを形成する。このとき、第2ハードマスク27Bには、シリコン(Si)が含有された有機物、例えば、シリコンが含有された感光膜を用いる。シリコンが含有された感光膜は、反射防止膜及びハードマスクの役割を十分に果たし、シリコンが含有されることにより、通常の感光膜に比べてエッチング選択比が高くなっている。
シリコンが含有された感光膜は、流動性に優れ、第2ハードマスク27Bの下の第1ハードマスク27A上で発生する表面屈曲を効果的に緩和させることができる。このとき、第2ハードマスク27Bを、下の第1ハードマスク27Aによる段差(表面の凹凸)を緩和させ得るように、200Å〜1500Åの範囲の厚さでコーティングする。したがって、第2ハードマスク27Bとしてシリコンが含有された感光膜をコーティングすることによって、第1ハードマスク27Aとしてアモルファスカーボンを用いるときに必要であったSiON、TEOSなどを更に形成する必要がなく、工程が単純になる。
第2ハードマスク27Bとして用いられたシリコンが含有された感光膜のコーティングは、一般的なリソグラフィ工程のトラック装備を利用して可能であり、これにより、後続の有機反射防止膜(Organic Bottom ARC)及びマスク処理を一括して行うことができる。
結果的に、第1ハードマスク27A及び第2ハードマスク27Bからなるハードマスク200は、表面屈曲のない平坦な表面を有する。そして、ハードマスク200は、後続のランディングプラグコンタクトのエッチングの際に用いるハードマスクである。したがって、ハードマスク200を「LPC Hard Mask」と呼ぶことができる。
図2Dに示すように、ハードマスク200上に感光膜を塗布した後、フォトマスクを用いた露光及び現像処理を行って感光膜パターン28を形成する。この感光膜パターン28を、ランディングプラグコンタクトマスク(LPC Mask)という。そして、ハードマスク200の表面が平坦な状態であるため、感光膜パターン28を形成するための露光処理が容易である。一方、感光膜パターン28の形成前に、ハードマスク200上で表面屈曲が存在する場合、均一性のために、平面OBARC膜(Organic Bottom Anti Reflective Coating layer)を更に塗布することができる。
図2E及び図2Fに示すように、感光膜パターン28を利用してハードマスク200をエッチングする。このとき、窒化膜及び酸化膜に対して十分なエッチング選択比を有する条件でエッチングを行って、ゲートパターン間に存在するハードマスク200までエッチングされるようにする。
したがって、感光膜パターン28の形が転写されたハードマスクパターン200B(図2F参照)が形成される。更に詳しく説明すると、感光膜パターン28は、ハードマスク200のうち、第2ハードマスク27Bをエッチングするときに一部が消耗される。図面符号「28A」は残留感光膜パターンを、図面符号「27B1」はエッチングされた第2ハードマスクを、また、図面符号「200A」はエッチングされたハードマスクを表す。残留感光膜パターン28Aは、第1ハードマスク27Aをエッチングするときに全て消耗されて残留しない。併せて、エッチングされた第2ハードマスク27B1は、第1ハードマスク27Aをエッチングするときにエッチングバリア層として用いられ、一部が消耗する。図面符号「27B2」は、残留する第2ハードマスク(以下、残留第2ハードマスクと記す)を表し、図面符号「27A1」は、残留する第1ハードマスク(以下、残留第1ハードマスクと記す)を表す。
図2Gに示すように、ハードマスク200のエッチングによりハードマスクパターン200Bを形成した後、残留層間絶縁膜26Aをエッチングする。すなわち、ゲートパターン間に存在する残留層間絶縁膜26Aをエッチングする。このとき、残留層間絶縁膜26Aの高さが図2Bにおいて行われるリセス処理により、その厚さが減少したため、それだけエッチングターゲットが減少し、容易に除去することができる。特に、リセスにより、最初の層間絶縁膜26の厚さよりも厚さを減少させた状態の残留層間絶縁膜26Aをエッチングすることから、コンタクトホールが開放されない「ノットオープン(not open)」といった不良が発生しない。図面符号「26B」は、ゲートパターン間に存在する残留層間絶縁膜26Aがエッチングによって除去された後に残留している残留層間絶縁膜パターン26Aを表す。
残留層間絶縁膜26Aのエッチング中に残留第2ハードマスク27B2が全て消耗しても(点線表示は消耗したことを表す)、残留第1ハードマスク27A1がエッチングバリア層の役割を果たす。そして、ゲートパターン間に存在する残留層間絶縁膜26Aのエッチングは、エッチングバリア膜25で停止する。
前述したような一連のエッチングによって、コンタクトホール201が形成される。
図2Hに示すように、残っているハードマスクパターン200B、望ましくは、残留第1ハードマスク27A1を除去する。このとき、残留第1ハードマスク27A1が、感光膜と類似した性質のアモルファスカーボンであることから、残留第1ハードマスク27A1は、酸素を用いた除去処理により容易に除去される。ここで、残留第2ハードマスク27B2が残留しても、残留第2ハードマスク27B2が感光膜であるため、酸素により容易に除去される。
次いで、エッチングバリア膜25を選択的にエッチングしてゲートパターン間の半導体基板21の表面を露出させる。これにより、ランディングプラグコンタクトが形成されるコンタクトホール201の底面、すなわち、半導体基板21の表面が露出する。一方、エッチングバリア膜25のエッチングには、エッチバックを用いる。図面符号「25A」は、残留エッチングバリア膜を表す。
図2Iに示すように、ゲートパターン間をギャップフィルするように導電膜を蒸着した後、エッチバック又は化学的機械的研磨CMPを行ってランディングプラグコンタクト29を形成する。このとき、ランディングプラグコンタクト29には、ポリシリコン膜を用い、エッチバック又は化学的機械的研磨の際、ゲートハードマスク24及び層間絶縁膜パターン26Bの一部を除去する。ここで、ゲートハードマスク24は、ランディングプラグコンタクトエッチングが行われた後であるため、エッチバック又は化学的機械的研磨の際に消耗しても構わない。図面符号「202」は、エッチバック又は化学的機械的研磨が行われる前の層間絶縁膜パターン26B及びゲートパターンの形状を表す。図面符号「26C」、「24A」、及び「25B」は、それぞれエッチングされた層間絶縁膜パターン、エッチングされたゲートハードマスク、及びエッチングされたエッチングバリア膜を表す。
上述した第2の実施形態は、ランディングプラグコンタクトエッチングに必要な層間絶縁膜の厚さを減少させることができ、このような厚さの減少は、縦横比の減少を実現してエッチングターゲットを減少させ、また、ノットオープン(not open)などの素子の不良を防止することができる。
そして、第2の実施形態は、層間絶縁膜のエッチングターゲットの減少のため、オートアライメントコンタクトエッチング時に発生するゲートハードマスクの損失量を減少させ、ゲートハードマスクの高さを更に減少させてゲートパターンの高さを減少させることができるという効果を奏する。
更に、第2の実施形態は、アモルファスカーボンハードマスクを用いるとき、パターンのために形成するSiON、PE−TEOSなどの追加の絶縁層を形成する工程が必要な第1の実施形態とは異なり、これらの絶縁層を形成する工程を省略することによって工程を単純化させることができるという効果を奏する。また、第2の実施形態は、流動性の良いシリコンを含有した感光膜を第2ハードマスクとして用いることにより、層間絶縁膜のリセスによる表面の屈曲(段差)を緩和させることができるハードマスク構造を形成し得る。一方、第1の実施形態では、段差被覆性に優れたアモルファスカーボンをハードマスクとして用いることによって、層間絶縁膜のリセスによる段差がそのまま転写された場合、後続のリソグラフィ工程が容易ではないが、第2の実施形態は、流動性の良い第2ハードマスクを採用することによって、リセスによる段差を緩和させることができる。
上述した本発明は、ランディングプラグコンタクト形成工程と類似する工程として知られているビットラインコンタクト又はストレージノードコンタクト形成工程でも同様に採用が可能である。
上述した本発明は、ランディングプラグコンタクトエッチングに必要な層間絶縁膜の厚さを減少させることができ、このような厚さの減少は、縦横比の減少を実現してエッチングターゲットを減少させ、また、ノットオープン(not open)などの素子の不良を防止することができる。
また、本発明は、エッチングターゲットの減少によりオートアライメントコンタクトエッチングの際に発生するゲートハードマスクの損失量を減少させることができ、ゲートハードマスクの高さを更に減少させて、ゲートパターンの高さを減少させることができるという効果を奏する。
なお、本発明は、アモルファスカーボンハードマスクを用いるとき、パターンのために形成するSiON、PE−TEOSなどの追加の絶縁層蒸着を形成する工程を省略して、全体として工程を単純化させることができるという効果を奏する。
本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
本発明の第1の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の第1の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の第1の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の第1の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の第1の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の第1の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の第1の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の第2の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の第2の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の第2の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の第2の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の第2の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の第2の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の第2の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の第2の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の第2の実施形態に係る半導体素子の製造方法を示した断面図である。
符号の説明
11 半導体基板
12 ゲート酸化膜
13 ゲート電極
14、14A ゲートハードマスク
15、15A、15B エッチングバリア膜
16、16A、16B、16C 層間絶縁膜
17、17A ハードマスク
18 感光膜パターン
19 ランディングプラグコンタクト
21 半導体基板
22 ゲート酸化膜
23 ゲート電極
24、24A ゲートハードマスク
25、25A、25B エッチングバリア膜
26、26A、26B、26C 層間絶縁膜
27A、27A1 第1ハードマスク
27B、27B1、27B2 第2ハードマスク
28、28A 感光膜パターン
29 ランディングプラグコンタクト
200 ハードマスク

Claims (17)

  1. 複数のパターンが形成された半導体基板上にエッチングバリア膜を形成するステップと、
    該エッチングバリア膜上に層間絶縁膜を形成するステップと、
    該層間絶縁膜を平坦化するステップと、
    平坦化された該層間絶縁膜を一部リセスさせるステップと、
    平坦化され且つリセスされた前記層間絶縁膜上にハードマスクパターンを形成するステップと、
    リセスされた前記層間絶縁膜をエッチングしてコンタクトホールを形成するステップと、
    該コンタクトホールの底のエッチングバリア膜をエッチングするステップと、
    前記コンタクトホール内にプラグコンタクトを形成するステップと
    を含むことを特徴とする半導体素子の製造方法。
  2. 前記ハードマスクパターンが、少なくとも流動性のある物質を含み、
    リセスされた前記層間絶縁膜をエッチングしてコンタクトホールを形成する前記ステップが、オートアライメントコンタクトエッチングで行われることを特徴とする請求項1に記載の半導体素子の製造方法。
  3. 前記ハードマスクパターンを形成する前記ステップが、
    平坦化され且つリセスされた前記層間絶縁膜上に第1ハードマスクを形成するステップと、
    該第1ハードマスク上に流動性のある第2ハードマスクを形成するステップと、
    該第2ハードマスク上に感光膜パターンを形成するステップと、
    前記第2ハードマスクをエッチングするステップと、
    前記第1ハードマスクをエッチングするステップと
    を含むことを特徴とする請求項1に記載の半導体素子の製造方法。
  4. 前記第1ハードマスクが、前記層間絶縁膜に対して高いエッチング選択比を有する物質で形成され、
    前記第2ハードマスクが、シリコンが含有された有機物で形成されることを特徴とする請求項3に記載の半導体素子の製造方法。
  5. 前記第1ハードマスクが、アモルファスカーボン又はスピンオンカーボンで形成されることを特徴とする請求項4に記載の半導体素子の製造方法。
  6. 前記第2ハードマスクが、シリコンが含有された感光膜であることを特徴とする請求項4に記載の半導体素子の製造方法。
  7. 前記第2ハードマスクが、200Å〜1500Åの範囲の厚さに形成されることを特徴とする請求項6に記載の半導体素子の製造方法。
  8. リセスされた前記層間絶縁膜の上面が、
    少なくともゲート電極とゲートハードマスクとの接触面よりも、半導体基板から高く位置することを特徴とする請求項1に記載の半導体素子の製造方法。
  9. リセスされた前記層間絶縁膜の厚さが、
    前記プラグコンタクトを形成するときに残留する前記層間絶縁膜の厚さよりも更に厚く形成されることを特徴とする請求項1に記載の半導体素子の製造方法。
  10. 前記層間絶縁膜をリセスさせる前記ステップが、
    ウェットエッチング又はドライエッチングで行われることを特徴とする請求項1に記載の半導体素子の製造方法。
  11. 前記コンタクトホールの底のエッチングバリア膜をエッチングする前記ステップの前に、
    前記コンタクトホールを形成した後に残留するハードマスクパターンを除去するステップを更に含むことを特徴とする請求項1に記載の半導体素子の製造方法。
  12. 前記プラグコンタクトを形成する前記ステップが、
    前記コンタクトホールを満たすまで全面に導電膜を形成するステップと、
    該導電膜を選択的に除去して互いに分離される複数の前記ランディングプラグコンタクトを形成するステップと
    を含むことを特徴とする請求項1に記載の半導体素子の製造方法。
  13. 前記導電膜が、ポリシリコンで形成されることを特徴とする請求項12に記載の半導体素子の製造方法。
  14. 前記導電膜の選択的な除去が、エッチバック又は化学的機械的研磨により行われることを特徴とする請求項12に記載の半導体素子の製造方法。
  15. 前記プラグコンタクトが、
    ランディングプラグコンタクト、ビットラインコンタクト、及びストレージノードコンタクトの中から選択されるいずれか1つのコンタクトであることを特徴とする請求項12に記載の半導体素子の製造方法。
  16. 前記エッチングバリア膜が窒化膜で形成され、
    前記層間絶縁膜が酸化膜で形成され、
    前記半導体基板上に形成された前記パターンが、ゲートハードマスク窒化膜を備えるゲートパターンであることを特徴とする請求項1〜15のいずれか1項に記載の半導体素子の製造方法。
  17. 前記層間絶縁膜をリセスさせる前記ステップが、
    稀釈されたフッ酸溶液又はBOE溶液を用いて、インシチュー又はエクシチューで行われることを特徴とする請求項16に記載の半導体素子の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015189784A (ja) * 2014-03-27 2015-11-02 日立化成株式会社 研磨剤、研磨剤用貯蔵液及び研磨方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7563702B2 (en) * 2006-04-28 2009-07-21 Hynix Semiconductor Inc. Method for fabricating semiconductor device
KR101185988B1 (ko) * 2009-12-30 2012-09-25 에스케이하이닉스 주식회사 반도체 메모리소자의 랜딩플러그컨택 형성방법
US10600687B2 (en) * 2017-04-19 2020-03-24 Tokyo Electron Limited Process integration techniques using a carbon layer to form self-aligned structures
US11404317B2 (en) * 2019-09-24 2022-08-02 International Business Machines Corporation Method for fabricating a semiconductor device including self-aligned top via formation at line ends

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11186392A (ja) * 1997-07-23 1999-07-09 Sgs Thomson Microelettronica Spa 半導体電子デバイスが集積化された積層体のプレーナ法
JP2005129938A (ja) * 2003-10-23 2005-05-19 Hynix Semiconductor Inc 微細なパターンを有する半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4891303A (en) * 1988-05-26 1990-01-02 Texas Instruments Incorporated Trilayer microlithographic process using a silicon-based resist as the middle layer
KR100317327B1 (ko) * 1999-03-13 2001-12-22 김영환 반도체 소자의 제조방법
KR20030096660A (ko) 2002-06-17 2003-12-31 주식회사 하이닉스반도체 반도체소자 제조방법
KR100495909B1 (ko) * 2002-12-30 2005-06-17 주식회사 하이닉스반도체 하드마스크의 경사 프로파일을 방지할 수 있는 ArF노광원을 이용한 반도체소자 제조 방법
KR100670706B1 (ko) * 2004-06-08 2007-01-17 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성 방법
KR100611776B1 (ko) * 2004-10-06 2006-08-10 주식회사 하이닉스반도체 반도체 소자 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11186392A (ja) * 1997-07-23 1999-07-09 Sgs Thomson Microelettronica Spa 半導体電子デバイスが集積化された積層体のプレーナ法
JP2005129938A (ja) * 2003-10-23 2005-05-19 Hynix Semiconductor Inc 微細なパターンを有する半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015189784A (ja) * 2014-03-27 2015-11-02 日立化成株式会社 研磨剤、研磨剤用貯蔵液及び研磨方法

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