KR100317327B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 질화막과 폴리 실리콘이 적층된 구조의 하드 마스크를 사용하여 보다 안정적이며, 이후 공정들에서 공정 마진을 확보할 수 있도록 한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판상에 절연막을 개재하여 비트 라인을 형성하는 단계와, 상기 비트 라인을 포함한 전면에 층간 절연막 및 평탄화층을 형성하는 단계와, 상기 평탄화층상에 질화막 및 폴리 실리콘으로 적층된 하드 마스크층을 형성하는 단계와, 상기 하드 마스크층을 선택적으로 패터닝하는 단계와, 상기 패터닝된 하드 마스크층의 양측면에 측벽 스페이서를 형성하는 단계와, 상기 하드 마스크층 및 측벽 스페이서를 마스크로 이용하여 상기 평탄화층 및 층간 절연막 그리고 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 전면에 플러그용 전도층을 형성하고 에치백 공정을 실시하여 상기 콘택홀 내부에 플러그를 형성하는 단계와, 상기 플러그를 포함한 전면에 산화막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 공정에 관한 것으로, 특히 공정 마진(Margin)을 향상시키는데 적당한 반도체 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 절연막(12)을 형성하고, 상기 절연막(12)상에 일정한 간격을 갖는 비트 라인(13)을 형성한다.
이어, 상기 비트 라인(13)을 포함한 전면에 ILD(Inter Layer Directic)막(14)을 형성하고, 상기 ILD막(14)상에 BPSG(BoronPhosphorusSilicate Glass)(15)을 형성하여 표면을 평탄화시키고, 상기 BPSG(15)상에 하드 마스크(Hard Mask)용 제 1 폴리 실리콘(16)을 형성한다.
도 1b에 도시한 바와 같이, 상기 제 1 폴리 실리콘(16)상에 제 1 포토레지스트(17)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트(17)를 패터닝(Patterning)한다.
이어, 상기 패터닝된 제 1 포토레지스트(17)를 마스크로 이용하여 상기 제 1 폴리 실리콘(16)을 선택적으로 제 1 폴리 실리콘 패턴(16a)을 형성한다.
도 1c에 도시한 바와 같이, 상기 제 1 포토레지스트(17)를 제거하고, 상기 제 1 폴리 실리콘 패턴(16a)을 포함한 반도체 기판(11)의 전면에 제 2 폴리 실리콘을 형성한 후, 전면에 에치백(Etch back) 공정을 실시하여 상기 제 1 폴리 실리콘 패턴(16a)의 양측면에 제 2 폴리 실리콘 측벽(18)을 형성한다.
이어, 상기 제 1 폴리 실리콘 패턴(16a) 및 제 2 폴리 실리콘 측벽(18)을 마스크로 이용하여 상기 BPSG(15)와 층간 절연막(14) 및 절연막(12)을 선택적으로 제거하여 반도체 기판(11)의 표면이 소정부분 노출되도록 제 1 콘택홀(19)을 형성한다.
도 1d에 도시한 바와 같이, 상기 제 1 콘택홀(19)을 포함한 반도체 기판(11)의 전면에 제 3 폴리 실리콘을 형성하고, 상기 제 3 폴리 실리콘의 전면에 에치백 공정을 실시하여 상기 제 1 콘택홀(19)의 내부에 제 3 폴리 실리콘 플러그(20)를 형성한다.
이때 상기 제 3 폴리 실리콘의 에치백하여 제 3 폴리 실리콘 플러그(20)를 형성할 때 제 2 폴리 실리콘 측벽(18)과 제 1 폴리 실리콘 패턴(16a)이 제거되도록 전면에 오버에치(Over Etch)를 실시한다.
도 1e에 도시한 바와 같이, 상기 제 3 폴리 실리콘 플러그(20)를 포함한 반도체 기판(11)의 전면에 에칭 스톱퍼(Etching Stopper)용 질화막(21)을 형성하고, 상기 질화막(21)상에 TEOS(Tetra Ethyl Ortho Silicate)막(22)을 형성한다.
이어, 상기 TEOS막(22)상에 제 2 포토레지스트(23)를 도포한 후, 노광 및 현상공정으로 제 2 포토레지스트(23)를 패터닝한다.
도 1f에 도시한 바와 같이, 상기 패터닝된 제 2 포토레지스트(23)를 마스크로 이용하여 상기 제 3 폴리 실리콘 플러그(20)가 노출되도록 TEOS막(22) 및 질화막(21)을 선택적으로 제거하여 제 2 콘택홀(24)을 형성한다.
여기서 상기 제 3 폴리 실리콘 플러그(20)을 형성할 때 오버에치에 의하여제 3 폴리 실리콘 플러그(20)가 제 1 콘택홀(19)의 내부에 깊이 형성되어 있기 때문에 제 3 폴리 실리콘 플러그(20)의 표면이 노출되도록 TEOS막(22)과 질화막(21)을 제거함으로써 제 2 콘택홀(24)의 프로파일이 불량하게 형성된다.
따라서 이후 공정에서 공정 마진이 저하된다.
이후, 도면에는 도시하지 않았지만, 상기 제 2 포토레지스트(23)를 제거하고, 통상적인 공정으로 상기 제 3 폴리 실리콘 플러그(20)와 전기적으로 연결되는 캐패시터를 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 플러그를 형성하기 위한 콘택홀 형성시 하드 마스크용 폴리 실리콘이 남아 있어 플러그용 폴리 실리콘을 증착한 후에 에치백 공정을 진행할 때 하드 마스크용 폴리 실리콘까지 에치해야 하므로 오버에치에 의하여 콘택홀내부에 형성되는 플러그의 손실이 심하게 발생하여 비트라인과 캐패시터 사이에 숏트(Short)가 발생한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 질화막과 폴리 실리콘이 적층된 구조의 하드 마스크를 사용하여 플러그의 리세스(Recess)량을 최소화함으로써 캐패시터의 제조공정을 보다 안정적이며, 충분한 공정을 확보할 수 있도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 절연막
33 : 비트 라인 34 : ILD막
35 : BPSG 36 : 질화막
37 : 제 1 폴리 실리콘 38 : 제 1 포토레지스트
39 : 제 2 폴리 실리콘 측벽 40 : 제 1 콘택홀
41 : 제 3 폴리 실리콘 플러그 42 : TEPS막
43 : 제 2 포토레지스트 44 : 제 2 콘택홀
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판상에 절연막을 개재하여 비트 라인을 형성하는 단계와, 상기 비트 라인을 포함한 전면에 층간 절연막 및 평탄화층을 형성하는 단계와, 상기 평탄화층상에 질화막 및 폴리 실리콘으로 적층된 하드 마스크층을 형성하는 단계와, 상기 하드 마스크층을 선택적으로 패터닝하는 단계와, 상기 패터닝된 하드 마스크층의 양측면에 측벽 스페이서를 형성하는 단계와, 상기 하드 마스크층 및 측벽 스페이서를 마스크로 이용하여 상기 평탄화층 및 층간 절연막 그리고 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 전면에 플러그용 전도층을 형성하고 에치백 공정을 실시하여 상기 콘택홀 내부에 플러그를 형성하는 단계와, 상기 플러그를 포함한 전면에 산화막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(31)상에 절연막(32)을 형성하고, 상기 절연막(32)상에 일정한 간격을 갖는 비트 라인(33)을 형성한다.
이어, 상기 비트 라인(33)을 포함한 전면에 ILD막(34)을 형성하고, 상기 ILD막(34)상에 평탄화층으로 BPSG(35)을 형성하고, 상기 BPSG(35)상에 하드마스크(Hard Mask)용 질화막(36)과 제 1 폴리 실리콘(37)을 차례로 형성한다.
여기서 상기 질화막(36)과 제 1 폴리 실리콘(37)으로 적층된 하드 마스크 대신에 질화막과 산화막 그리고 폴리 실리콘으로 적층된 하드 마스크를 사용할 수도 있다.
도 2b에 도시한 바와 같이, 상기 제 1 폴리 실리콘(37)상에 제 1 포토레지스트(38)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트(38)를 패터닝한다.
이어, 상기 패터닝된 제 1 포토레지스트(38)를 마스크로 이용하여 상기 제 1 폴리 실리콘(37)과 질화막(36)을 선택적으로 제 1 폴리 실리콘 패턴(37a)과 질화막 패턴(36a)을 형성한다.
도 2c에 도시한 바와 같이, 상기 제 1 포토레지스트(38)를 제거하고, 상기 제 1 폴리 실리콘 패턴(37a)을 포함한 반도체 기판(31)의 전면에 제 2 폴리 실리콘을 형성한 후, 전면에 에치백 공정을 실시하여 상기 제 1 폴리 실리콘 패턴(37a)과 질화막 패턴(36a)의 양측면에 제 2 폴리 실리콘 측벽(39)을 형성한다.
이어, 상기 제 1 폴리 실리콘 패턴(37a) 및 제 2 폴리 실리콘 측벽(39)을 마스크로 이용하여 상기 BPSG(35)와 층간 절연막(34) 및 절연막(32)을 선택적으로 제거하여 반도체 기판(31)의 표면이 소정부분 노출되도록 제 1 콘택홀(40)을 형성한다.
도 2d에 도시한 바와 같이, 상기 제 1 콘택홀(40)을 포함한 반도체 기판(31)의 전면에 제 3 폴리 실리콘을 형성하고, 상기 제 3 폴리 실리콘의 전면에 에치백 공정을 실시하여 상기 제 1 콘택홀(40)의 내부에 제 3 폴리 실리콘 플러그(41)를형성한다.
여기서 상기 질화막 패턴(36a)의 측면 및 상부에 형성된 제 2 폴리 실리콘 측벽(39)과 제 1 폴리 실리콘 패턴(37a)은 제 3 폴리 실리콘 에치백 공정시 함께 제거되고, 이때 상기 질화막 패턴(36a)은 에칭 스톱퍼층을 사용되며, 상기 질화막 패턴(36a)도 표면으로부터 소정두께가 제거된다.
따라서 상기 제 1 콘택홀(40) 내부에 형성되는 제 3 폴리 실리콘 플러그(41)의 손실을 최소화할 수 있고, 상기 질화막 패턴(36a)의 에지(Edge)부분을 라운드(Round)하게 형성할 수 있다.
도 2e에 도시한 바와 같이, 상기 제 3 폴리 실리콘 플러그(41)를 포함한 반도체 기판(31)의 전면에 TEOS막(42)을 형성한다.
이어, 상기 TEOS막(42)상에 제 2 포토레지스트(43)를 도포한 후, 노광 및 현상공정으로 제 2 포토레지스트(43)를 패터닝한다.
도 2f에 도시한 바와 같이, 상기 패터닝된 제 2 포토레지스트(43)를 마스크로 이용하여 상기 제 3 폴리 실리콘 플러그(41)의 표면이 노출되도록 TEOS막(42)을 선택적으로 제거하여 제 2 콘택홀(44)을 형성한다.
이후, 도면에는 도시하지 않았지만, 상기 제 2 포토레지스트(43)를 제거하고, 통상적인 공정을 이용하여 상기 제 3 폴리 실리콘 플러그(41)와 연결되는 캐패시터를 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 플러그를 형성한 후에 에칭 스톱퍼용 질화막을 형성할 필요가 없이 TEOS막을 증착하기 때문에 공정을 단순화시킬 수 있다.
둘째, 하드 마스크용 폴리 실리콘이 플러그 형성시 함께 에칭되기 때문에 플러그의 오버 에치가 발생하지 않아 플러그용 폴리 실리콘의 리세스를 최소화시킴으로써 비트라인과 캐패시터의 숏트를 방지할 수 있다.
셋째, 플러그용 폴리 실리콘의 리세스를 최소화함으로써 공정 마진을 향상시킬 수 있다.
Claims (4)
- 반도체 기판상에 절연막을 개재하여 비트 라인을 형성하는 단계;상기 비트 라인을 포함한 전면에 층간 절연막 및 평탄화층을 형성하는 단계;상기 평탄화층상에 질화막 및 폴리 실리콘으로 적층된 하드 마스크층을 형성하는 단계;상기 하드 마스크층을 선택적으로 패터닝하는 단계;상기 패터닝된 하드 마스크층의 양측면에 측벽 스페이서를 형성하는 단계;상기 하드 마스크층 및 측벽 스페이서를 마스크로 이용하여 상기 평탄화층 및 층간 절연막 그리고 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;상기 콘택홀을 포함한 전면에 플러그용 전도층을 형성하고 에치백 공정을 실시하여 상기 콘택홀 내부에 플러그를 형성하는 단계;상기 플러그를 포함한 전면에 산화막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 전도층의 에치백 공정시 폴리 실리콘과 측벽 스페이서도 함께 하드 마스크용 질화막도 표면으로부터 소정두께 만큼 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 질화막과 폴리 실리콘을 적층된 하드 마스크층 대신에 질화막과 산화막 및 폴리 실리콘으로 적층된 하드 마스크층을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 하드 마스크층을 구성하는 질화막은 에칭 스톱퍼층으로 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
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