KR20020046778A - 반도체 소자의 콘택홀 형성방법 - Google Patents

반도체 소자의 콘택홀 형성방법 Download PDF

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Abstract

본 발명은 워드 라인에 형성된 하드 마스크층을 멀티(multi) 구조로 형성하여 하드 마스크층의 손실을 줄이어 워드 라인과 플러그간에 숏트가 발생하는 것을 방지하도록 한 반도체 소자의 콘택홀 형성방법에 관한 것으로서, 반도체 기판상에 금속막 및 제 1 질화막을 차례로 형성하는 단계와, 상기 제 1 질화막상에 식각 방지막 및 제 2 질화막을 차례로 형성하는 단계와, 상기 제 2 질화막, 식각 방지막, 제 1 질화막, 금속막을 선택적으로 제거하여 워드 라인을 형성하는 단계와, 상기 워드 라인의 양측면에 절연막 측벽을 형성하는 단계와, 상기 반도체 기판의 전면에 ILD막을 형성하는 단계와, 상기 워드 라인 사이의 반도체 기판 표면이 노출되도록 상기 ILD막을 선택적으로 제거하여 콘택홀을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 콘택홀 형성방법{method for forming contact hole semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 워드 라인(word line)의 숏트(Short)를 방지하는데 적당한 반도체 소자의 콘택홀 형성방법에 관한것이다.
일반적으로 반도체 장치의 고집적화에 따라 패턴의 선폭 및 패턴간의 거리가 좁아지고 있어 셀프 얼라인 콘택(Self Align Contact : SAC)에 의한 콘택홀 형성시 공정 마진(margin)이 줄어들고 있다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 콘택홀 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래의 반도체 소자의 콘택홀 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 워드 라인용 금속막을 증착하고, 상기 금속막상에 하드 마스크(hard mask)용 질화막(13)을 형성한다.
여기서 상기 워드 라인용 금속막은 폴리 실리콘막과 텅스텐(W)막이 적층되어 형성된다.
이어, 포토 및 식각공정을 통해 상기 질화막(13)을 선택적으로 제거하고, 계속해서 상기 금속막을 선택적으로 제거하여 일정한 간격을 갖는 복수개의 워드 라인(12)을 형성한다.
도 1b에 도시한 바와 같이, 상기 워드 라인(12)을 포함한 반도체 기판(11)의 전면에 절연막을 형성하고, 상기 절연막의 전면에 에치백(etch back) 공정을 실시하여 상기 워드 라인(12)을 양측면에 절연막 측벽(14)을 형성한다.
이어, 상기 절연막 측벽(14) 및 워드 라인(12)을 포함한 반도체 기판(11)상에 ILD(Inter Layer Dielectric)막(15)을 형성한다.
도 1c에 도시한 바와 같이, 상기 ILD막(15)상에 감광막(16)을 도포한 후, 노광 및 현상공정으로 감광막(16)을 패터닝하여 콘택 영역을 정의한다.
이어, 상기 패터닝된 감광막(16)을 마스크로 이용하여 상기 워드 라인(12) 사이의 반도체 기판(11)의 표면이 노출되도록 셀프 얼라인 콘택 에칭을 통해 상기 ILD막(15)을 선택적으로 제거하여 콘택홀(17)을 형성한다.
여기서 상기 셀프 얼라인 콘택 에칭 공정시 상기 질화막(13)과 ILD막(15)과의 충분한 선택비 확보가 어려워 워드 라인(12)상에 형성된 질화막(13)의 손실(loss)이 발생하여 상기 워드 라인(12)의 표면이 노출된다.
이후 공정은 도시하지 않았지만, 상기 콘택홀(17)을 포함한 반도체 기판(11)의 전면에 폴리 실리콘막을 증착한 후 에치백이나 CMP(Chemical Mechanical Polishing) 공정을 통해 상기 콘택홀(17)의 내부에 폴리 실리콘 플러그를 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 콘택홀 형성방법에 있어서 다음과 같은 문제점을 있었다.
첫째, 셀프 얼라인 콘택 에칭 공정시 질화막과 ILD막과의 충분한 선택비 확보가 어려워 워드 라인상에 형성된 질화막의 손실(loss)이 발생함으로서 폴리 실리콘 플러그 형성시 워드 라인과 숏트로 인하여 소자의 불량(fail)이 발생한다.
둘째, 워드 라인과 폴리 실리콘 플러그의 숏트를 방지하기 위하여 질화막의 두께를 두껍게 할 경우 워드 라인 디파인(define)에 문제가 발생한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 워드 라인에 형성된 하드 마스크층을 멀티(multi) 구조로 형성하여 하드 마스크층의 손실을 줄이어 워드 라인과 플러그간에 숏트가 발생하는 것을 방지하도록 한 반도체 소자의 콘택홀 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래의 반도체 소자의 콘택홀 형성방법을 나타낸 공정단면도
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 콘택홀 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 금속막
23 : 제 1 질화막 24 : 폴리 실리콘막
25 : 제 2 질화막 26 : 절연막 측벽
27 : ILD막 28 : 감광막
29 : 콘택홀
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 콘택홀 형성방법은 반도체 기판상에 금속막 및 제 1 질화막을 차례로 형성하는 단계와, 상기 제 1 질화막상에 식각 방지막 및 제 2 질화막을 차례로 형성하는 단계와, 상기 제 2 질화막, 식각 방지막, 제 1 질화막, 금속막을 선택적으로 제거하여 워드 라인을 형성하는 단계와, 상기 워드 라인의 양측면에 절연막 측벽을 형성하는 단계와, 상기 반도체 기판의 전면에 ILD막을 형성하는 단계와, 상기 워드 라인 사이의 반도체 기판 표면이 노출되도록 상기 ILD막을 선택적으로 제거하여 콘택홀을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 콘택홀 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 콘택홀 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21)상에 워드 라인용 금속막(22)을 증착하고, 상기 금속막(22)상에 하드 마스크(hard mask)용 제 1 질화막(23)을 1000Å ~ 3000Å 두께로 형성한다.
여기서 상기 워드 라인용 금속막(22)은 폴리 실리콘막과 텅스텐(W)막이 적층되어 형성된다.
이어, 상기 제 1 질화막(23)상에 식각 방지용 폴리 실리콘막(24)을 50Å ~ 500Å 두께로 형성하고, 상기 폴리 실리콘막(24)상에 하드 마스크용 제 2 질화막(25)을 100Å ~ 1000Å 두께로 형성한다.
여기서 상기 폴리 실리콘막(24) 대신에 SiON, Al2O3, Ta2O5등을 사용할 수 있다.
도 2b에 도시한 바와 같이, 포토 및 식각공정을 통해 상기 제 2 질화막(25), 폴리 실리콘막(24), 제 1 질화막(23), 금속막(22)을 선택적으로 제거하여 일정한 간격을 갖는 복수개의 워드 라인을 형성한다.
도 2c에 도시한 바와 같이, 상기 워드 라인을 포함한 반도체 기판(21)의 전면에 절연막을 50Å ~ 500Å 두께로 형성하고, 상기 절연막의 전면에 에치백(etch back) 공정을 실시하여 상기 워드 라인의 양측면에 절연막 측벽(26)을 형성한다.
한편, 상기 절연막 측벽(26)은 플라즈마(plasma) 장비에서 CHF3/CF4/O2가스를 사용하여 100 ~ 300mT, 300 ~ 700W 공정조건으로 진행한다.
이어, 상기 절연막 측벽(26) 및 워드 라인을 포함한 반도체 기판(21)상에 ILD(Inter Layer Dielectric)막(27)을 형성한다.
여기서 상기 ILD막(27)은 BPSG(Boron Phosphorus Silicate Glass) 또는 HDP(High Density Plasma) 등을 사용하고, 그 두께는 2000Å ~ 5000Å으로 형성한다.
도 2d에 도시한 바와 같이, 상기 ILD막(27)상에 감광막(28)을 도포한 후, 노광 및 현상공정으로 감광막(28)을 패터닝하여 콘택 영역을 정의한다.
이어, 상기 패터닝된 감광막(28)을 마스크로 이용하여 상기 워드 라인 사이의 반도체 기판(21)의 표면이 노출되도록 셀프 얼라인 콘택 에칭을 통해 상기 ILD막(27)을 선택적으로 제거하여 콘택홀(29)을 형성한다.
여기서 상기 셀프 얼라인 콘택 에칭 공정시 종래에는 상기 제 1 질화막(23)과 ILD막(27)과의 충분한 선택비 확보가 어려워 제 1 질화막(23)의 손실(loss)이 발생하는데 본 발명에서는 제 1 질화막(23)상에 식각 방지층으로 형성된 폴리 실리콘막(24)에 의해 제 1 질화막(23)의 손실을 방지함으로서 상기 워드 라인의 표면이 노출된다.
한편, 상기 셀프 얼라인 콘택 에칭 공정은 C4F8/C5F8/CH2F2/Ar/O2/CF4가스를 사용하고, 30 ~ 60mT, 1500 ~ 2000W의 공정조건에서 DRM형 식각 장비를 사용한다.
이후 공정은 도시하지 않았지만, 상기 감광막(28)을 제거하고 상기 콘택홀(29)을 포함한 반도체 기판(21)의 전면에 폴리 실리콘막을 증착한 후 에치백이나 CMP 공정을 통해 상기 콘택홀(29)의 내부에 폴리 실리콘 플러그를 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 콘택홀 형성방법은 다음과 같은 효과가 있다.
즉, 셀프 얼라인 콘택 에칭 공정시 ILD막과 질화막간에 충분한 선택비를 확보하지 못해 발생하는 질화막의 손실을 방지하게 위하여 질화막상에 식각 방지막층을 형성함으로서 질화막에 손실에 의해 워드 라인이 노출되어 플러그 형성시 발생하는 워드 라인과의 숏트를 방지하여 소자의 특성 및 수율을 향상할 수 있고, 공정의 안정화를 가져올 수 있다.

Claims (4)

  1. 반도체 기판상에 금속막 및 제 1 질화막을 차례로 형성하는 단계;
    상기 제 1 질화막상에 식각 방지막 및 제 2 질화막을 차례로 형성하는 단계;
    상기 제 2 질화막, 식각 방지막, 제 1 질화막, 금속막을 선택적으로 제거하여 워드 라인을 형성하는 단계;
    상기 워드 라인의 양측면에 절연막 측벽을 형성하는 단계;
    상기 반도체 기판의 전면에 ILD막을 형성하는 단계;
    상기 워드 라인 사이의 반도체 기판 표면이 노출되도록 상기 ILD막을 선택적으로 제거하여 콘택홀을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  2. 제 1 항에 있어서, 상기 식각 방지막은 폴리 실리콘, SiON, Al2O3, Ta2O5중에서 적어도 하나를 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  3. 제 1 항에 있어서, 상기 식각 방지막은 50Å ~ 500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  4. 제 1 항에 있어서, 상기 제 1 질화막은 제 2 질화막보다 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
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US7670942B2 (en) 2005-09-28 2010-03-02 Samsung Electronics Co., Ltd. Method of fabricating self-aligned contact pad using chemical mechanical polishing process

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7166507B2 (en) 2003-02-13 2007-01-23 Samsung Electronics Co., Ltd. Semiconductor device and method for forming same using multi-layered hard mask
US7670942B2 (en) 2005-09-28 2010-03-02 Samsung Electronics Co., Ltd. Method of fabricating self-aligned contact pad using chemical mechanical polishing process

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