KR100539447B1 - 반도체 소자의 금속 배선 형성방법 - Google Patents

반도체 소자의 금속 배선 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 싱글 다마신 패턴이나 듀얼 다마신 패턴의 비아홀을 형성한 후에 표면을 따라 일정 두께의 보호막을 형성하므로, 싱글 다마신 패턴 및 비아홀의 크기를 노광장비가 갖는 해상력보다 작게 형성할 수 있을 뿐만 아니라, 이들의 형상을 조절 및 개선할 수 있어, 배선의 신뢰성을 향상시킬 수 있다.

Description

반도체 소자의 금속 배선 형성방법{Method of forming a metal line in semiconductor device}
본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 특히 싱글 다마신 패턴이나 듀얼 다마신 패턴의 비아홀의 크기를 노광장비가 갖는 해상력보다 작게 형성할 수 있을 뿐만 아니라, 이들의 형상을 조절 및 개선할 수 있어, 배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성방법에 관한 것이다.
종래 반도체 소자의 구리배선 형성방법은 싱글 다마신(single damascene) 공정으로 싱글 다마신 패턴을 형성한 후, 싱글 다마신 패턴 내에 구리를 채워 하부 구리배선을 형성하고, 듀얼(dual) 다마신 공정으로 트렌치와 비아홀로 이루어진 듀얼 다마신 패턴을 형성한 후, 듀얼 다마신 패턴 내에 구리를 채워 상부 구리배선을 형성하였다. 그런데, 소자가 고집적화 됨에 따라 요구되는 배선 폭도 작아지고, 폭이 작아짐에 따라 새로운 노광 공정이 필요하게 되었다. 즉, 배선 폭이 작아짐에 따라 종래 248 nm 광원의 KrF 레이저에서 193 nm 광원의 ArF 레이저, 157 nm 광원의 F2 레이저 등의 노광 공정이 필요하게 되었다. 이처럼 배선 폭이 작아짐에 따른 새로운 광원의 노광 장비가 필요하고 처리량(through-put)도 낮다. 그리고 새로운 장비의 투자가 절실히 요구된다. 이때 새로운 투자는 원가 경쟁력의 상실을 유발하며 고비용을 유발한다. 또한, 기술적으로는 하지의 콘택 플러그와 하부 구리배선 사이에 오정렬(misalign)이 발생되었을 때 배선과 이에 인접된 콘택 플러그 사이에 누설 전류가 발생되어 소자의 고장(fail)을 유발하였다. 이러한 문제는 여러 공정 상의 이유와 패터닝(patterning) 문제로 동일 층에서 특정 지역의 홀이나 선폭의 크기가 증가되는 현상으로 인하여 발생된다. 이러한 문제는 배선의 폭이 디자인 룰(design rule)보다 커지는 경우나 비아홀이 커지는 경우 더욱 심각하다.
따라서, 본 발명은 싱글 다마신 패턴이나 듀얼 다마신 패턴의 크기를 기존의 노광장비가 갖는 해상력보다 작게 형성할 수 있을 뿐만 아니라, 이들의 형상을 조절 및 개선할 수 있게하여, 배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성방법은 층간 절연막에 싱글 다마신 패턴이 형성된 기판이 제공되는 단계; 싱글 다마신 패턴을 포함한 상기 층간 절연막 표면을 따라 Al2O3막을 형성하는 단계; 상기 Al2O3막을 건식 식각하여 상기 싱글 다마신 패턴의 측벽에 Al2O3막 스페이서를 형성하는 단계; 전체 구조 상부에 구리 확산 방지 도전막을 형성한 후 상기 싱글 다마신 패턴이 충분히 매립되도록 구리를 형성하고 연마하여 구리 배선을 형성하는 단계를 포함한다.
또한, 반도체 소자의 금속 배선 형성방법은 하부 구리배선이 형성된 기판 상에 구리확산방지 절연막 및 층간 절연막을 형성하는 단계; 상기 층간 절연막에 비아홀을 형성하는 단계; 상기 비아홀을 포함한 상기 층간 절연막 표면을 따라 보호막을 형성하는 단계; 상기 보호막을 건식 식각하여 상기 비아홀의 측벽에 보호막 스페이서를 형성하는 단계; 및 상기 보호막 스페이서를 갖는 비아홀 부분의 상기 층간 절연막을 일정 두께 식각하여 트렌치를 형성하고, 이로 인하여 상기 비아홀 및 상기 트렌치로 이루어진 듀얼 다마신 패턴을 형성하는 단계를 포함한다.
상기에서, Al2O3막은 화학기상증착(CVD)법이나 단원자층증착(ALD)법으로 Al2O3를 1 ~ 30 nm의 두께로 증착하여 형성한다.
상기 건식 식각 공정은 10 ~ 100 sccm의 CHF3, 30 ~ 300 sccm의 CF4 및 300 ~ 2000 sccm의 Ar 기체들 이용하여 0.01 ~ 100 Torr의 압력과 500 ~ 3000 W의 전력으로 RIE 반응기에서 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 1e는 본 발명의 제 1 실시예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 제 1 층간 절연막(12)에 콘택 플러그(13)가 형성된 기판(11)이 제공되고, 콘택 플러그(13)를 포함한 제 1 층간 절연막(12) 상에 제 1 구리확산방지 절연막(14)을 형성한다. 구리확산방지 절연막(14) 상에 제 2 층간 절연막(15)을 형성한 후, 싱글 다마신 공정으로 제 2 층간 절연막(15)의 일부를 식각하여 적어도 콘택 플러그(13)와 중첩되는 싱글 다마신 패턴(16)을 형성한다. 싱글 다마신 패턴(16)은 콘택 플러그(13)와 연결되는 하부 구리배선이 형성될 부분이다.
도 1b를 참조하면, 싱글 다마신 패턴(16)을 포함한 제 2 층간 절연막(15) 표면을 따라 제 1 보호막(17)을 형성한다.
상기에서, 제 1 보호막(17)은 화학기상증착(CVD)법이나 단원자층증착(ALD)법으로 Al2O3를 1 ~ 30 nm의 두께로 증착하여 형성한다. 제 1 보호막(17)은 싱글 다마신 패턴(16)의 폭을 디자인 룰에 알맞게 조절하는 역할을 할뿐만 아니라, 싱글 다마신 패턴(16)이 오정렬 되더라도 후속 공정으로 형성될 구리배선으로부터 구리 원자가 외부로 확산되는 것을 방지하며, 또한 측벽을 이루는 제 2 층간 절연막(15)에서 발생되는 H2O 등의 아웃-개싱(out-gassing)을 방지하는 역할을 한다.
도 1c를 참조하면, 제 1 보호막(17)을 건식 식각하여 싱글 다마신 패턴(16)의 측벽에 제 1 보호막 스페이서(17S)를 형성한다.
상기에서, 제 1 보호막(17)이 Al2O3로 형성된 경우, 건식 식각 공정은 10 ~ 100 sccm의 CHF3, 30 ~ 300 sccm의 CF4 및 300 ~ 2000 sccm의 Ar 기체들 이용하여 0.01 ~ 100 Torr의 압력과 500 ~ 3000 W의 전력으로 RIE 반응기에서 실시한다.
도 1d를 참조하면, 싱글 다마신 패턴(16)의 저면을 이루는 제 1 구리확산방지 절연막(14)을 제거하고, 제 1 보호막 스페이서(17S)가 형성된 전체 구조 상부 표면을 따라 제 1 구리확산방지 도전막(18)을 형성한다.
상기에서, 제 1 구리확산방지 도전막(18)은 Ta 또는 TaN/Ta막을 약 30 nm 정도 증착한 후에 구리 시드층을 50 ~ 150 nm정도 증착하여 형성된다.
도 1e를 참조하면, 제 1 구리확산방지 도전막(18)이 형성된 싱글 다마신 패턴(16)이 충분히 매립되도록 구리를 증착하고, 약 10 L의 N2 및 약 1 L의 H2 분위기와 150 ℃온도에서 30 ~ 120분 정도 퍼니스 어닐(furnace anneal) 공정을 실시한 후, 화학적 기계적 연마 공정을 제 2 층간 절연막(15)의 표면이 노출될 때까지 실시하여 싱글 다마신 패턴(16) 내에 하부 구리배선(19)을 형성한다.
도 2a 내지 2f는 본 발명의 제 2 실시예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 소자의 단면도로서, 상기한 제 1 실시예의 하부 구리배선(19)을 형성한 후 상부 구리배선을 형성하는 공정 단계를 도시하고 있다.
도 2a를 참조하면, 하부 구리배선(19)이 형성된 기판 상에 제 2 구리확산방지 절연막(20) 및 제 3 층간 절연막(21)을 형성한다. 듀얼 다마신 공정으로 제 3 층간 절연막(21)의 일부를 식각하여 하부 구리배선(19)상의 제 2 구리확산방지 절연막(20)이 노출되는 비아홀(22)을 형성한다.
도 2b를 참조하면, 비아홀(22)을 포함한 제 3 층간 절연막(21) 표면을 따라 제 2 보호막(23)을 형성한다.
상기에서, 제 2 보호막(23)은 화학기상증착(CVD)법이나 단원자층증착(ALD)법으로 Al2O3를 1 ~ 30 nm의 두께로 증착하여 형성한다. 제 2 보호막(23)은 비아홀(22)의 폭을 디자인 룰에 알맞게 조절하는 역할을 할뿐만 아니라, 비아홀(22)이 오정렬 되더라도 후속 공정으로 형성될 구리배선으로부터 구리 원자가 외부로 확산되는 것을 방지하며, 또한 측벽을 이루는 제 3 층간 절연막(21)에서 발생되는 H2O 등의 아웃-개싱(out-gassing)을 방지하는 역할을 한다.
도 2c를 참조하면, 제 2 보호막(23)을 건식 식각하여 비아홀(22)의 측벽에 제 2 보호막 스페이서(23S)를 형성한다. 유기 버텀-반사방지막(24)을 도포하고, 유기 버텀-반사방지막(24) 상에 트렌치용 포토레지스트 패턴(25)을 형성한다. 이때, 유기 버텀-반사방지막(24) 대신 무기 버텀-반사방지막이 사용될 수 있다.
상기에서, 제 2 보호막(23)이 Al2O3로 형성된 경우, 건식 식각 공정은 10 ~ 100 sccm의 CHF3, 30 ~ 300 sccm의 CF4 및 300 ~ 2000 sccm의 Ar 기체들 이용하여 0.01 ~ 100 Torr의 압력과 500 ~ 3000 W의 전력으로 RIE 반응기에서 실시한다. 유기 버텀-반사방지막(24)은 약 80 nm정도 증착하며, 비아홀(22)이 어느 정도 유기 버텀-반사방지막(24)으로 매립된다.
도 2d를 참조하면, 트렌치용 포토레지스트 패턴(25)을 식각 마스크로 한 식각 공정으로 유기 버텀-반사방지막(24) 및 제 3 층간 절연막(21)을 일정두께 식각하여 트렌치(26)를 형성하고, 이로 인하여 비아홀(22) 및 트렌치(26)로 이루어진 듀얼 다마신 패턴(226)이 형성된다.
도 2e를 참조하면, 트렌치용 포토레지스트 패턴(25), 유기 버텀-반사방지막(24) 및 듀얼 다마신 패턴(226)의 저면을 이루는 제 2 구리확산방지 절연막(20)을 제거하고, 제 2 보호막 스페이서(23S)가 형성된 전체 구조 상부 표면을 따라 제 2 구리확산방지 도전막(27)을 형성한다.
상기에서, 제 2 구리확산방지 도전막(27)은 Ta 또는 TaN/Ta막을 약 30 nm 정도 증착한 후에 구리 시드층을 50 ~ 150 nm정도 증착하여 형성된다.
도 2f를 참조하면, 제 2 구리확산방지 도전막(27)이 형성된 듀얼 다마신 패턴(226)이 충분히 매립되도록 구리를 증착하고, 약 10 L의 N2 및 약 1 L의 H2 분위기와 150 ℃온도에서 30 ~ 120분 정도 퍼니스 어닐(furnace anneal) 공정을 실시한 후, 화학적 기계적 연마 공정을 제 3 층간 절연막(21)의 표면이 노출될 때까지 실시하여 듀얼 다마신 패턴(226) 내에 상부 구리배선(28)을 형성한다.
상기한 본 발명의 제 1 및 제 2 실시예에서, 제 1 및 제 2 보호막(17 및 23)을 적용하므로, 기존의 노광 기술을 그대로 사용하더라도 좁은 폭의 싱글 다마신 패턴(16) 및 듀얼 다마신 패턴(226)의 비아홀(22)을 형성할 수 있다.
상술한 바와 같이, 본 발명은 싱글 다마신 패턴이나 듀얼 다마신 패턴의 비아홀의 크기를 기존의 노광장비가 갖는 해상력보다 작게 형성할 수 있고, 이들의 형상을 조절 및 개선할 수 있으며, 구리배선의 구리 원소가 외부로 확산되는 것을 방지하여 누설전류 발생을 억제할 수 있고, 측벽을 이루는 층간 절연막에서 발생되는 H2O 등의 아웃-개싱(out-gassing)을 방지할 수 있어, 배선의 신뢰성을 향상시킬 수 있다.
도 1a 내지 1e는 본 발명의 제 1 실시예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 소자의 단면도.
도 2a 내지 2f는 본 발명의 제 2 실시예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: 기판 12: 제 1 층간 절연막
13: 콘택 플러그 14: 제 1 구리확산방지 절연막
15: 제 2 층간 절연막 16: 싱글 다마신 패턴
17: 제 1 보호막 17S: 제 1 보호막 스페이서
18: 제 1 구리확산방지 도전막 19: 하부 구리배선
20: 제 2 구리확산방지 절연막 21: 제 3 층간 절연막
22: 비아홀 23: 제 2 보호막
23S: 제 2 보호막 스페이서 24: 유기 버텀-반사방지막
25: 트렌치용 포토레지스트 패턴 26: 트렌치
226: 듀얼 다마신 패턴 27: 제 2 구리확산방지 도전막
28: 상부 구리배선

Claims (4)

  1. 층간 절연막에 싱글 다마신 패턴이 형성된 기판이 제공되는 단계;
    싱글 다마신 패턴을 포함한 상기 층간 절연막 표면을 따라 Al2O3막을 형성하는 단계;
    상기 Al2O3막을 건식 식각하여 상기 싱글 다마신 패턴의 측벽에 Al2O3막 스페이서를 형성하는 단계; 및
    전체 구조 상부에 구리 확산 방지 도전막을 형성한 후 상기 싱글 다마신 패턴이 충분히 매립되도록 구리를 형성하고 연마하여 구리 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성방법.
  2. 하부 구리 배선이 형성된 기판상에 구리 확산방지 절연막 및 층간 절연막을 형성하는 단계;
    상기 층간 절연막에 비아홀을 형성하는 단계;
    상기 비아홀을 포함한 상기 층간 절연막의 표면을 따라 Al2O3막을 형성하는 단계;
    상기 Al2O3막을 건식 식각하여 상기 비아홀의 측벽에 Al2O3막 스페이서를 형성하는 단계;
    상기 Al2O3막 스페이서를 갖는 비아홀 부분의 상기 층간 절연막을 일정 두께 식각하여 트렌치를 형성하고, 이로 인하여 상기 비아홀 및 상기 트렌치로 이루어진 듀얼 다마신 패턴을 형성하는 단계;
    전체 구조 상부에 구리 확산 방지 도전막을 형성한 후 상기 듀얼 다마신 패턴이 충분히 매립되도록 구리를 형성하고 연마하여 상구 구리 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 Al2O3막은 화학기상증착(CVD)법이나 단원자층증착(ALD)법으로 Al2O3를 1 ~ 30 nm의 두께로 증착하여 형성하는 반도체 소자의 금속 배선 형성방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 건식 식각 공정은 10 ~ 100 sccm의 CHF3, 30 ~ 300 sccm의 CF4 및 300 ~ 2000 sccm의 Ar 기체들 이용하여 0.01 ~ 100 Torr의 압력과 500 ~ 3000 W의 전력으로 RIE 반응기에서 실시하는 반도체 소자의 금속 배선 형성방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100935196B1 (ko) * 2008-01-18 2010-01-06 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법

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