KR100456421B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR100456421B1
KR100456421B1 KR10-2002-0038732A KR20020038732A KR100456421B1 KR 100456421 B1 KR100456421 B1 KR 100456421B1 KR 20020038732 A KR20020038732 A KR 20020038732A KR 100456421 B1 KR100456421 B1 KR 100456421B1
Authority
KR
South Korea
Prior art keywords
diffusion barrier
region
cell region
forming
pad region
Prior art date
Application number
KR10-2002-0038732A
Other languages
English (en)
Other versions
KR20040003905A (ko
Inventor
최재성
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR10-2002-0038732A priority Critical patent/KR100456421B1/ko
Publication of KR20040003905A publication Critical patent/KR20040003905A/ko
Application granted granted Critical
Publication of KR100456421B1 publication Critical patent/KR100456421B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 작은 사이즈의 비아홀이 형성되는 셀 영역보다 큰 사이즈의 비아홀이 형성되는 패드 영역의 확산 방지막을 두껍게 형성하고 듀얼 다마신 공정을 실시함으로써 식각률이 빠른 패드 영역의 확산 방지막이 제거되어 하부 구조가 노출되는 것을 방지할 수 있어 구리의 확산을 방지할 수 있고, 이에 의해 소자의 수율 향상시킬 수 있는 반도체 소자의 제조 방법이 제시된다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 작은 사이즈의 비아홀이 형성되는 셀 영역보다 큰 사이즈의 비아홀이 형성되는 패드 영역의 확산 방지막을 두껍게 형성하고 듀얼 다마신 공정을 실시함으로써 식각률이 빠른 패드 영역의 확산 방지막이 제거되어 하부 구조가 노출되는 것을 방지할 수 있어 구리의 확산을 방지할 수 있고, 이에 의해 소자의 수율 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 동작 속도, 저항 또는 금속 배선간의 기생 캐패시턴스가 문제점으로 대두되면서 기존의 알루미늄 배선 대신에 구리 배선이 차세대 소자의 배선 공정으로 각광을 받고 있다. 그러나, 구리는 일반적인 식각 공정으로는 식각하기 어렵기 때문에 층간 절연막을 형성한 후 플러그를 형성하기 위한 비아홀과 배선을 형성하기 위한 트렌치를 형성하고 구리를 매립하는 듀얼 다마신 공정을 이용하여 구리 배선을 형성한다.
이러한 듀얼 다마신 공정으로 형성되는 구리 배선은 셀 영역에 형성되며, 이때 패드 영역에는 본딩 와이어가 형성되는데, 이러한 공정을 개략적으로 설명하면 다음과 같다. 소정의 구조가 형성되어 셀 영역과 본딩 와이어가 형성되는 패드 영역이 확정된 반도체 기판 상부에 SiN막 또는 SiC막을 이용하여 구리의 확산을 방지하기 위한 확산 방지막을 형성한 후 층간 절연막을 형성한다. 다마신 공정을 실시하여 셀 영역의 층간 절연막의 소정 영역에 비아홀 및 트렌치를 형성하고, 패드 영역에 비아홀을 형성한다. 전체 구조 상부에 구리를 매립한 후 연마 공정을 실시하여 셀 영역에는 플러그 및 배선을 형성하고, 패드 영역에는 본딩 와이어를 형성한다.
그런데, 상기와 같은 공정으로 셀 영역에는 배선을 형성하고, 패드 영역에는 본딩 와이어를 형성할 때 셀 영역의 비아홀에 비해 패드 영역의 비아홀이 크기 때문에 셀 영역과 패드 영역의 식각률이 다르게 된다. 즉, 셀 영역과 패드 영역에 동일한 두께로 확산 방지막 및 층간 절연막을 형성하고 셀 영역의 작은 바아홀과 패드 영역의 큰 비아홀을 동시에 형성하면 패드 영역의 비아홀이 셀 영역의 비아홀에 비해 빠르게 형성되기 때문에 셀 영역의 층간 절연막이 식각되는 동안에 패드 영역에는 층간 절연막 뿐만 아니라 확산 방지막도 식각된다. 이후 구리를 매립하게 되면 패드 영역의 확산 방지막이 식각되어 손상된 상태이기 때문에 확산 방지막으로서의 역할을 수행할 수 없게 된다. 따라서, 구리가 하부로 확산되어 소자의 동작에 악영향을 미치는등 소자의 수율을 저하시키게 된다.
본 발명의 목적은 셀 영역의 비아홀과 패드 영역이 비아홀이 동시에 형성될 때 비아홀의 크기 차이에 의한 식각 속도 차이에 의해 패드 영역의 하부가 노출되는 것을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 작은 사이즈의 비아홀이 형성되는 셀 영역보다 큰 사이즈의 비아홀이 형성되는 패드 영역의 확산 방지막을 두껍게 형성하고 듀얼 다마신 공정을 실시함으로써 식각률이 빠른 패드 영역의 확산 방지막이 제거되어 하부 구조가 노출되는 것을 방지하여 소자의 수율을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
A : 셀 영역 B : 패드 영역
11 : 반도체 기판 12 : 확산 방지막
13 : 감광막 14 : 층간 절연막
15 : 구리층
본 발명에 따른 반도체 소자의 제조 방법은 소정의 구조가 형성되어 셀 영역과 패드 영역이 확정된 반도체 기판이 제공되는 단계와, 전체 구조 상부에 확산 방지막을 형성하되, 상기 셀 영역과 상기 패드 영역의 확산 방지막을 서로 다른 두께로 형성하는 단계와, 전체 구조 상부에 층간 절연막을 형성한 후 상기 층간 절연막의 소정 영역을 식각하여 상기 셀 영역에는 비아홀 및 트렌치를 형성하고, 상기 패드 영역에는 비아홀을 형성하는 단계와, 전체 구조 상부에 구리층을 형성한 후 연마하여 상기 셀 영역에는 구리 배선을 형성하고 상기 패드 영역에는 본딩 와이어를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며, 이 기술 분야에서 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 도면상에서 동일 부호는 동일 요소를 지칭한다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 반도체 소자의 다마신 패턴 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 소정의 구조가 형성되어 셀 영역(A)과 패드 영역(B)이 확정된 반도체 기판(11) 상부에 확산 방지막(12)을 형성한다. 확산 방지막(12)은SiN막 또는 SiN막등을 이용하여 4500∼5500Å 정도의 두께로 형성한다. 전체 구조 상부에 감광막(13)을 형성한 후 노광 및 현상 공정을 실시하여 패드 영역(B)은 폐쇄되고 셀 영역(A)은 노출되도록 패터닝한다. 셀 영역(A)이 노출되도록 패터닝된 감광막(13)을 마스크로 이용한 식각 공정으로 확산 방지막(12)을 4500∼5000Å 정도 식각하여 셀 영역(A)의 확산 방지막(12)이 500∼1000Å 정도의 두께로 잔류하도록 한다.
도 1(b)를 참조하면, 감광막(13)을 제거한 후 전체 구조 상부에 층간 절연막(14)을 형성한다. 다마신 공정을 실시하여 셀 영역(A)의 층간 절연막(14)에는 플러그 및 배선이 형성될 비아홀 및 트렌치로 이루어진 듀얼 다마신 패턴을 형성하고, 패드 영역(B)에는 본딩 와이어가 형성될 비아홀을 형성한다.
도 1(c)는 전체 구조 상부에 구리층(15)을 형성한 후 연마 공정을 실시하여 셀 영역(A)에는 플러그 및 구리 배선을 형성하고, 패드 영역(B)에는 본딩 와이어를 형성한 상태를 도시한 단면도이다.
상술한 바와 같이 본 발명에 의하면 작은 사이즈의 비아홀이 형성되는 셀 영역보다 큰 사이즈의 비아홀이 형성되는 패드 영역의 확산 방지막을 두껍게 형성하고 듀얼 다마신 공정을 실시함으로써 식각률이 빠른 패드 영역의 확산 방지막이 제거되어 하부 구조가 노출되는 것을 방지할 수 있어 구리의 확산을 방지할 수 있고, 이에 의해 소자의 수율을 향상시킬 수 있다.

Claims (3)

  1. (a) 소정의 구조가 형성되어 셀 영역과 패드 영역이 확정된 반도체 기판이 제공되는 단계;
    (b) 전체 구조 상부에 확산 방지막을 형성하되, 상기 셀 영역에 형성되는 상기 확산 방지막의 두께보다 상기 패드 영역에 형성되는 상기 확산 방지막의 두께를 두껍게 형성하는 단계;
    (c) 전체 구조 상부에 층간 절연막을 형성한 후 상기 층간 절연막의 소정 영역을 식각하여 상기 셀 영역에는 비아홀 및 트렌치를 형성하고, 상기 패드 영역에는 비아홀을 형성하는 단계; 및
    (d) 전체 구조 상부에 구리층을 형성한 후 연마하여 상기 셀 영역에는 구리 배선을 형성하고 상기 패드 영역에는 본딩 와이어를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 (b) 단계는 전체 구조 상부에 확산 방지막을 형성한 후 그 상부에 감광막을 형성하는 단계;
    소정의 마스크를 이용한 노광 및 현상 공정으로 상기 셀 영역은 노출되고 상기 패드 영역은 폐쇄되도록 상기 감광막을 패터닝하는 단계; 및
    상기 패터닝된 감광막을 마스크로 이용한 식각 공정으로 상기 셀 영역의 상기 확산 방지막을 소정 두께로 식각하는 단계를 포함하여 이루어진 것을 특징으로하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 셀 영역의 확산 방지막은 500 내지 1000Å의 두께로 형성하고, 상기 패드 영역의 확산 방지막은 4500 내지 5500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR10-2002-0038732A 2002-07-04 2002-07-04 반도체 소자의 제조 방법 KR100456421B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0038732A KR100456421B1 (ko) 2002-07-04 2002-07-04 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0038732A KR100456421B1 (ko) 2002-07-04 2002-07-04 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20040003905A KR20040003905A (ko) 2004-01-13
KR100456421B1 true KR100456421B1 (ko) 2004-11-10

Family

ID=37314872

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0038732A KR100456421B1 (ko) 2002-07-04 2002-07-04 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR100456421B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1098011A (ja) * 1996-09-24 1998-04-14 Sharp Corp 半導体装置及びその製造方法
US20020030280A1 (en) * 2000-07-25 2002-03-14 Samsung Electronics Co., Ltd Semiconductor device having dual damascene line structure and method for fabricating the same
KR20030095446A (ko) * 2002-06-10 2003-12-24 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR20040005481A (ko) * 2002-07-10 2004-01-16 주식회사 하이닉스반도체 듀얼 다마신 오버레이 마크 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1098011A (ja) * 1996-09-24 1998-04-14 Sharp Corp 半導体装置及びその製造方法
US20020030280A1 (en) * 2000-07-25 2002-03-14 Samsung Electronics Co., Ltd Semiconductor device having dual damascene line structure and method for fabricating the same
KR20030095446A (ko) * 2002-06-10 2003-12-24 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR20040005481A (ko) * 2002-07-10 2004-01-16 주식회사 하이닉스반도체 듀얼 다마신 오버레이 마크 형성 방법

Also Published As

Publication number Publication date
KR20040003905A (ko) 2004-01-13

Similar Documents

Publication Publication Date Title
KR20030034501A (ko) 반도체소자의 도전배선 형성방법
KR100456421B1 (ko) 반도체 소자의 제조 방법
KR100909174B1 (ko) 듀얼 다마신 패턴 형성 방법
KR20000045442A (ko) 반도체소자의 콘택 형성방법
KR100861289B1 (ko) 반도체 소자의 금속배선 제조방법
KR100598308B1 (ko) 반도체 소자의 다마신 패턴 형성방법
KR100591155B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100324935B1 (ko) 반도체 소자의 배선 형성방법
KR100390996B1 (ko) 금속 배선 형성 방법
KR100390941B1 (ko) 반도체 소자의 듀얼 다마신 패턴 형성 방법
KR100307561B1 (ko) 반도체소자의 금속배선 형성방법_
KR100425935B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR100532967B1 (ko) 반도체 소자의 비트라인 형성방법
KR101044611B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100318269B1 (ko) 반도체 소자의 게이트 형성방법
KR100571408B1 (ko) 반도체 소자의 듀얼 다마신 배선 제조 방법
KR100808369B1 (ko) 반도체 소자의 제조방법
KR100419745B1 (ko) 반도체 소자의 제조 방법
KR20050034029A (ko) 반도체소자의 금속배선 형성방법
KR100338605B1 (ko) 반도체디바이스의콘택홀형성방법
KR100358569B1 (ko) 반도체소자의 금속배선 형성방법
KR20050032308A (ko) 반도체 소자의 금속배선 형성방법
KR20010048964A (ko) 다마슨 공정을 이용한 반도체 소자의 구리 배선층 형성방법
KR20040009746A (ko) 반도체 소자의 듀얼 다마신 패턴 형성방법
KR20020054683A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee