KR20030034501A - 반도체소자의 도전배선 형성방법 - Google Patents

반도체소자의 도전배선 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 도전배선 형성방법에 관한 것으로, 다결정실리콘층이 하지막과 5 ∼ 500 : 1 의 식각선택비 차이를 갖는 경우 발생되는 낫칭(notching)현상을 이용하여 게이트전극 또는 금속배선 등의 도전배선을 형성함으로써 공정을 단순하게 하고, 소자의 동작 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 도전배선 형성방법{Method for forming metal line using damascene process}
본 발명은 반도체소자의 도전배선 형성방법에 관한 것으로서, 보다 상세하게 다결정실리콘의 낫칭(notching)현상을 이용하여 반도체소자의 특성 향상 및 고집적화를 가능하게 하는 방법에 관한 것이다.
반도체 제조 기술의 최대 목표는 반도체 소자의 고집적화와 고성능화에 있다. 고집적화와 고성능화를 실현하기 위해서 최근 가장 큰 관심사로 떠오르는 부분은 바로 구리배선 공정이다.
그러나, 상기 구리배선은 일반적인 식각물질을 사용해서 거의 식각되지 않는다. 이로 인하여, 층간절연막을 먼저 식각한 후 구리를 매립하고 평탄화시키는 다마신(damascene) 공정이 사용되고 있다.
상기 다마신 공정을 이용하여 구리배선을 형성시키는 방법은 매우 다양하다. 그 중에서 대표적 방법은 구리배선이 형성될 부분에 트렌치를 형성하고, 구리배선이 연결될 플러그 부분인 비아콘택홀을 자기정렬적으로 형성하는 방법이다.
그러나, 상기 방법은 노광장비의 중첩(overlay)능력에 매우 문제가 많기 때문에 0.13㎛ 급 이하의 디자인 룰(design rule)을 갖는 고성능 반도체 소자의 금속배선 공정에서 무수히 많은 문제점을 야기시킨다.
우선, 0.13㎛ 급에서의 금속배선과 그 아래의 비아콘택홀 부분의 적층은 0.01㎛ 이하의 미스얼라인먼트가 디자인 룰(design rule) 상에 충분히 존재할 수 있으나, 노광장비에서는 미스얼라인먼트를 0.03㎛ 이하로 제어하기 어렵다. 또한, 실제 반도체 소자의 제조공정에서 증착막의 두께 균일도, 장비 상태에 따른 미스얼라인먼트의 허용 범위는 0.07㎛ 이상이기 때문에 미스얼라인먼트에 의해 다마신공정을 실시하는데 제약을 받는다.
그러나, 상기와 같은 제조공정 상의 문제를 제외하고서라도 노광장비 자체가 가지고 있는 중첩 능력의 한계로 인해 홀과 트렌치의 미스얼라인먼트는 자연 발생적인 문제로 취급될 수밖에 없다.
이로 인하여 구리배선 매립을 위해 층간절연막을 식각하는 방법들은 많은 제약들을 받게 되고, 또 이 현상들을 피하기 위한 공정 연구는 지금도 계속되고 있다.
이하, 첨부된 도면을 참고로 하여 종래기술에 대해 설명한다.
도 1a 는 종래기술의 제1실시예에 따른 반도체소자의 도전배선 형성방법에서 트렌치를 형성한 후 비아콘택홀을 형성하는 공정을 도시하는 단면도이다.
먼저, 반도체기판(11) 상부에 소정의 하부구조물을 형성한다.
다음, 전체표면 상부에 제1층간절연막(13)을 형성한다.
그 다음, 하부금속배선으로 예정되는 부분을 노출시키는 하부금속배선 마스크를 식각마스크로 상기 제1층간절연막(13)을 식각하여 트렌치를 형성한다.
다음, 전체표면 상부에 하부금속배선용 금속층을 형성한다. 이때, 상기 하부금속배선용 금속층은 구리막이 사용된다.
그 다음, 상기 하부금속배선용 금속층을 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정으로 평탄화시켜 상기 하부금속배선 15)을 형성한다.
다음, 전체표면 상부에 확산방지막(17)을 소정 두께 형성한다. 이때, 상기 확산방지막(17)은 Si3N4막 또는 SiC막이 사용된다.
그 다음, 상기 확산방지막(17) 상부에 제2층간절연막(19)을 형성한다.
다음, 상부금속배선으로 예정되는 부분을 노출시키는 상부금속배선 마스크를 식각마스크로 상기 제2층간절연막(19)을 소정 두께 식각하여 트렌치(23)를 형성한다.
그 다음, 상기 제2층간절연막(19) 상부에 비아콘택으로 예정되는 부분을 노출시키는 감광막패턴(21)을 형성한다. 이때, 상기 감광막패턴(21)은 미스얼라인먼트에 의해 상기 트렌치(23)를 벗어난 부분도 노출시키며 형성된다.
도 1b 는 종래기술의 제2실시예에 따른 반도체소자의 도전배선 형성방법에서 비아콘택홀을 형성한 후 트렌치를 형성하는 공정을 도시하는 단면도로서, 도 1a 의 제2층간절연막(19)까지 공정을 실시하고, 비아콘택 마스크를 식각마스크로 상기 제2층간절연막(19)을 식각하여 비아콘택홀(25)을 형성한 다음, 상기 제2층간절연막(19) 상부에 상부금속배선으로 예정되는 부분을 노출시키는 감광막패턴(21)을 형성한 것이다.
이때, 상기 감광막패턴(21)이 상기 비아콘택홀(25) 내부에 매립되어 후속 공정 시 확산방지막(17)이 제거되지 않으므로 하부금속배선(15)이 노출되지 않는 현상이 나타날 수 있다.
한편, 도 2a 내지 도 2c 는 종래기술에 따른 반도체소자의 도전배선 형성방법에 의한 문제점을 나타내는 사진이다.
도 2a 는 비아콘택홀 형성 후 감광막패턴 제거 공정 등에서 사용되는 N2가스 또는 NH3가스에 의한 문제점을 도시한 사진으로서, 트렌치 마스크로 사용되는 감광막패턴 형성공정 중 알카리성인 현상액에 의해 감광막의 노광영역에서 발생된 산성인 H+가 중성인 H2O로 되면서 용해되어야 하지만 비아콘택홀 내에 잔류하고 있던 NH+, NH2 +, NH3 +등의 산성이온에 의해 비아콘택홀 상부까지 용해되지 않고 버섯 모양으로 남는 포이즈닝(poisoning)현상이 발생한 것을 도시한다.
도 2b 는 금속배선 간의 기생유전율을 낮추기 위하여 식각정지막을 사용하지 않은 상태에서 비아콘택홀 및 트렌치를 형성하기 위한 건식식각공정을 실시한 경우를 도시한 사진으로서, 건식식각공정의 고유 특성인 패싯(facet)현상으로 인해 비아콘택홀 상부의 가장자리가 무너진 것을 도시한다.
도 2c 는 비아콘택홀을 형성하고, 상기 비아콘택홀을 일부 매립하는 트렌치 형성용 감광막패턴을 이용하여 트렌치 식각한 것을 도시한 사진으로서, 상기 비아콘택홀과 트렌치의 폭이 좁아서 상기 층간절연막의 트렌치 식각공정 시 발생되는식각부산물이 비아콘택홀에 채워져 감광막 주위에 부착되는 현상을 도시한다.
상기한 바와 같이 종래기술에 따른 반도체소자의 도전배선 형성방법은, 트렌치와 비아콘택홀 형성 시 패터닝 공정에서 미스얼라인먼트가 발생하고, 도 2a 내지 도 2c 에 나타난 바와 같이 포이즈닝현상, 패싯현상 및 식각부산물의 재부착 현상으로 인한 소자의 공정 수율 및 신뢰성 저하를 유발하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 다결정실리콘층과 하지막 간의 식각선택비 차이를 이용하여 다결정실리콘층을 식각함으로써 낫칭 현상을 유발시켜 비아콘택플러그 및 상부금속배선으로 예정되는 부분에 양각의 다결정실리콘층패턴을 형성하거나, 선폭이 감소된 게이트전극을 형성하여 미스얼라인먼트 유발을 방지하고 소자의 전기적 특성을 향상시키는 반도체소자의 도전배선 형성방법을 제공하는데 그 목적이 있다.
도 1a 는 종래기술의 제1실시예에 따른 반도체소자의 도전배선 형성방법에서 트렌치를 형성한 후 비아콘택홀을 형성하는 공정을 도시하는 단면도.
도 1b 는 종래기술의 제2실시예에 따른 반도체소자의 도전배선 형성방법에서 비아콘택홀을 형성한 후 트렌치를 형성하는 공정을 도시하는 단면도.
도 2a 내지 도 2c 는 종래기술에 따른 반도체소자의 도전배선 형성방법에 의한 문제점을 나타내는 사진.
도 3a 내지 도 3f 는 본 발명의 제1실시예에 따른 반도체소자의 도전배선 형성방법을 도시하는 공정 단면도.
도 4 는 본 발명의 제2실시예에 따른 반도체소자의 도전배선 형성방법을 도시하는 공정 단면도.
< 도면의 주요부분에 대한 부호 설명 >
11, 31 : 반도체기판 13, 33 : 제1층간절연막
15, 35 : 하부금속배선 17, 37 : 확산방지막
19, 39 : 희생도전층 21, 41 : 감광막패턴
23 : 트렌치 25 : 비아콘택홀
40 : 희생도전층패턴 43 : 제2층간절연막
45 : 비아콘택홀 47 : 트렌치
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 도전배선 형성방법은,
반도체소자의 도전배선 형성방법에 있어서,
실리콘층과 하지층의 식각선택비 차이에 의해 유발되는 낫칭 현상을 이용하여 하부가 측면식각된 'T'자 형태의 실리콘층패턴으로 도전배선을 형성하는 것을 제1특징으로 한다.
또한, 이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 도전배선 형성방법은,
반도체기판 상부에 하부금속배선이 구비되는 제1층간절연막을 형성하는 공정과,
전체표면 상부에 확산방지막을 형성하는 공정과,
상기 확산방지막 상부에 희생도전층을 형성하는 공정과,
상기 희생도전층을 상부금속배선 마스크를 이용한 사진식각공정으로 희생도전층패턴을 형성하되, 상기 희생도전층패턴의 하부 측벽이 측면 식각되어 낫칭현상이 유발된 'T'자형 희생도전층패턴을 형성하는 공정과,
전체표면 상부에 상기 희생도전층패턴을 노출시키는 평탄화된 제2층간절연막을 형성하는 공정과,
상기 희생도전층패턴을 제거하고 노출된 확산방지막을 식각하여 상기 하부금속배선을 노출시킴으로써 비아콘택홀과 트렌치를 동시에 형성하는 공정과,
상기 비아콘택홀과 트렌치를 매립하여 상기 하부금속배선에 접속되는 상부금속배선을 형성하는 공정을 포함하는 것을 제2특징으로 한다.
또한, 이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 도전배선 형성방법은,
게이트전극을 형성하기 위한 실리콘층과 게이트절연막 간의 식각선택비 차이에 의해 유발되는 낫칭 현상으로 하부가 측면식각된 'T'자 형태의 게이트전극을 형성하는 것을 제3특징으로 한다.
본 발명의 원리는 다결정실리콘층의 식각공정 시 다결정실리콘층이 하지막에대해서 5 : 1 ∼ 500 : 1의 식각선택비 차이를 갖는 경우 다결정실리콘층의 패터닝공정 시 발생되는 낫칭 현상을 이용하여 상부금속배선영역인 트렌치와 비아콘택홀이 형성될 영역에 양각의 다결정실리콘층패턴을 형성한 후 층간절연막을 형성하고 상기 다결정실리콘층패턴 상부를 노출시킨 다음, 상기 다결정실리콘층패턴을 제거하여 미스얼라인먼트없이 트렌치와 비아콘택홀을 동시에 형성하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 3a 내지 도 3f 는 본 발명에 따른 반도체소자의 도전배선 형성방법을 도시하는 공정 단면도이다.
먼저, 워드라인, 비트라인 및 캐패시터 등의 하부구조물을 형성된 반도체기판(31) 상부에 제1층간절연막(33)을 형성한다.
그 다음, 하부금속배선 마스크를 이용한 사진식각공정으로 상기 제1층간절연막(33)을 식각하여 하부금속배선으로 예정되는 부분을 노출시키는 트렌치를 형성한다.
다음, 상기 트렌치를 매립하는 하부금속배선용 금속층을 전체표면 상부에 형성한다. 이때, 상기 하부금속배선용 금속층은 구리막으로 형성된 것이다.
그 다음, 상기 하부금속배선용 금속층을 CMP공정으로 평탄화시켜 상기 하부금속배선(35)을 형성한다.
다음, 전체표면 상부에 확산방지막(37)을 소정 두께 형성한다. 이때, 상기 확산방지막(37)은 후속공정으로 형성되는 희생도전층(39)을 식각하기 위한 식각가스에 대하여 5 : 1 ∼ 500 : 1의 식각선택비 차이를 갖는 Si3N4막 또는 SiC막으로 형성된 것이다. (도 3a 참조)
그 다음, 상기 확산방지막(37) 상부에 희생도전층(39)을 형성한다. 이때, 상기 희생도전층(39)은 50 ∼ 350℃의 온도에서 5000 ∼ 12000Å 두께의 실리콘층으로 형성하되, PECVD(plasma enhanced chemical vapor deposition)방법 또는 CVD(chemical vapor deposition)방법으로 형성한다.
이때, 상기 희생도전층(39)은 낮은 증착 온도로 인하여 결정구조를 갖지 못하는 비정질 구조의 실리콘층으로 형성된 것이다.
또한, 상기 희생도전층(39)은 300 ∼ 850℃의 온도에서 PECVD방법 또는 CVD방법을 이용하여 다결정실리콘층으로 형성할 수도 있다. (도 3b 참조)
다음, 상기 희생도전층(39) 상부에 상부금속배선으로 예정되는 부분을 보호하는 감광막패턴(41)을 형성한다. 이때, 상기 감광막패턴(41)은 상부금속배선 마스크를 이용한 노광 및 현상공정으로 형성하되, 비아콘택홀이 형성되는 부분은 상부금속배선만 형성되는 부분보다 넓게 형성하여 도그 본(dog bone) 형태로 형성한다. (도 3c 참조)
그 다음, 상기 감광막패턴(41)을 식각마스크로 상기 희생도전층(39)을 식각하여 상부금속배선 및 비아콘택플러그의 형태의 희생도전층패턴(40)을 형성한다. 이때, 상기 식각공정은 할로겐족 원소를 주식각가스로 이용한 CxFy가스, Cl2가스 또는 HBr가스를 사용하고, N2, O2, Ar, He, Ne 및 Kr 등의 플라즈마 희석가스를 첨가가스로 사용하는 건식식각공정으로 실시된다.
여기서, 상기 희생도전층(39)의 식각선택비가 하지막인 확산방지막(37)에 대해 10 : 1 이상으로 크게 차이 나기 때문에 식각가스에 의해 발생된 Cl, Br 등의 래디칼(radical)에 의하여 희생도전층(39)의 하부 다량 측면식각된다. 상기 측면식각은 낫칭현상을 유발하여 상기 희생도전층패턴(40)을 'T'자형으로 형성한다. (도 3d 참조)
다음, 상기 감광막패턴(41)을 제거하고 세정공정을 진행한다. 이때, 상기 감광막패턴(41)은 O2가스에 CxFy가스를 첨가한 혼합가스를 이용한 건식식각공정으로 제거된다. 이때, 상기 감광막패턴(41)이 제거되는 동시에 전 공정에서 발생된 측벽 폴리머도 제거된다.
그 다음, 전체표면 상부에 제2층간절연막(43)을 형성한다. 이때, 상기 제2층간절연막(43)은 점도 및 유전상수가 낮은 유기화학적 물질 이외에 HSQ(hydrogen silsesquioxane), Fox(flowable oxide)와 같이 수소 또는 불소가 포함되는 물질을 사용하여 상기 희생도전층패턴(40)이 완전히 매립되도록 형성한다.
다음, 상기 제2층간절연막(43)을 평탄화식각하여 상기 희생도전층패턴(40)을 노출시킨다. (도 3e 참조)
그 다음, 상기 희생도전층패턴(40)과 노출되는 확산방지막(37)을 제거하여 상기 하부금속배선(35)을 노출시키는 비아콘택홀(45)과 트렌치(47)를 자기정렬적으로 형성한다. 이때, 상기 희생도전층패턴(40)과 확산방지막(37)의 제거공정은 상기제2층간절연막(43)에 대하여 식각선택비 차이를 갖는 CxFy가스, Cl2가스 또는 HBr가스를 이용한 건식식각공정으로 실시하거나, 초산 또는 질산 등을 이용한 습식식각공정으로 실시한 것이다. (도 3f 참조)
도 4 는 본 발명의 제2실시예에 따른 반도체소자의 도전배선 형성방법을 도시하는 공정 단면도로서, 비정질실리콘 또는 다결정실리콘으로 형성되는 게이트전극을 형성하는 경우 의도적으로 낫칭 현상을 유발시켜 소오스/드레인영역 및 LDD영역을 형성하기 위한 이온주입공정 시 기울기를 조절하고 확산시키는 공정을 최적화하여 게이트전극의 선폭을 감소시키는 방법을 나타낸다. 이때, 상기 비정질실리콘 또는 다결정실리콘의 식각공정 시 하부에 형성되는 게이트절연막에 대한 식각선택비가 30 : 1 이상인 경우 낫칭 현상이 더 쉽게 발생된다. 또한, 상기 게이트절연막의 두께가 두꺼운 경우 5 : 1 이상의 식각선택비로도 낫칭 현상을 유발시킬 수 있다.
여기서, 상기 식각공정은 장비에 상관없이 0.5 ∼ 1500mtorr의 압력 하에서 50 ∼ 3000W의 소오스 파워와 0 ∼ 200W의 바이어스 파워를 인가하고, F, Cl, Br 등의 할로겐족 원소를 포함하는 가스를 주식각가스와 불활성가스를 보조가스로 이용하여 실시된다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 도전배선 형성방법은, 다결정실리콘층이 하지막과 10 : 1 이상의 식각선택비 차이를 갖는 경우 발생되는 낫칭 현상을 이용하여 게이트전극 또는 금속배선등의 도전배선을 형성함으로써 공정을 단순하게 하고, 소자의 동작 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (13)

  1. 반도체소자의 도전배선 형성방법에 있어서,
    실리콘층과 하지층의 식각선택비 차이에 의해 유발되는 낫칭 현상을 이용하여 하부가 측면식각된 'T'자 형태의 실리콘층패턴으로 도전배선을 형성하는 것을 특징으로 하는 반도체소자의 도전배선 형성방법.
  2. 제 1 항에 있어서,
    상기 하지층은 상기 실리콘층과의 식각선택비가 1 : 5 ∼ 500 인 절연물질로 구비되는 것을 특징으로 하는 반도체소자의 도전배선 형성방법.
  3. 반도체기판 상부에 하부금속배선이 구비되는 제1층간절연막을 형성하는 공정과,
    전체표면 상부에 확산방지막을 형성하는 공정과,
    상기 확산방지막 상부에 희생도전층을 형성하는 공정과,
    상기 희생도전층을 상부금속배선 마스크를 이용한 사진식각공정으로 희생도전층패턴을 형성하되, 상기 희생도전층패턴의 하부 측벽이 측면 식각되어 낫칭현상이 유발된 'T'자형 희생도전층패턴을 형성하는 공정과,
    전체표면 상부에 상기 희생도전층패턴을 노출시키는 평탄화된 제2층간절연막을 형성하는 공정과,
    상기 희생도전층패턴을 제거하고 노출된 확산방지막을 식각하여 상기 하부금속배선을 노출시킴으로써 비아콘택홀과 트렌치를 동시에 형성하는 공정과,
    상기 비아콘택홀과 트렌치를 매립하여 상기 하부금속배선에 접속되는 상부금속배선을 형성하는 공정을 포함하는 반도체소자의 도전배선 형성방법.
  4. 제 3 항에 있어서,
    상기 희생도전층은 실리콘층으로 형성되는 것을 특징으로 하는 반도체소자의 도전배선 형성방법.
  5. 제 3 항에 있어서,
    상기 희생도전층은 50 ∼ 350℃의 온도에서 PECVD방법 또는 CVD방법으로 5000 ∼ 12000Å 두께 만큼 형성된 비정질실리콘층인 것을 특징으로 하는 반도체소자의 도전배선 형성방법.
  6. 제 3 항에 있어서,
    상기 희생도전층은 300 ∼ 850℃의 온도에서 PECVD방법 또는 CVD방법으로 5000 ∼ 12000Å 두께 만큼 형성된 다결정실리콘층인 것을 특징으로 하는 반도체소자의 도전배선 형성방법.
  7. 제 3 항에 있어서,
    상기 확산방지막은 상기 희생도전층의 식각선택비가 1 : 5 ∼ 500 인 것을 특징으로 하는 반도체소자의 도전배선 형성방법.
  8. 제 7 항에 있어서,
    상기 확산방지막은 Si3N4막 또는 SiC막으로 이고, 상기 희생도전층은 비정질실리콘이거나 PECVD 나 CVD 방법으로 형성된 저온 폴리실리콘인 것을 특징으로 하는 반도체소자의 도전배선 형성방법.
  9. 제 3 항에 있어서,
    상기 희생도전층의 식각공정은 할로겐족 원소를 주식각가스로 이용한 CxFy가스, Cl2가스 및 HBr가스로 이루어지는 군에서 선택되는 한 가지 이상의 주가스(main gas) 와 선택적으로 N2, O2, Ar, He, Ne 및 Kr 으로 이루어지는 군에서 선택되는 한 가지 이상의 보조식각가스를 사용하여 건식방법으로 실시되는 것을 특징으로 하는 반도체소자의 도전배선 형성방법.
  10. 제 3 항에 있어서,
    상기 제2층간절연막은 수소 또는 불소를 함유하는 산화막 또는 점도 및 유전상수가 낮은 유기화학적 물질로 형성되는 것을 특징으로 하는 반도체소자의 도전배선 형성방법.
  11. 제 3 항에 있어서,
    상기 희생도전층패턴은 상기 제2층간절연막에 대하여 식각선택비 차이를 갖는 CxFy가스, Cl2가스, HBr 및 이들의 조합으로 이루어지는 군에서 임의로 선택되는 하나의 가스를 이용한 건식방법으로 제거되는 것을 특징으로 하는 반도체소자의 도전배선 형성방법.
  12. 제 3 항에 있어서,
    상기 희생도전층패턴은 상기 제2층간절연막에 대하여 식각선택비 차이를 갖는 초산이나 질산을 이용한 습식방법으로 제거되는 것을 특징으로 하는 반도체소자의 도전배선 형성방법.
  13. 게이트전극을 형성하기 위한 실리콘층과 게이트절연막 간의 식각선택비 차이에 의해 유발되는 낫칭 현상으로 하부가 측면식각된 'T'자 형태의 게이트전극을 형성하는 것을 특징으로 하는 반도체소자의 도전배선 형성방법.
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