KR100285699B1 - 반도체장치의제조방법 - Google Patents

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Abstract

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 반도체 기판상에 층간 절연막과 상기 층간 절연막과 서로 다른 식각 선택비를 갖는 반사 방지막이 차례로 형성되고, 콘택 홀 형성 마스크가 사용되어 상기 반사방지막과 층간 절연막이 차례로 식각되어 반도체 기판 일부의 상부 표면을 노출시키는 콘택 홀이 형성된다. 상기 콘택 홀이 채워지도록 상기 콘택 홀을 포함하여 상기 반사방지막상에 도전막이 형성되고, 상기 층간 절연막이 노출될 때까지 상기 도전막과 상기 반사방지막이 차례로 평탄화 식각된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 콘택 홀 형성 공정 중 반사방지막을 제거하면서도, 상기 콘택 홀의 상부 부위의 확장과 바닥 부위에서의 과식각을 방지할 수 있어 후속 공정에서의 디자인 마진을 확보할 수 있고, 소자의 전체적 높이를 증가시키지 않고 콘택내에 보이드가 발생되는 것을 방지할 수 있어 소자의 성능을 향상시킬 수 있다.

Description

반도체 장치의 제조방법(A METHOD OF FABRICATING A SEMICONDUCTOR DEVICE)
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 반도체 장치의 콘택 형성 방법에 관한 것이다.
포토 공정에서 분해능은 얼라인과 함께 중요한 요소가 되고 있다. 반도체 장치가 고집적화됨에 따라, 반도체 장치의 제조 공정에서 형성되는 패턴의 선폭이 점점 더 작아짐으로 해서 포토 공정에서 사용되는 광의 파장은 점점 짧아지고 있다.
KrF을 소오스로 사용하는 현재의 딥 유브이(deep UV) 노광 장비는, 종래의 i - Line 노광 장비에서 사용되던 365 ㎚ 파장의 광보다 상당히 작은 248 ㎚의 파장의 광을 사용하고 있다. 이와 같이 짧아진 파장으로 포토레지스트막이 패턴닝됨에 따라, 상기 패터닝 공정 중, 발생되는 반사광, 즉 상기 포토레지스트막의 바로 아래에 형성된 하부막의 반사광이 상기 패턴닝 광에 상당히 큰 영향을 미치게 되고, 이는 곧 패턴의 폭을 불균일하게 하는 등의 포토레지스트 패턴상에 많은 문제를 유발하게 된다.
이러한, 상기 포토레지스트 하부막의 반사광 문제를 해결하기 위해서 포토 공정에 비반사막(ARL : anti reflection layer)이 사용되는데, 상기 비반사막으로서 SiON 막이 형성됨으로써 다른 문제점을 발생시키게 된다.
도 1a 내지 도 1c는 종래의 반도체 장치의 제조 방법을 순차적으로 보여주는 흐름도 이다.
도 1a을 참조하면, 활성 영역과 비활성 영역을 정의하기 위해 반도체 기판(10)상에 형성된 소자 격리 영역(12)이 형성되고, 상기 반도체 기판(10)상에 게이트 산화막(도면 미도시)을 사이에 두고 게이트 전극(14)이 형성된다. 상기 게이트 전극(14) 양측의 반도체 기판(10)내에 불순물 이온이 주입되어 소오스/드레인 영역(16)이 형성된다. 이어, 상기 게이트 전극(14)을 포함하여 반도체 기판(10)상에 산화막 계열의 제 1 절연막(18)이다. 상기 절연막상에 비반사막(20), 즉 SiON막이 형성된다. 이어 상기 비반사막 상에 포토레지스트막(도면 미도시)이 형성되고, 상기 포토레지스트막이 패턴닝되어 콘택 홀 형성 영역을 정의하기 위한 포토레지스트 패턴이 형성된다.
이어 상기 포토레지스트 패턴이 마스크로 사용되어 상기 SiON(20)막과 상기 제 1 절연막(18)이 차례로 식각되어 상기 반도체 기판(10)의 상부 표면을 노출시키는 스토리지 콘택 홀(24)이 형성된다. 이어 상기 포토레지스트 패턴이 아싱 공정을 포함하는 제거 공정을 통해 제거된다. 이 경우, 상기 비반사막(20)이 SiON으로 형성되었기 때문에 상기 포토레지스트 패턴 제거 공정에서 포토레지스트 패턴과 함께 제거되지 않는다. 따라서, 상기 비반사막은 DRAM 장치의 전체적인 높이를 높일 뿐만 아니라, 상기 제 1 절연막(18)과 다층 절연막 구조를 형성하여 후속 공정으로 콘택 홀이 형성될 경우, 상기 다층 절연막 식각시 제약을 가져올 수 있기 때문에 상기 ARL의 제거 공정이 추가로 필요하게 된다.
그런데, 상기 ARL 제거 공정은 앞서 언급한 것처럼 콘택 홀(24)이 형성된 이후의 공정이다. 이로 인해, 상기 비반사막(20) 제거 공정은 상기 산화막 계열의 제 1 절연막(18) 및 반도체 기판과 식각 선택비가 낮기 때문에 콘택 홀(24) 상부 영역에서의 제 1 절연막(18), 참조 부호 'a' 와 바닥에서의 반도체 기판(10), 참조 부호 'b' 가 과식각 된다. 상기 과식각은 콘택 홀(24)의 상부 직경을 증가시켜 디자인 마진을 감소시키고, 반도체 기판의 불순물 영역을 감소시켜 콘택 저항의 증가와 같은 문제를 발생시키게 된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 콘택 홀 형성 공정에서 비반사막을 제거 하면서도, 상기 콘택 홀의 상부 부위의 확장과 바닥 부위에서의 과식각을 방지할 수 있어 후속 공정에서의 디자인 마진을 확보할 수 있고, 또한 소자의 전체적 높이를 증가시키지 않고 콘택내의 보이드를 방지할 수 있어, 저항의 증가를 방지할 수 있는 반도체 장치의 제조 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 종래의 반도체 장치의 제조 방법을 순차적으로 나타내는 도면;
도 2a 내지 도 2d는 본 발명에 따른 반도체 장치의 제조 방법을 순차적으로 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 12, 102 : 소자 격리 영역
16, 106 : 소오스/드레인 영역 14, 104 : 비트 라인
18, 108 : 산화막 계열의 절연막 20, 110 : 실리콘 질화막
22 : 포토레지스트막 112 : 폴리실리콘막
114 : 금속 배선
(구성)
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 반도체 장치의 제조 방법은,반도체 기판상에 층간 절연막과 상기 층간 절연막과 서로 다른 식각 선택비를 갖는 반사방지막을 차례로 형성하는 단계와; 콘택 홀 형성 마스크를 사용하여 상기 반사방지막과 상기 층간 절연막을 차례로 식각하여 반도체 기판 일부의 상부 표면을 노출시키는 콘택홀을 형성하는 단계와; 상기 콘택 홀 형성 마스크를 제거하는 단계와; 상기 콘택 홀이 채워지도록 상기 콘택 홀을 포함하여 상기 반사방지막상에 도전막을 형성하는 단계와; 상기 반사방지막이 노출되도록 상기 도전막을 평탄화 식각하고, 상기 층간 절연막이 노출되도록 상기 반사방지막을 차례로 평탄화 식각하는 단계를 포함한다.
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 반도체 장치의 제조 방법은, 반도체 기판상에 적어도 하나 이상의 배선들을 포함하는 층간 절연막을 형성하는 단계와; 상기 층간 절연막상에 상기 층간 절연막과 서로 다른 식각 선택비를 갖는 반사 방지막을 형성하는 단계와; 콘택 홀 형성 마스크를 사용하여 상기 반사방지막과 층간 절연막을 차례로 식각하여 상기 배선들 중 어느 하나의 상부 표면을 노출시키는 콘택 홀을 형성하는 단계와; 상기 콘택 홀 형성 마스크를 제거하는 단계와; 상기 콘택 홀이 채워지도록 상기 콘택 홀을 포함하여 상기 반사방지막상에 도전막을 형성하는 단계와; 상기 반사방지막이 노출되도록 상기 도전막을 평탄화 식각하고, 상기 층간 절연막이 노출되도록 상기 반사방지막을 차례로 평탄화 식각하는 단계를 포함한다.
도 2c를 참조 하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 제조 방법은, 콘택 홀을 형성한 후, 먼저 상기 콘택 홀이 채워지도록 상기 콘택 홀을 포함하여 상기 반사방지막상에 도전막을 형성되고, 상기 콘택 홀 주변의 도전막과 반사방지막이 차례로 평탄화 식각되어 제거된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 반사방지막을 제거 하면서도, 상기 콘택 홀의 상부 부위의 확장과 바닥 부위에서의 과식각을 방지할 수 있어 후속 공정에서의 디자인 마진을 확보할 수 있고, 또한 소자의 전체적 높이의 증가없이 콘택 홀내의 보이드 영역이 발생되는 것을 방지할 수 있어 소자의 성능을 향상시킬 수 있다.
(실시예)
이하, 도 2a 내지 도 2d를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 장치의 제조 방법을 순차적으로 나타내는 도면이다.
먼저, 도 2a를 참조하면, 활성 영역과 비활성 영역을 정의하기 위한 소자 격리 영역(102)이 반도체 기판(100)상에 형성되고, 상기 반도체 기판(100)상에 게이트 산화막(도면 미도시)을 사이에 두고 게이트 전극(104)이 형성된다. 그리고, 상기 게이트 전극(104) 양측의 반도체 기판(100)내에 불순물 이온이 주입되어 형성된 소오스/드레인 영역(106)이 형성된다.
이어, 상기 게이트 전극(104)을 포함하여 상기 반도체 기판(100)상에 산화막 계열의 층간 절연막(108)이 형성되고, 상기 층간 절연막상에 방사방지막인 SiON막(110)이 형성된다. 상기 SiON막(110)은 약 100Å - 1000Å 범위내의 두께를 갖도록 형성될 수 있다. 상기 SiON막(110)상에 포토레지스트막이 형성된다.
상기 포토레지스트막(도면 미도시)이 잘 알려진 사진 식각 공정을 통해 패턴닝 된다. 상기 패턴닝 공정에서 상기 반사방지막인 SiON막(110)은 상기 사진 식각 공정에서 사용되는 광이 상기 포토레지스트막을 투과한 후, 다시 반사되는 것을 방지하여 미세 패턴이 형성되는 데 도움을 주게된다.
상기 포토레지스트막 패턴이 형성된 후, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 SiON막(110)과 상기 층간 절연막(108)이 식각되어 상기 반도체 기판(100) 일부의 상부 표면을 노출시키는 콘택 홀(111)이 형성된다.
상기 포토레지스트 패턴이 아싱 공정을 포함하는 제거 공정으로 제거된 후, 상기 반사방지막상에 상기 콘택 홀(111)을 채우도록 제 1 도전막(112)이 형성된다. 상기 콘택 홀(111)의 상부 직경이 약 5000Å일 경우, 종래에는 배선을 형성하는 공정과 콘택 홀을 채우는 공정이 동시에 이루어 졌다. 따라서, 상기 제 1 도전막(112)의 두께는 전체적인 소자의 높이를 고려하여 형성된다. 이로 인해, 상기 제 1 도전막(112)은 약 2000Å의 두께를 갖도록 형성 되는데, 이 두께를 갖는 제 1 도전막(112)은 상기 콘택 홀을 완전히 채울 수 없을 경우가 발생할 수 있고, 이 경우 상기 콘택 홀 내에 보이드 영역이 형성된다. 이와 같이 형성된 상기 보이드 영역은 소자의 배선에서 저항 증가를 유발시킬 수 있다.
그러나, 본 발명에서는, 상기 콘택 홀(111)을 완전히 채우도록 상기 콘택 홀(111)을 포함하여 상기 SiON(110)상에 소자의 전체적 높이에 대한 고려 없이 상기 제 1 도전막(112)이 약 3000Å - 5000Å의 두께를 갖도록 형성될 수 있고, 필요에 따라서, 상기 제 1 도전막(112)의 두께를 더 증가 시킬 수도 있다. 예컨대, 상기 제 1 도전막(112)은 폴리실리콘막으로 형성될 수 있다.
이어, 상기 콘택 홀(111) 양측에 있는 SiON막(110)의 상부 표면이 노출 될 때까지 상기 제 1 도전막(112)이 평탄화 식각 공정을 통해 식각된다. 이 경우, 상기 평탄화 식각 공정은 CMP(chemical mechanical polishing) 공정이나 에치백(etchback) 공정으로 수행될 수 있다. 이와 같은 방법에 의해서 콘택 홀(111)의 상부 부위의 층간 절연막, 참조 부호 'c' 가 과식각되거나, 콘택 홀(111)의 바닥 부위의 소오스/드레인 영역, 참조 부호 'd' 가 과식각되는 문제가 해결된다.
이어, 상기 층간 절연막(108)의 상부 표면이 노출될때까지 상기 SiON막(110)의 제거를 위한 에치백 공정이 수행된다. 상기 SiON막(110)이 제거된 후, 상기 층간 절연막(108)상에 제 2 도전막이 형성된다. 상기 제 2 도전막이 잘 알려진 식각 공정으로 패터닝되어 콘택 홀(111)의 폴리실리콘막과 전기적으로 연결되는 도전막 패턴(114), 즉 배선이 형성된다. 예컨대, 상기 제 2 도전막은 폴리실리콘, 텅스텐 실리사이드, 텅스텐, 그리고 TiN 중 어느 하나로 형성될 수 있다. 상기 제 2 도전막(114)은 약 2000Å의 두께를 갖도록 형성된다. 본 실시예에서 상기 반사방지막(110), SiON막이 SiN막으로 대체될 경우에 있어서도 적용 가능하다.
이와 같은 방법에 의해서, 상기 콘택 홀(111)내에 보이드 영역이 형성되는 것이 방지되면서 소자의 전체적인 높이를 증가시키지 않고 소자의 도전막 패턴, 즉 배선이 형성될 수 있다.
본 발명은 또한 앞서 기술한 실시예에 제한되지 않으며 이하 기술되는 상호 배선 연결에도 적용될 수 있다. 반도체 기판상에 적어도 하나 이상의 배선을 포함하여 층간 절연막이 형성되고, 상기 층간 절연막상에 반사방지막이 형성된다. 층간 절연막은 산화막 계열의 절연막이고 상기 반사방지막은 SiN 이나 SiON 으로 형성될 수 있다. 이어 상기 반사방지막상에 포토레지스트막이 형성되고 상기 포토레지스트 막이 잘 알려진 사진 식각 공정을 통해 패터닝 되어 콘택 홀 형성 마스크가 형성된다.
상기 마스크가 사용되어 상기 반사방지막과 상기 층간 절연막이 차례로 식각되어 상기 배선들 중 원하는 배선의 상부 표면을 노출시키는 콘택 홀이 형성된다. 이후의 공정은, 앞서 기술한 실시예에서 반사방지막인 SiON막이 SiN막으로 대체된 것 외에는 동일하므로 생략한다.
본 발명은 종래의 반도체 제조 방법에서, 반사방지막 즉, SiON 막의 제거 공정시 콘택 홀의 상부 부위의 직경이 확장되고, 바닥 부위의 반도체 기판이 과식각되는 문제 및 콘택 내에 보이드(void)가 발생되어 저항이 증가되는 문제를 해결한 것으로써, 콘택 홀 형성 후, 먼저 도전막으로 상기 콘택홀을 채우고, 식각공정이 진행되기 때문에 상기 콘택 홀의 상부 직경의 증가와 반도체 기판의 콘섬(consume)을 방지할 수 있고, 또한 소자의 전체적 높이의 증가없이 콘택 홀내에 보이드 영역이 발생되는 것을 방지할 수 있는 효과가 있다.

Claims (9)

  1. 반도체 기판상에 층간 절연막과 상기 층간 절연막과 서로 다른 식각 선택비를 갖는 반사방지막을 차례로 형성하는 단계와;
    콘택 홀 형성 마스크를 사용하여 상기 제 2 절연막과 제 1 절연막을 차례로 식각하여 반도체 기판 일부의 상부 표면을 노출시키는 콘택홀을 형성하는 단계와;
    상기 콘택 홀 형성 마스크를 제거하는 단계와;
    상기 콘택 홀이 채워지도록 상기 콘택 홀을 포함하여 상기 반사방지막 위에 도전막을 형성하는 단계와;
    상기 반사방지막이 노출될 때까지 상기 도전막을 평탄화 식각하고, 상기 층간 절연막이 노출될 때까지 상기 반사방지막을 평탄화 식각하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 도전막은 폴리실리콘으로 형성되는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 층간 절연막은 산화막 계열의 절연막인 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 반사방지막은 SiN 및 SiON 중 어느 하나로 형성되는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 평탄화 식각 공정은 에치백 공정이나 CMP 공정으로 수행되는 반도체 장치의 제조 방법.
  6. 반도체 기판상에 적어도 하나 이상의 배선들을 포함하는 제 1 절연막을 형성하는 단계와;
    상기 층간 절연막상에 상기 층간 절연막과 서로 다른 식각 선택비를 갖는 반사 방지막을 형성하는 단계와;
    콘택 홀 형성 마스크를 사용하여 상기 반사 방지막과 상기 층간 절연막을 차례로 식각하여 상기 배선들 중 어느 하나의 상부 표면을 노출시키는 콘택 홀을 형성하는 단계와;
    상기 콘택 홀 형성 마스크를 제거하는 단계와;
    상기 콘택 홀이 채워지도록 상기 콘택 홀을 포함하여 상기 반사 방지막상에 도전막을 형성하는 단계와;
    상기 반사방지막이 노출될 때까지 상기 도전막을 평탄화 식각하고, 상기 층간 절연막이 노출될 때까지 상기 반사방지막을 평탄화 식각하는 단계를 포함하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 층간 절연막은 산화막 계열의 절연막인 반도체 장치의 제조 방법.
  8. 제 6 항에 있어서,
    상기 반사 방지막은 SiN 및 SiON 중 어느 하나로 형성되는 반도체 장치의 제조 방법.
  9. 제 6 항에 있어서,
    상기 평탄화 식각 공정은 CMP 공정이나 에치백 공정으로 수행되는 반도체 장치의 제조 방법.
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