KR100312386B1 - 반도체 소자의 게이트 전극 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 게이트 전극 형성을 형성하고 랜딩 플러그 폴리실리콘(Landing Plug Poly-silicon)층을 형성하는 경우, 게이트 전극 상층부의 반사 방지막과 랜딩 플러그 폴리실리콘간에 누설전류가 발생하는 문제점을 해결하기 위하여, 게이트 전극 형성 후 보호막을 형성하고, 게이트 전극 상층부의 반사 방지막이 제거되는 시점까지 보호막을 제거한 후 랜딩 플러그 폴리실리콘층을 형성하므로써, 게이트 전극과 랜딩 플러그 폴리실리콘층과의 누설전류 발생을 억제할 수 있도록 한 반도체 소자의 게이트 전극 형성방법이 개시된다.
Description
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 특히 게이트 전극 형성 후 랜딩 플러그(Landing plug) 폴리실리콘층 형성시 랜딩 플러그 폴리실리콘과 게이트 전극의 최상부층인 반사 방지막 간에 누설전류가 발생하는 것을 방지하고, 주변 회로 지역의 BPSG막 노출에 따른 게이트 전극의 변형을 방지하기 위한 반도체 소자의 게이트 전극 형성방법에 관한 것이다.
일반적으로, 반도체 소자의 게이트 전극 형성 후 게이트 전극의 하부층과 그 외의 지역을 랜딩 플러그 폴리실리콘을 이용하여 연결하게 된다. 그러면, 종래 반도체 소자의 게이트 전극 형성방법을 도 1을 참조하여 설명하기로 한다.
도 1a 내지 1c는 종래 반도체 소자의 게이트 전극 형성방법을 설명하기 위해순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하여, 셀 지역(C) 및 주변 회로 지역(P)이 확정되고, 게이트 전극을 형성하기 위한 하부구조가 형성된 기판(11) 상에 BPSG막(12) 및 PE-TEOS막(13)을 순차적으로 형성한다. 이후, 전체구조 상에 폴리실리콘층(14), 텅스텐 실리사이드층(15), 하드 마스크 질화막(16), 반사 방지막(17)을 순차적으로 형성하고, 셀 게이트 마스크를 이용한 식각 공정으로 셀 지역(C)에 게이트 전극(18)을 형성한다.
도 1b를 참조하여, 게이트 전극(18)이 형성된 셀 지역(C) 및 주변 회로 지역(P)을 포함하는 전체구조 상에 질화막을 형성하고 전면식각하여, 셀 지역(C)에 형성된 게이트 전극(18) 측벽에 스페이서 질화막(19)을 형성한다.
여기에서, 텅스텐 실리사이드층(15) 상에 형성된 하드 마스크 질화막(16) 및 게이트 전극 측벽의 스페이서 질화막(19)은 랜딩 플러그 폴리실리콘층 형성을 위한 랜딩 플러그 콘택(Landing Plug Contact)을 형성할 때 게이트 전극(18)을 보호하기 위한 목적으로 형성하는 것이다.
도 1c를 참조하여, 전체구조 상에 폴리실리콘간 절연막(20)을 형성하고, 셀 지역(C)의 PE-TEOS막(13)이 노출되도록 랜딩 플러그 콘택홀을 형성한다. 이후, 전체구조 상에 폴리실리콘을 증착하고 평탄화하여 랜딩 플러그 폴리실리콘층(21)을 형성한다.
이와 같은 구조에서, 게이트 전극(18) 최상부의 반사 방지막(17)은 예를 들어 SiON으로 형성하는데, 이는 완전 절연층이 아니기 때문에 랜딩 플러그 폴리실리콘층(21)과의 접촉 계면(A)을 통해 누설 전류가 흐르게 되는 문제점이 있다.
이를 해결하기 위하여 랜딩 플러그 콘택홀을 형성하기 전 반사 방지막(17)을 제거해야 하는데, 단순히 도 1b의 공정 진행 후 건식식각을 통해 반사 방지막(17)을 제거하게 되면, 주변 회로 지역(P)의 PE-TEOS막(13)이 식각되어, BPSG막(12)이 노출되게 된다. 이렇게 주변 회로 지역(P)의 BPSG막(12)이 노출된 상태에서 후속 공정을 진행하게 되면, BPSG막(12)의 유동성에 의해 게이트 전극의 변형이 일어나게 되는 문제점이 있다. 그러므로, 게이트 전극과 랜딩 플러그 폴리실리콘층과의 누설 전류 문제를 해결하기 위해서는 주변 회로 지역이 PE-TEOS막을 유지하면서 반사 방지막을 제거해야 한다.
따라서, 본 발명은 게이트 전극 형성후 보호막을 형성한 후 연마 공정을 이용하여 셀 지역의 반사 방지막을 제거하므로써, 후속 랜딩 플러그 폴리실리콘층 형성시 누설 전류가 발생하는 것을 방지할 수 있는 반도체 소자의 게이트 전극 형성방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 게이트 전극 형성방법은 셀 지역 및 주변 회로 지역이 확정되고, 게이트 전극을 형성하기 위한 하부구조가 형성된 기판 상에 BPSG막 및 PE-TEOS막을 순차적으로 형성하는 단계; 전체구조 상에 도전층, 하드 마스크 질화막 및 반사 방지막을 순차적으로 형성하고 패터닝하여 상기 셀 지역에 게이트 전극이 형성되는 단계; 상기 게이트 전극 측벽에 스페이서 질화막을 형성하는 단계; 상기 셀 지역 및 주변 회로 지역을 포함하는 전체구조 상에 보호막을 형성하고, 상기 게이트 전극 상부의 반사 방지막이 제거될 때까지 보호막을 제거하는 단계; 상기 잔류하는 보호막을 제거하고, 전체구조 상에 폴리실리콘간 절연막을 형성하는 단계; 및 상기 폴리실리콘간 절연막의 선택된 부분을 제거하여 랜딩 플러그 콘택홀을 형성하고 전체구조 상에 폴리실리콘을 증착한 후 평탄화하여, 랜딩 플러그 폴리실리콘층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 1c는 종래 반도체 소자의 게이트 전극 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
도 2a 내지 2f는 본 발명에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 : 기판 12 : BPSG막
13 : PE-TEOS막 14 : 폴리실리콘층
15 : 텅스텐 실리사이드층 16 : 하드 마스크 질화막
17 : 반사 방지막 18 : 게이트 전극
19 : 스페이서 질화막 20 : 폴리실리콘간 절연막
21 : 랜딩 플러그 폴리실리콘층
201 : 기판 202 : BPSG막
203 : PE-TEOS막 204 : 폴리실리콘층
205 : 텅스텐 실리사이드층 206 : 하드 마스크 질화막
207 : 반사 방지막 208 : 게이트 전극
209 : 스페이서 질화막 210 : 보호막
211 : 폴리실리콘간 절연막
212 : 랜딩 플러그 폴리실리콘층
C : 셀 지역 P : 주변 회로 지역
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 2a 내지 2f는 본 발명에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 2a를 참조하여, 셀 지역(C) 및 주변 회로 지역(P)이 확정되고, 게이트 전극을 형성하기 위한 하부구조가 형성된 기판(201) 상에 BPSG막(202) 및 PE-TEOS막(203)을 순차적으로 형성한다. 이후, 전체구조 상에 도전층, 예를 들어, 폴리실리콘층(204), 텅스텐 실리사이드층(205)을 순차적으로 형성하고, 하드 마스크 질화막(206) 및 반사 방지막(207)을 형성한 후, 셀 게이트 마스크를 이용한 식각 공정으로 셀 지역(C)에 게이트 전극(208)을 형성한다. 여기에서, PE-TEOS막(203)은 BPSG막(202)의 유동성을 방지하기 위한 목적으로 형성하는 것이다.
도 2b를 참조하여, 게이트 전극(208)이 형성된 셀 지역(C) 및 주변 회로 지역(P)을 포함하는 전체구조 상에 질화막을 형성하고 전면식각하여, 셀 지역(C)에 형성된 게이트 전극(208) 측벽에 스페이서 질화막(209)을 형성한다.
여기에서, 텅스텐 실리사이드층(205) 상에 형성된 하드 마스크 질화막(206) 및 게이트 전극 측벽의 스페이서 질화막(209)은 랜딩 플러그 폴리실리콘층 형성을 위한 랜딩 플러그 콘택(Landing Plug Contact)을 형성할 때 게이트 전극(208)을 보호하기 위한 목적으로 형성하는 것이다.
도 2c를 참조하여, 셀 지역(C) 및 주변 회로 지역(P)을 포함하는 전체구조 상에 보호막(210)을 형성하고, 도 2d에 도시된 바와 같이, 게이트 전극(208) 상부의 반사 방지막(207)이 제거될 때까지 보호막(210)을 제거한다. 보호막(210)은 CMP 공정이나 건식 또는 습식 식각 공정을 통해 제거한다. 이 CMP 공정에 의해 게이트 전극의 최상부층인 반사 방지막(207)이 제거되게 되고, 주변 회로 지역(P)의 PE-TEOS막(203)은 보호막(210)으로 덮여 있기 때문에 BPSG막(202)은 노출되지 않는다. 여기에서, 보호막(210)은 PSG막, SOG막 및 BPSG막 중 어느 하나를 이용하여 형성한다.
도 2e를 참조하여, CMP 공정 후 잔류하는 보호막(210)을 제거하고, 전체구조 상에 폴리실리콘간 절연막(211)을 형성한다. 폴리실리콘간 절연막(211)은 예를 들어 BPSG막을 이용하여 형성한다.
도 2f를 참조하여, 폴리실리콘간 절연막(211)의 선택된 부분을 제거하여 랜딩 플러그 콘택홀을 형성하고 전체구조 상에 폴리실리콘을 증착하고 평탄화하여, 랜딩 플러그 폴리실리콘층(212)을 형성한다. 결과적으로, 랜딩 플러그 폴리실리콘층(212)은 게이트 전극(208)의 하드 마스크 질화막(206)과 접촉하게 되므로, 전기적으로 완전 절연되어 누설 전류가 발생하는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명에 의하면 게이트 전극을 형성하고 보호막을 형성한 다음, 보호막의 평탄화와 함께 게이트 전극 상부의 반사 방지막을 제거하므로써, 주변 회로 지역의 BPSG막을 노출시키지 않고 반사 방지막을 제거할 수 있어, 후속 랜딩 플러그 폴리실리콘층 형성 후 게이트 전극과 랜딩 플러그 폴리실리콘층 간에 누설 전류가 발생하는 것을 방지할 수 있다. 또한, 게이트 전극의 높이를 낮출 수 있어 폴리실리콘간 절연막의 갭 매립 특성을 향상시킬 수 있고, 메탈 콘택 형성 공정을 용이하게 진행할 수 있다.
Claims (4)
- 셀 지역 및 주변 회로 지역이 확정되고, 게이트 전극을 형성하기 위한 하부구조가 형성된 기판 상에 BPSG막 및 PE-TEOS막을 순차적으로 형성하는 단계;전체구조 상에 도전층, 하드 마스크 질화막 및 반사 방지막을 순차적으로 형성하고 패터닝하여 상기 셀 지역에 게이트 전극이 형성되는 단계;상기 게이트 전극 측벽에 스페이서 질화막을 형성하는 단계;상기 셀 지역 및 주변 회로 지역을 포함하는 전체구조 상에 보호막을 형성하고, 상기 게이트 전극 상부의 반사 방지막이 제거될 때까지 보호막을 제거하는 단계;상기 잔류하는 보호막을 제거하고, 전체구조 상에 폴리실리콘간 절연막을 형성하는 단계; 및상기 폴리실리콘간 절연막의 선택된 부분을 제거하여 랜딩 플러그 콘택홀을 형성하고 전체구조 상에 폴리실리콘을 증착한 후 평탄화하여, 랜딩 플러그 폴리실리콘층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서,상기 보호막은 CMP 공정이나 건식 또는 습식 식각 공정에 의해 제거하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서,상기 보호막은 PSG막, SOG막 및 BPSG막 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서,상기 폴리실리콘간 절연막은 BPSG막을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
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