KR20050046428A - 듀얼 다마신 공정을 이용한 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 듀얼 다마신 공정을 이용한 반도체 소자의 형성 방법을 제공한다. 이 방법은 기판 상에 형성된 몰드층을 관통하는 콘택홀의 일부를 채우는 제1 희생막을 형성하고, 콘택홀의 나머지 부분을 채우는 제2 희생막을 형성한다. 제1 희생막은 그루브의 형성을 위한 이방성 식각에 대한 식각율이 몰드층에 비하여 느린 물질로 형성된다. 이로써, 그루브의 형성을 위한 이방성 식각으로 부터 콘택홀의 바닥면인 식각정지층을 보호하고, 콘택홀의 측벽이 경사지는 현상을 최소화할 수 있다.
Description
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히, 듀얼 다마신 공정을 이용한 반도체 소자의 형성 방법에 관한 것이다.
반도체 소자를 제조하는 공정들 중에서, 듀얼 다마신 공정은 몰드층을 관통하여 하부의 도전체를 노출시키는 콘택홀과, 상기 몰드층 내에 상기 콘택홀의 상부를 가로지르는 그루브를 형성한 후에, 상기 콘택홀 및 그루브 내에 도전체를 채우는 공정으로 정의될 수 있다.
상기 듀얼 다마신 공정은 식각 공정이 어려운 구리 배선을 형성하는 방법 또는 배선들간의 간격이 미세하여 패터닝이 어려운 배선들을 형성하는 방법으로 널리 사용되고 있다.
도 1 내지 도 3은 종래의 듀얼 다마신 공정을 이용한 반도체 소자의 형성 방법을 설명하기 위한 공정 단면도들이고, 도 4는 종래의 듀얼 다마신 공정을 이용한 반도체 소자의 문제점을 설명하기 위한 공정단면도이다.
도 1, 도 2 및 도 3을 참조하면, 반도체기판(1, 이하 기판이라고 함) 상에 층간절연막(2)을 형성하고, 상기 층간절연막(2) 내에 하부 도전체(3)를 형성한다. 상기 하부 도전체(3)는 구리를 포함할 수 있다. 상기 하부 도전체(3)를 갖는 기판(1) 전면 상에 식각정지층(4) 및 몰드층(5)을 차례로 형성한다. 상기 몰드층(5)은 CVD 실리콘 산화막으로 형성하고, 상기 식각정지층(4)은 상기 몰드층(5)에 대하여 식각선택비를 갖는 실리콘 질화막으로 형성한다.
상기 몰드층(5)을 패터닝하여 상기 식각 정지층(4)의 소정영역을 노출시키는 콘택홀(6)을 형성한다. 상기 노출된 식각정지층(4)은 상기 하부 도전체(3) 상에 위치한다.
상기 콘택홀(6)을 채우는 희생막(7)을 상기 기판(1) 전면 상에 형성한다.
상기 희생막(7) 상에 상기 희생막(7)의 소정영역을 노출시키는 개구부를 갖는 감광막 패턴(8)을 형성한다. 상기 감광막 패턴(8)을 마스크로 사용하여 상기 희생막(7) 및 몰드층(5)을 연속적으로 식각하여 상기 콘택홀(6)의 상부를 가로지르는 그루브(9)를 형성한다. 이때, 상기 콘택홀(6)의 하부에는 상기 희생막의 잔여물(7a)이 잔존할 수 있다. 상기 희생막의 잔여물(7a)은 상기 그루브(9)의 형성을 위한 식각공정시, 상기 콘택홀(6)의 바닥면인 상기 식각정지층(4)을 보호하는 역할을 할 수 있다.
상기 감광막 패턴(8)을 제거하고, 상기 패터닝된 희생막(7') 및 상기 희생막의 잔여물(7a)을 선택적으로 제거하여 상기 콘택홀(6)의 바닥면인 식각정지층(4)을 노출시킨다.
상기 노출된 식각정지층(4)을 선택적으로 식각하여 상기 하부 도전체(3)의 소정영역을 노출시킨 후에, 상기 콘택홀(6) 및 그루브(9)를 채우는 상부 도전체(10)를 형성한다. 상기 상부 도전체(10)는 구리를 포함할 수 있다.
상기 희생막(7)은 HSQ막으로 형성한다. 상기 HSQ막은 스핀 방식으로 형성된다. 이에 따라, 상기 희생막(7)은 높은 종횡비의 상기 콘택홀(6)을 충분히 채울 수 있다. 또한, 상기 그루브(9) 형성시, 상기 HSQ막은 CVD 실리콘 산화막으로 형성된 상기 몰드층(6)에 비하여 높은 식각율을 갖는다. 이에 따라, 상기 감광막 패턴(8)을 마스크로 사용한 식각 공정시, 상기 콘택홀(6)의 내부상부에 배치된 상기 희생막(7)를 쉽게 제거하여 상기 그루브(6)를 용이하게 형성할 수 있다. 이에 더하여, 상기 HSQ막이 상기 몰드층(6)에 비하여 높은 식각율을 가짐으로써, 상기 희생막의 잔여물(7a)을 선택적으로 제거하는 공정을 수행할때, 상기 몰드층(6)의 리세스량이 최소화될 수 있다.
하지만, 상술한 종래의 반도체 소자의 형성 방법에 있어서, 상기 희생막(7)을 HSQ막으로 사용함으로써, 여러가지 문제점들이 발생할 수 있다. 이를 도 4를 참조하여 설명한다.
도 4를 참조하면, 희생막(7)이 몰드층(5)에 비하여 높은 식각율을 가짐으로써, 그루브(9)의 형성을 위한 식각 공정시, 상기 그루브(9)가 완전히 형성되기 전에, 도 3의 콘택홀(6) 내의 희생막(7)이 모두 제거될 수 있다. 즉, 도 3의 희생막의 잔여물(7a)이 존재하지 않게 된다. 이에 따라, 상기 콘택홀(6')의 바닥면인 식각정지층(4)이 노출될 수 있다. 그 결과, 상기 노출된 식각정지층(4)이 상기 그루브(9)의 형성을 위한 식각 공정에 의해 제거되어 하부 도전체(3)가 노출될 수 있다. 상기 노출된 식각정지층(4)은 도 1의 콘택홀(6)의 형성을 위한 식각 공정에 의하여 이미 충분히 리세스된 상태임으로, 상기 그루브(9)의 형성을 위한 식각 공정에 의해 쉽게 제거될 수 있다. 상기 노출된 하부 도전체(3)는 도 2 및 도 3을 참조하여 설명한 패터닝된 희생막(7')을 제거하는 공정 및 콘택홀(6)의 식각정지층(4)을 제거하는 공정등에 의하여 손상될 수 있다. 특히, 상기 하부 도전체(3)가 구리를 포함할 경우, 상기 노출된 하부 도전체(3)가 산화되어 상기 하부 도전체(3)와, 상기 콘택홀(6')을 채우는 상부 도전체간의 콘택저항이 크게 증가할 수 있다.
이에 더하여, 상기 콘택홀(6')의 측벽이 모두 노출됨으로, 상기 그루브(9)의 형성을 위한 식각 공정에 의하여 상기 콘택홀(6')의 측벽이 경사지게 식각될 수 있다. 이에 따라, 상기 콘택홀(6')의 직경이 증가될 수 있다. 상기 콘택홀(6')의 직경이 증가되는 현상이 심화될 경우, 상기 콘택홀(6')을 채우는 상부 도전체가 상기 하부 도전체(3)에 인접한 다른 하부 도전체(미도시함)와 접촉하는 쇼트 현상이 발생할 수 있다. 이는, 반도체 소자의 불량을 유발시켜 반도체 제품의 생산성이 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 콘택홀에 노출된 도전체의 열화를 방지하여 콘택저항을 최소화할 수 있는 듀얼 다마신 공정을 이용한 반도체 소자의 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 콘택홀의 열화를 최소화할 수 있는 듀얼 다마신 공정을 이용한 반도체 소자의 형성 방법을 제공하는 데 있다.
상술한 기술적 과제 및 다른 기술적 과제를 해결하기 위한 듀얼 다마신 공정을 이용한 반도체 소자의 형성 방법을 제공한다. 이 방법은 기판 상에 식각정지층 및 몰드층을 차례로 형성하는 단계를 포함한다. 상기 몰드층을 패터닝하여 상기 식각정지층의 소정영역을 노출시키는 콘택홀을 형성하고, 상기 콘택홀의 일부를 채우는 제1 희생막을 형성한다. 상기 콘택홀을 채우는 제2 희생막을 상기 기판 전면에 형성한다. 상기 제2 희생막 및 몰드층에 이방성 식각을 포함하는 패터닝 공정을 수행하여 상기 콘택홀의 상부를 가로지르는 그루브를 형성하고, 상기 리세스된 제1 희생막을 노출시킨다. 상기 노출된 제1 희생막을 제거하여 식각정지층을 노출시키고, 상기 패터닝된 제2 희생막을 제거한다. 상기 콘택홀에 노출된 상기 식각정지층을 식각하여 상기 기판의 소정영역을 노출시키고, 상기 콘택홀 및 그루브를 채우는 도전 패턴을 형성한다. 상기 이방성 식각에 대한 상기 제1 희생막의 식각율은 상기 이방성 식각에 대한 상기 몰드층의 식각율에 비하여 낮다.
구체적으로, 상기 식각정지층을 형성하기 전에, 기판 상에 하부 도전체를 형성하는 단계를 더 수행할 수 있다. 이때, 상기 콘택홀에 노출된 식각정지층은 상기 하부 도전체 상에 배치되는 것이 바람직하다. 상기 이방성 식각에 대한 상기 제2 희생막의 식각율은 상기 이방성 식각에 대한 상기 몰드층의 식각율에 비하여 높은 것이 바람직하다. 상기 제1 희생막은 유기 화합물로 형성하는 것이 바람직하다. 상기 제2 희생막은 HSQ막으로 형성하는 것이 바람직하다. 상기 콘택홀을 형성하기 전에, 상기 몰드층 상에 캐핑막을 형성하는 단계를 더 수행할 수 있다. 이 경우에, 상기 그루브는 상기 제2 희생막, 캐핑막 및 몰드층에 이방성 식각을 포함하는 패터닝 공정을 수행하여 형성할 수 있다. 상기 그루브의 바닥면은 상기 제1 희생막의 상부면에 비하여 높게 형성되는 것이 바람직하다.
일 실시예에 있어서, 상기 그루브를 형성하는 단계는 상기 제2 희생막 상에 상기 제2 희생막의 소정영역을 노출시키는 개구부를 갖는 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 마스크로 사용하여 상기 제2 희생막 및 몰드층을 연속적으로 이방성 식각하여 상기 그루브를 형성하는 단계 및, 상기 감광막 패턴을 제거하는 단계를 포함할 수 있다. 이때, 상기 감광막 패턴 및 상기 제1 희생막은 동시에 제거되는 것이 바람직하다.
일 실시예에 있어서, 상기 감광막 패턴을 형성하기 전에, 상기 제2 희생막 상에 반사 방지막을 형성하는 단계를 더 수행할 수 있다. 이 경우에, 상기 그루브는 상기 반사 방지막, 제2 희생막 및 몰드층을 연속적으로 이방성 식각하여 형성되고, 상기 반사 방지막은 상기 제1 희생막과 동일한 물질로 형성되며, 상기 감광막 패턴, 제1 희생막 및 패터닝된 상기 반사 방지막은 동시에 제거되는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 5 내지 도 10은 본 발명의 바람직한 실시예에 따른 듀얼 다마신 공정을 이용한 반도체 소자의 형성 방법을 설명하기 위한 공정 단면도들이다.
도 5를 참조하면, 기판(100) 상에 층간절연막(102)을 형성하고, 상기 층간절연막(102) 내에 하부 도전체(104)를 형성한다. 상기 하부 도전체(104)는 구리 또는 알루미늄등의 금속을 포함할 수 있다. 이에 더하여, 상기 하부 도전체(104)는 상기 금속과 상기 층간절연막(102) 사이에 개재된 베리어막을 더 포함할 수 있다. 상기 베리어막은 상기 하부 도전체(104)의 금속원소들이 상기 층간절연막(102)으로 침투하는 것을 방지하는 역할을 할 수 있다. 상기 베리어막은 티타늄질화막 또는 탄탈늄질화막등의 도전성 금속질화막으로 형성할 수 있다. 상기 하부 도전체(104)는 상기 층간절연막(102)에 다마신 기법으로 형성될 수 있다. 상기 층간절연막(102)은 실리콘 산화막, 불소가 도핑된 산화막 또는 탄소가 도핑된 산화막으로 형성할 수 있다.
상기 하부 도전체(104)를 갖는 기판(100) 전면 상에 식각정지층(106), 몰드층(108) 및 캐핑막(110)을 차례로 형성한다. 상기 식각정지층(106)은 상기 몰드층(108)에 대하여 식각선택비를 갖는 절연막, 예컨대, 실리콘 질화막(SiN) 또는 실리콘 탄화막(SiC)으로 형성할 수 있다. 상기 몰드층(108)은 실리콘 산화막, 불소가 도핑된 산화막 또는 탄소가 도핑된 산화막으로 형성할 수 있다. 상기 캐핑막(110)은 후속에 수행될 수 있는 화학적기계적 연마 공정의 정지층으로 사용될 수 있다. 상기 캐핑막(110)은 실리콘 질화막 또는 실리콘 탄화막으로 형성할 수 있다. 경우에 따라, 상기 캐핑막(110)은 생략될 수도 있다.
상기 캐핑막(110) 및 몰드층(108)을 연속적으로 패터닝하여 상기 식각정지층(106)의 소정영역을 노출시키는 콘택홀(112)을 형성한다. 상기 노출된 식각정지층(106)은 상기 하부 도전체(104) 상에 배치된다.
상기 콘택홀(112)을 채우는 제1 희생막(115)을 상기 기판(100) 전면 상에 형성한다. 상기 제1 희생막(115)은 상기 몰드층(108)에 대하여 식각선택비를 갖는 물질로 형성한다. 또한, 상기 제1 희생막(115)은 캡필 특성이 우수한 물질일 수 있다.
도 6, 도 7 및 도 8을 참조하면, 상기 콘택홀(112)의 일부만을 채우도록 상기 제1 희생막(115)을 선택적으로 리세스한다. 이에 따라, 상기 리세스된 제1 희생막(115a)은 상기 콘택홀(112) 내부의 하부 영역에 형성된다. 상기 제1 희생막(115)은 습식식각에 의하여 리세스될 수 있다. 이와는 달리, 상기 제1 희생막(115)은 에치백(etch-back) 공정으로 리세스될 수도 있다.
상기 리세스된 제1 희생막(115a)을 갖는 기판(100) 전면 상에 제2 희생막(117)을 형성한다. 상기 제2 희생막(117)은 상기 리세스된 제1 희생막(115a) 상의 상기 콘택홀(112)의 나머지 영역을 채운다. 상기 제2 희생막(117)은 상기 몰드층(108)에 대하여 식각선택비를 갖는 물질로 형성한다.
상기 제2 희생막(117) 상에 반사 방지막(119)을 형성하고, 상기 반사 방지막(119) 상에 상기 반사 방지막(119)의 소정영역을 노출시키는 개구부(123)를 갖는 감광막 패턴(121)을 형성한다.
상기 감광막 패턴(121)을 마스크로 사용하여 상기 반사방지막(119), 제2 희생막(117), 캐핑막(110) 및 몰드층(108)을 연속적으로 이방성 식각하여 상기 콘택홀(112)의 상부를 가로지르는 그루브(125)를 형성한다. 이때, 상기 리세스된 제1 희생막(115a)이 노출되는 것이 바람직하다. 상기 그루브(125)의 바닥면은 상기 몰드층(108)의 최상부면으로 부터 소정의 깊이로 이격되고, 상기 식각정지층(106)의 상부면으로 부터 소정의 높이로 이격된다. 특히, 상기 그루브(125)의 바닥면은 상기 리세스된 제1 희생막(115a)의 상부면에 비하여 높게 형성되는 것이 바람직하다.
상기 그루브(125)의 형성을 위한 상기 이방성 식각에 대한 상기 리세스된 제1 희생막(115a)의 식각율은 상기 이방성 식각에 대한 몰드층(108)의 식각율에 비하여 낮은 것이 바람직하다. 이에 따라, 상기 리세스된 제1 희생막(115a)은 상기 이방성 식각으로 부터 상기 콘택홀(112)의 바닥면인 식각정지층(106)을 보호한다. 또한, 상기 리세스된 제1 희생막(115a)은 상기 콘택홀(112)의 내부에 존재함으로써, 상기 콘택홀(112)의 측벽이 경사지게 되는 현상을 최소화한다. 그 결과, 종래의 콘택저항의 증가 또는 쇼트 현상을 방지할 수 있다.
상기 이방성 식각에 대한 상기 제2 희생막(117)의 식각율은 상기 이방성 식각에 대한 상기 몰드층(108)의 식각율에 비하여 높은 것이 바람직하다. 이에 따라, 상기 이방성 식각에 의하여 상기 그루브(125)가 매우 용이하게 형성된다. 또한, 상기 이방성 식각시, 상기 리세스된 제1 희생막(115a) 상의 상기 제2 희생막(117)이 모두 제거된다. 이로써, 상기 그루브(125)의 형성 후에, 상기 리세스된 제1 희생막(115a)이 노출된다.
결과적으로, 상기 제1 희생막(115)은 상기 몰드층(108)에 대하여 식각선택비를 가짐과 동시에, 상기 이방성 식각에 대한 식각율이 상기 몰드층(108)에 비하여 낮은 물질로 형성한다. 예를 들면, 상기 제1 희생막(115)은 탄소를 다량 함유하는 유기 화합물로 형성하는 것이 바람직하다. 상기 유기 화합물은 스핀 방식에 의하여 증착되는 물질로서, 갭픽 특성이 우수하다. 상기 유기 화합물은 스핀 방식으로 코딩된 후에, 소정의 베이크 공정들이 수행될 수 있다.
상기 제2 희생막(117)은 상기 몰드층(108)에 식각선택비를 가짐과 동시에, 상기 이방성 식각에 대한 식각율이 상기 몰드층(108)에 비하여 높은 물질로 형성한다. 예를 들면, 상기 제2 희생막(117)은 HSQ막으로 형성할 수 있다.
상기 반사 방지막(119)은 상기 제1 희생막(115)과 동일한 물질의 유기 반사방지막으로 형성하는 것이 바람직하다. 경우에 따라, 상기 반사 방지막(119)은 생략될 수도 있다.
계속해서, 애슁 공정을 수행하여 상기 감광막 패턴(121) 및 패터닝된 반사 방지막(119')을 제거한다. 통상, 감광막은 유기물로 형성되어 있음으로, 상기 애슁 공정으로 상기 감광막 패턴(121) 및 상기 패터닝된 반사 방지막(119')을 동시에 제거할 수 있다. 이에 더하여, 상기 애슁 공정으로 상기 리세스된 제1 희생막(115a)도 함께 제거하는 것이 바람직하다. 이때, 상기 애슁 공정은 상기 감광막 패턴(121), 반사 방지막(119') 및 리세스된 제1 희생막(115a)으로 구성된 일군과, 상기 몰드층(108) 및 식각정지층(106)에 대한 식각선택비가 매우 우수한 공정이기 때문에, 상기 몰드층(108) 및 식각정지층(106)이 리세스되는 현상은 방지될 수 있다.
상기 감광막 패턴(121), 패터닝된 반사방지막(119') 및 리세스된 제1 희생막(115a)이 제거됨으로써, 패터닝된 제2 희생막(117') 및 콘택홀(112)의 바닥면인 식각정지층(106)이 노출된다.
도 9 및 도 10을 참조하면, 상기 노출된 패터닝된 제2 희생막(117')을 선택적으로 제거하여 패터닝된 캐핑막(110')을 노출시킨다. 상기 노출된 식각정지층(106)을 제거하여 상기 하부 도전체(104)을 노출시킨다.
상기 노출된 하부 도전체(104)를 갖는 기판(100) 전면에 상기 콘택홀(112) 및 그루브(125)를 채우는 도전막(127)을 형성한다. 상기 도전막(127)은 구리 또는 알루미늄과 같은 금속을 포함할 수 있다. 이에 더하여, 상기 도전막(127)은 상기 금속 아래에 형성된 베리어막을 더 포함할 수 있다. 상기 베리어막은 티타늄질화막 또는 탄탈늄질화막과 같은 도전성 금속질화막으로 형성할 수 있다.
상기 도전막(127)을 상기 패터닝된 캐핑막(110')이 노출될때까지 평탄화시키어 상기 콘택홀(112) 및 그루브(125) 내에 도전 패턴(127a)을 형성한다. 이때, 상기 도전막(127)은 상기 패터닝된 캐핑막(110')을 정지층으로 하는 화학적기계적 연마 공정으로 평탄화될 수 있다. 물론, 상기 도전막(127)은 에치백 공정으로 평탄화될 수도 있다.
상술한 반도체 소자의 형성 방법에 있어서, 콘택홀(112)의 일부를 채우는 리세스된 제1 희생막(115a)을 형성한다. 상기 제1 희생막(115a)은 그루브(125)의 형성을 위한 이방성 식각에 대한 식각율이 상기 몰드층(108)에 비하여 낮은 물질로 형성한다. 이에 따라, 상기 그루브(125) 형성시, 상기 리세스된 제1 희생막(115a)은 상기 콘택홀(112)의 바닥면인 식각정지층(106)을 보호하여 하부 도전체(104)의 손상을 방지한다. 그 결과, 상기 하부 도전체(104) 및 도전 패턴(127a) 간의 콘택저항이 최소화된다. 또한, 상기 그루브(125) 형성시, 상기 리세스된 제1 희생막(115a)이 상기 콘택홀(112)의 일부를 채우고 있음으로써, 상기 콘택홀(112)의 측벽이 경사지는 현상을 최소화할 수 있다. 이로써, 종래의 쇼트 현상등을 방지할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 콘택홀의 일부를 채우는 제1 희생막을 형성한다. 상기 제1 희생막은 그루브의 형성을 위한 이방성 식각에 대한 식각율이 몰드층에 비하여 낮은 물질로 형성한다. 이에 따라, 상기 이방성 식각으로 부터 상기 콘택홀의 바닥면인 식각정지층을 보호하고, 상기 콘택홀의 측벽이 경사지는 현상을 최소화한다. 그 결과, 종래의 하부 도전체의 손상 또는 산화등으로 인한 하부 도전체 및 도전 패턴간의 콘택저항을 최소화하고, 종래의 쇼트 현상등을 방지하여 반도체 제품의 수율을 향상시킬 수 있다.
도 1 내지 도 3은 종래의 듀얼 다마신 공정을 이용한 반도체 소자의 형성 방법을 설명하기 위한 공정 단면도들이다.
도 4는 종래의 듀얼 다마신 공정을 이용한 반도체 소자의 문제점을 설명하기 위한 공정단면도이다.
도 5 내지 도 10은 본 발명의 바람직한 실시예에 따른 듀얼 다마신 공정을 이용한 반도체 소자의 형성 방법을 설명하기 위한 공정 단면도들이다.
Claims (8)
- 기판 상에 식각정지층 및 몰드층을 차례로 형성하는 단계;상기 몰드층을 패터닝하여 상기 식각정지층의 소정영역을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀의 일부를 채우는 제1 희생막을 형성하는 단계;상기 콘택홀을 채우는 제2 희생막을 상기 기판 전면에 형성하는 단계;상기 제2 희생막 및 몰드층에 이방성 식각을 포함하는 패터닝 공정을 수행하여 상기 콘택홀의 상부를 가로지르는 그루브를 형성하고, 상기 리세스된 제1 희생막을 노출시키는 단계;상기 노출된 제1 희생막을 제거하여 식각정지층을 노출시키는 단계;상기 패터닝된 제2 희생막을 제거하는 단계;상기 콘택홀에 노출된 상기 식각정지층을 식각하여 상기 기판의 소정영역을 노출시키는 단계; 및상기 콘택홀 및 그루브를 채우는 도전 패턴을 형성하는 단계를 포함하되, 상기 이방성 식각에 대한 상기 제1 희생막의 식각율은 상기 이방성 식각에 대한 상기 몰드층의 식각율에 비하여 낮은 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 식각정지층을 형성하기 전에,상기 기판에 하부 도전체를 형성하는 단계를 더 포함하되, 상기 콘택홀에 노출된 식각정지층은 상기 하부 도전체 상에 배치되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 이방성 식각에 대한 상기 제2 희생막의 식각율은 상기 이방성 식각에 대한 상기 몰드층의 식각율에 비하여 높은 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 3 항에 있어서,상기 제1 희생막은 유기 화합물로 형성하고, 상기 제2 희생막은 HSQ막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 콘택홀을 형성하기 전에,상기 몰드층 상에 캐핑막을 형성하는 단계를 더 포함하되, 상기 그루브는 상기 제2 희생막, 캐핑막 및 몰드층에 이방성 식각을 포함하는 패터닝 공정을 수행하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 그루브의 바닥면은 상기 리세스된 제1 희생막의 상부면에 비하여 높게 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 그루브를 형성하는 단계는,상기 제2 희생막 상에 상기 제2 희생막의 소정영역을 노출시키는 개구부를 갖는 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로 사용하여 상기 제2 희생막 및 몰드층을 연속적으로 이방성 식각하여 상기 그루브를 형성하는 단계; 및상기 감광막 패턴을 제거하는 단계를 포함하되, 상기 감광막 패턴 및 상기 제1 희생막은 동시에 제거되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 7 항에 있어서,상기 감광막 패턴을 형성하기 전에,상기 제2 희생막 상에 반사 방지막을 형성하는 단계를 더 포함하되, 상기 그루브는 상기 반사 방지막, 제2 희생막 및 몰드층을 연속적으로 이방성 식각하여 형성되고,상기 반사 방지막은 상기 제1 희생막과 동일한 물질로 형성되고,상기 감광막 패턴, 제1 희생막 및 패터닝된 상기 반사 방지막은 동시에 제거되는 것을 특징으로 하는 반도체 소자의 형성 방법.
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| KR (1) | KR20050046428A (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100780627B1 (ko) * | 2005-09-27 | 2007-11-29 | 주식회사 하이닉스반도체 | 탄화된 질화장벽층을 구비한 반도체 소자 및 그의 제조방법 |
| US7365025B2 (en) | 2006-02-06 | 2008-04-29 | Samsung Electronics Co., Ltd. | Methods of forming dual-damascene interconnect structures on semiconductor substrates using multiple planarization layers having different porosity characteristics |
| KR100940673B1 (ko) * | 2007-10-15 | 2010-02-10 | 주식회사 동부하이텍 | 반도체소자의 제조방법 |
| US9396988B2 (en) | 2014-09-16 | 2016-07-19 | Samsung Electronics Co., Ltd. | Methods for fabricating semiconductor devices using liner layers to avoid damage to underlying patterns |
-
2003
- 2003-11-14 KR KR1020030080689A patent/KR20050046428A/ko not_active Application Discontinuation
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