KR100511128B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

Info

Publication number
KR100511128B1
KR100511128B1 KR10-2003-0008423A KR20030008423A KR100511128B1 KR 100511128 B1 KR100511128 B1 KR 100511128B1 KR 20030008423 A KR20030008423 A KR 20030008423A KR 100511128 B1 KR100511128 B1 KR 100511128B1
Authority
KR
South Korea
Prior art keywords
metal
insulating film
forming
trench
dielectric constant
Prior art date
Application number
KR10-2003-0008423A
Other languages
English (en)
Other versions
KR20040072791A (ko
Inventor
이준현
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR10-2003-0008423A priority Critical patent/KR100511128B1/ko
Publication of KR20040072791A publication Critical patent/KR20040072791A/ko
Application granted granted Critical
Publication of KR100511128B1 publication Critical patent/KR100511128B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 비아홀을 먼저 금속으로 매립하여 금속 플러그를 형성한 다음, 그 상부에 금속 트렌치를 형성함으로써, 비아홀 상부에 펜스가 형성되는 현상 및 비아 개방 결함과 같은 현상을 방지할 수 있고, 식각 방지막을 사용하지 않아 비아홀 및 트렌치 형성을 위한 식각 공정 조건을 단순화할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공한다.

Description

반도체 소자의 금속 배선 형성 방법{Method of forming a metal line in a semiconductor device}
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 듀얼 다마신 구조의 금속 배선 형성 방법에 관한 것이다.
도 1은 종래의 듀얼 다마신 패턴용 트렌치 형성후 발생하는 문제점을 설명하기 위한 단면도이다.
도 1을 참조하면, 종래의 듀얼 다마신 구조의 금속 배선을 형성하기 위해서는 반도체 구조물(10) 상에 하부 구조물을 보호하기 위한 배리어(Barrier)막(12)을 형성한다. 배리어막(12) 상부에 제 1 산화막(14), 식각 방지막(16) 및 제 2 산화막(18)을 순차적으로 형성한다. 패터닝(Pattering) 공정을 통해 비아홀(Via Hole)을 형성한 다음, 아크 코팅(ARC Coating)을 실시하여 비아홀을 매립한 다음 패터닝 공정을 실시하여 트렌치(Trench)를 형성한다. 트렌치 형성을 위한 패터닝 공정중 제 2 산화막(18)의 식각을 위해 불소(F) 계열의 가스를 사용함으로 인해 다량의 폴리머가 발생하여 비아홀 상부 주변의 식각이 저해되고, 식각공정 후 비아홀의 개구부(트렌치 하부) 주변에 산화막 잔류물로 이루어진 펜스(20)가 형성된다.
도 2는 종래의 듀얼 다마신용 트렌치 형성후, 비아홀 상부 개구부 주변에 펜스가 형성된 SEM 사진이다.
도 2를 참조하면, 일반적으로 듀얼 다마신용 트렌치 형성을 위해서 제 2 산화막과 식각 방지막간의 식각선택비가 높은 식각 가스를 이용하여 제 2 산화막을 식각하게 된다. 이때, 비아홀 내부의 유기물질 BARC(Bottom Anti Reflective Coating), 제 2 산화막 및 식각 방지막이 식각 선택비가 높은 식각가스와 반응하여 결합 폴리머 부산물(CFx, C-C)을 발생시켜 식각을 방해하는 역할을 하게 되어 비아홀 주위로 식각 산화막으로 이루어진 뿔 또는 왕관 모양의 펜스(Fence)가 형성된다(도 2의 A영역).
상술한 바와 같은 폴리머에 의해 뿔 모양 또는 왕관 모양의 펜스가 비아홀의 개구부 상부에 발생할 경우, 전도성 물질을 증착할 경우 매립 불량을 야기할 수 있으며, 펜스로 인해 비아홀 내 아크 잔류물이 레지스터 제거 공정 후에도 잔류하게 되어 전기적 연결 불량의 원인이 되는 문제점이 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 비아홀을 금속으로 매립하여 금속 플러그를 먼저 형성한 다음, 그 상부에 금속 트렌치를 형성하여 비아홀 상부에 펜스가 형성되는 현상을 방지할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 소정의 반도체 구조물이 형성된 반도체 기판상에 절연막을 형성하는 단계와, 상기 절연막을 패터닝 하여 비아홀을 형성하는 단계와, 상기 비아홀을 금속으로 매립하여 금속 플러그를 형성하는 단계와, 상기 반도체 기판 상에 잔류하는 상기 절연막을 제거하여 상기 금속 플러그를 노출하는 단계와, 상기 노출된 금속 플러그의 높이 보다 높게 저 유전율의 절연막을 형성하는 단계와, 상기 저 유전율의 절연막을 패터닝 하여 트렌치를 형성하되, 상기 트렌치 하부에 상기 금속 플러그 상부가 소정 영역 돌출되도록 하는 단계 및 상기 트렌치를 금속으로 매립하여 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 3a 내지 도 3f는 본 발명에 다른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 트랜지스터나 커패시터와 같은 반도체 소자(미도시)를 포함하는 여러 요소(반도체 구조물)가 형성된 반도체 기판(110) 상에 반도체 기판(110)을 보호하기 위한 배리어막(미도시)과 비아홀을 형성하기 위해 절연막(114)을 형성한다. 절연막을 패터닝 하여 비아홀(118)을 형성한다.
본 실시예에서는 반도체 구조물로, 하부 금속 배선(112)을 나타내었다. 하지만 이에 한정되지 않고, 앞서 언급한 바와 같은 여러 요소가 될 수 있다. 즉, 반도체 소자를 포함하는 요소 중 금속 배선과 연결 가능한 모든 요소(접합부)를 지칭한다. 상기 배리어막을 형성하지 않고, 하부 금속배선(112)이 형성된 반도체 기판(110)상에 절연막(114) 만을 형성할 수 있다.
구체적으로, 절연막(114)은 질화막 계열의 물질막을 이용하여 형성한다. 절연막(114)은 금속 플러그를 위한 비아홀(118) 깊이로 형성한다. 즉, 절연막(114)을 3000 내지 8000Å 의 두께로 형성한다. 이는 후속 공정에 의해 절연막(114)의 손실을 감안한 두께이다.
절연막(114) 상에 감광막을 도포한 다음 사진 식각공정을 실시하여 감광막 패턴(116)을 형성한다. 감광막 패턴(116)을 식각마스크로 하는 식각공정을 실시하여 하부 금속배선(112)상의 절연막(114)을 제거하여 비아홀(118)을 형성한다. 상술한 식각공정은 반도체 소자의 제조 공정에서 사용되는 다양한 형태의 식각공정이 수행될 수 있다. 하지만, 본 실시예에서는 CHF3 가스, CF4 가스, O2 가스 및 Ar 가스를 이용한 활성화된 플라즈마를 이용한 건식 식각을 실시하여 감광막 패턴(116)에 의해 노출된 절연막(114)을 식각한다. 상술한 가스에 CxFy 및 N2 가스를 더 추가할 수도 있다.
도 3b를 참조하면, 감광막 패턴(116)을 소정의 스트립 공정을 실시하여 제거한다. 비아홀(118)을 금속물질로 매립하여 금속 플러그(120)를 형성한다.
구체적으로, 전체 구조상에 비아홀(118)을 충분히 채울 정도의 금속물질을 증착한 다음 평탄화 공정을 실시하여 절연막(114) 상부에 증착된 금속물질을 제거하여 금속 플러그(120)를 형성한다. 이때, 금속물질로는 구리를 이용하여 형성하고, 평탄화 공정은 화학적 기계적 연마를 실시한다. 화학적 기계적 연마를 이용한 평탄화 공정을 통해 금속 플러그(120)를 형성하되, 절연막(114)의 일부도 함께 연마되어 금속 플러그(120)의 높이가 2000 내지 7500Å이 되도록 한다. 이는, 후속공정에서 트렌치 영역에 금속물질을 매립하였을 경우에 트렌치 영역의 금속배선과 하부 금속배선간의 기생 커패시턴스가 발생하지 않도록 하기 위한 금속 플러그(120)의 높이이다.
상술한 공정에 있어서, 금속물질을 증착하기 전에 금속물질의 확산을 방지하기 위한 금속 배리어막(미도시)을 전체구조의 단차를 따라 형성할 수 있다. 금속물질은 반도체 소자에서 사용하는 금속막 증착법을 이용하여 형성할 수 있다. 예를 들어, 도금공정을 실시하여 금속물질을 증착한다.
도 3c 및 도 3d를 참조하면, 식각공정을 실시하여 반도체 기판(110)상에 잔류하는 절연막(114)을 제거한다. 하부 금속배선(112) 상에 금속 플러그(120)가 형성된 전체 구조상에 저 유전율 절연막(122)을 형성한다. 저유전율 절연막이란 절연 물질인 SiO2중에서 유전상수(k)가 4.1정도의 물질을 제외한 3.8 미만의 물질을 말한다. 또한 그에 대한 물질로는 FSG, SOG계열의 일부물질, Silk, BCB, Coral, SiC 등등이 있다.
구체적으로, 질화막 계열의 물질막인 절연막(114)을 플라즈마 방식이아닌 다운 플로우(Down Flow)방식을 진행하여 제거한다. 다운 플로우 방식은 등방성으로 식각이 진행되기 때문에 금속 플러그(120) 측벽의 절연막(114)을 완전히 제거할 수 있다. 이에 한정되지 않고, 다양한 형태의 등방성 식각을 실시하여 반도체 기판(110)상에 잔류하는 절연막(114)을 완전히 제거한다. 절연막(114)을 제거함으로써, 반도체 기판(110) 상에 금속 플러그(120)가 하부 금속배선(120) 상부에 돌출된 형상으로 잔류하게 된다.
전체 구조 상부에 저 유전율 절연막(122)을 금속 플러그(120) 보다 높게 증착한다. 저 유전율 절연막(122)의 증착 두께는 반도체 소자의 레이어(Layer) 별, 후속 공정에 의해 형성될 트렌치 또는 하부 구조물의 특성에 따라 다양하게 형성되지만, 본 실시예에서는 저 유전율 절연막(122)을 7000 내지 30000Å의 두께로 형성한다. 저 유전율 절연막(122)을 증착한 다음 화학적 기계적 연마를 실시하여 평탄화 한다.
저 유전율 절연막(122)은 한번의 증착공정을 이용하여 형성할 수도 있고, 여러번의 공정을 통해 형성할 수도 있다. 하지만 본 실시예에서는 단일 구조의 저 유전율 절연막(122)을 형성한다.
도 3e 및 도 3f를 참조하면, 패터닝 공정을 실시하여 트렌치(124)를 형성하되, 금속 플러그(120) 일부가 노출되도록 한다. 트렌치(124)를 금속물질로 매립하여 상부 금속배선(126)을 형성함으로써, 듀얼 다마신 구조의 금속 배선을 형성한다.
구체적으로, 저 유전율 절연막(122) 상에 감광막을 도포한 다음 사진 식각공정을 실시하여 트렌치 형성을 위한 감광막 패턴을 형성한다. 상기 감광막 패턴을 식각 마스크로 하는 식각공정을 통해 저 유전율 절연막(122)의 일부를 제거하여 트렌치(124)를 형성한다. 저 유전율 절연막(122)의 일부를 식각하되, 하부에 매립된 금속 플러그(120)가 노출될 때까지 식각공정을 진행한다. 즉, 식각타겟을 금속 플러그(120)가 노출될 시점으로 조절하여, 저 유전율 절연막(122)의 식각시 금속 플러그(120)가 노출되면 식각을 중지한다. 이를 위해 다양한 형태의 공정 조건과 공정 방법이 가능하다.
본 실시예에서는 트렌치(124) 형성을 위한 식각공정은 C4F8 가스, N2 가스, O2 가스 및 Ar가스를 이용한 활성화된 플라즈마 건식식각을 실시한다. 이때, CF4 가스 및 CHF3 가스를 추가하여 수행할 수 있고, C4F8 가스 대신 CF4 가스 또는 CHF3 가스를 사용하여 실시할 수도 있다. 좀더 바람직하게는 10 내지 100mT의 압력과, 200 내지 2000W의 소스와 하부 파워를 하에서, 1 내지 10sccm의 C4F8가스, 50 내지 150sccm의 N2가스, 100 내지 1000sccm의 Ar가스 및 5 내지 100sccm의 CHF3가스를 유입하여 식각을 실시한다. 상술한 공정 조건 및 상술되지 않은 다양한 공정조건은 기 형성된 저 유전율 절연막(122)의 두께 또는 식각될 저 유전율의 두께와, 형성될 트렌치(124)에 따라 다양하게 바뀔 수 있다.
상부 금속배선(126)과 금속 플러그(120)간의 접촉 면적을 증가시키기 위해 금속 플러그(120)를 돌출시킨다(도 3e의 B영역 참조). 이를 위해 다양한 방법이 적용될 수 있다. 예를 들어 트렌치(124) 형성을 위한 식각공정시 과도 식각을 실시하여 트렌치(124) 하부의 저 유전율 절연막(122)을 제거할 수도 있고, 트렌치(124) 형성 후 후속 세정공정을 통해 트렌치(124) 하부의 저 유전율 절연막(122)의 일부를 제거하여 금속 플러그(120)를 돌출시킬 수 있다. 또한, 별도의 식각공정을 실시하여 목표로 하는 두께만큼 금속 플러그(120)를 돌출시킬 수도 있다.
트렌치(124)가 형성된 전체 구조상에 트렌치(124)가 매립될 정도의 두께로 금속물질을 증착한 다음 화학적 기계적 연마를 이용한 평탄화 공정을 실시하여 저 유전율 절연막(122)상에 증착된 금속물질을 제거하여 금속배선(126)을 형성한다. 금속물질로는 구리를 사용한다. 금속물질은 반도체 소자에서 사용하는 금속막 증착법을 이용하여 형성할 수 있다. 예를 들어, 도금공정을 실시하여 금속물질을 증착한다. 또한, 다양한 방법의 평탄화 공정을 실시하여 저 유전율 절연막(124)상에 형성된 금속물질을 제거할 수 있다. 한편, 금속물질을 증착하기 전에 금속물질의 확산을 방지하기 위한 금속 배리어막(미도시)을 전체구조의 단차를 따라 형성할 수 있다.
상술한 바와 같이, 본 발명은 비아홀을 금속으로 매립하여 금속 플러그를 먼저 형성한 다음, 그 상부에 금속 트렌치를 형성함으로써, 비아홀 상부에 펜스가 형성되는 현상을 방지할 수 있다.
또한, 종래의 비아홀 식각시 발생하였던 비아 개방 결함(Via Open Fail)과 같은 현상을 방지할 수 있다.
또한, 저유전율의 절연막을 적층 구조로 형성하지 않음으로 인해 공정을 단순화할 수 있으며, 적층 구조를 진행하기 위한 시간 지연을 없앨 수 있다.
또한, 종래의 식각 방지막을 사용하지 않아 비아홀 및 트렌치 형성을 위한 식각 공정 조건을 단순화할 수 있으며, 이를 통해 공정 진행 시간 또한 단축할 수 있다.
도 1은 종래의 듀얼 다마신 패턴용 트렌치 형성후 발생하는 문제점을 설명하기 위한 단면도이다.
도 2는 종래의 듀얼 다마신용 트렌치 형성후, 비아홀 상부 개구부 주변에 펜스가 형성된 SEM 사진이다.
도 3a 내지 도 3f는 본 발명에 다른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 구조물 12 : 배리어막
14 : 제 1 산화막 16 : 식각 방지막
18 : 제 2 산화막 20 : 펜스
110 : 반도체 기판 112 : 하부 금속배선
114 : 절연막 116 : 감광막 패턴
118 : 비아홀 120 : 금속 플러그
122 : 저 유전율 절연막 124 : 트렌치
126 : 상부 금속배선

Claims (5)

  1. 소정의 반도체 구조물이 형성된 반도체 기판상에 절연막을 형성하는 단계;
    상기 절연막을 패터닝 하여 비아홀을 형성하는 단계;
    상기 비아홀을 금속으로 매립하여 금속 플러그를 형성하는 단계;
    상기 반도체 기판 상에 잔류하는 상기 절연막을 제거하여 상기 금속 플러그를 노출하는 단계;
    상기 노출된 금속 플러그의 높이 보다 높게 저 유전율의 절연막을 형성하는 단계;
    상기 저 유전율의 절연막을 패터닝 하여 트렌치를 형성하되, 상기 트렌치 하부에 상기 금속 플러그 상부가 소정 영역 돌출되도록 하는 단계; 및
    상기 트렌치를 금속으로 매립하여 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 절연막은 질화막 계열의 물질막으로 형성하고, 상기 반도체 기판 상에 잔류하는 상기 절연막의 제거는 다운 플로우 방식의 등방성 식각을 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제 1 항에 있어서,
    상기 저 유전율의 절연막을 패터닝 하여 트렌치를 형성하는 단계는,
    상기 저 유전율의 절연막 상에 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각마스크로 하는 플라즈마 건식 식각을 실시하여 상기 금속 플러그 상부가 소정 영역 돌출되도록 상기 저 유전율의 절연막 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제 1 항에 있어서,
    상기 금속 플러그는 상기 반도체 구조물과 상기 상부 금속배선간의 기생 커패시턴스가 발생하지 않을 2000 내지 7500Å의 높이로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 제 1 항에 있어서,
    상기 금속 플러그 및 상기 금속 배선을 구리를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
KR10-2003-0008423A 2003-02-11 2003-02-11 반도체 소자의 금속 배선 형성 방법 KR100511128B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2003-0008423A KR100511128B1 (ko) 2003-02-11 2003-02-11 반도체 소자의 금속 배선 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0008423A KR100511128B1 (ko) 2003-02-11 2003-02-11 반도체 소자의 금속 배선 형성 방법

Publications (2)

Publication Number Publication Date
KR20040072791A KR20040072791A (ko) 2004-08-19
KR100511128B1 true KR100511128B1 (ko) 2005-08-26

Family

ID=37360160

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0008423A KR100511128B1 (ko) 2003-02-11 2003-02-11 반도체 소자의 금속 배선 형성 방법

Country Status (1)

Country Link
KR (1) KR100511128B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10867905B2 (en) * 2017-11-30 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming the same

Also Published As

Publication number Publication date
KR20040072791A (ko) 2004-08-19

Similar Documents

Publication Publication Date Title
US6861347B2 (en) Method for forming metal wiring layer of semiconductor device
US6972259B2 (en) Method for forming openings in low dielectric constant material layer
JP4187399B2 (ja) 半導体素子の製造方法
US6331479B1 (en) Method to prevent degradation of low dielectric constant material in copper damascene interconnects
US7129162B2 (en) Dual cap layer in damascene interconnection processes
US6828229B2 (en) Method of manufacturing interconnection line in semiconductor device
US6913994B2 (en) Method to form Cu/OSG dual damascene structure for high performance and reliable interconnects
KR100386622B1 (ko) 듀얼 다마신 배선 형성방법
US20070134917A1 (en) Partial-via-first dual-damascene process with tri-layer resist approach
JP2004503088A (ja) 有機ケイ酸塩ガラスにデュアルダマシン構造をエッチングするための方法
US6376361B1 (en) Method to remove excess metal in the formation of damascene and dual interconnects
JP2004214659A (ja) 半導体素子のコンタクト形成方法
JP3312604B2 (ja) 半導体装置の製造方法
US6645864B1 (en) Physical vapor deposition of an amorphous silicon liner to eliminate resist poisoning
KR100511128B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR20000071346A (ko) 듀얼다마신공정을 사용한 반도체장치 제조방법
JP3279302B2 (ja) 半導体装置の製造方法
KR100587602B1 (ko) 반도체소자의 엠아이엠 캐패시터 형성방법
KR100571696B1 (ko) 반도체 소자의 제조 방법
KR100807026B1 (ko) 반도체 장치 제조 방법
KR20050046428A (ko) 듀얼 다마신 공정을 이용한 반도체 소자의 형성 방법
KR20060076497A (ko) 반도체 소자의 금속배선 형성방법
KR100630568B1 (ko) 반도체 소자의 금속배선 형성 방법
KR100562319B1 (ko) 반도체 소자의 층간 절연막 형성 방법
KR100606539B1 (ko) 반도체 소자의 금속배선 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120720

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20130821

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150716

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160718

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20170719

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20180717

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20190716

Year of fee payment: 15