KR100562319B1 - 반도체 소자의 층간 절연막 형성 방법 - Google Patents

Abstract

층간 절연막 위에 컨택 플러그 잔유물이 생기지 않도록 하여 소자의 신뢰성과 수율을 높일 수 있는 반도체 소자의 층간 절연막 형성 방법에 관한 것으로서, 반도체 기판과 금속 패턴들의 표면을 따라 라이너막을 형성하고, 라이너막을 플라즈마 에칭하여 금속 패턴들 상부에서 라이너막의 오버행된 부분을 제거하고, 라이너막 위에 에스오지(SOG; Spin On Glass)막을 형성하여 금속 패턴들 사이 공간을 SOG막으로 채우고, SOG막 위에 캡 절연막을 형성하고 이를 평탄화하며, 금속 패턴들 위로 비아 홀을 형성하고, 반도체 기판의 최상부에 도전층을 형성하고 이를 평탄화하는 단계들을 포함하는 반도체 소자의 층간 절연막 형성 방법을 제공한다.

반도체, 층간절연막, 금속패턴, 라이너막, SOG, 캡절연막, 비아홀, 텅스텐, 컨택플러그

Description

반도체 소자의 층간 절연막 형성 방법{METHOD FOR FABRICATING INTER METAL DIELECTRIC OF SEMICONDUCTOR DEVICE}

도 1a∼도 1f는 종래 반도체 소자의 층간 절연막 형성 방법을 설명하기 위해 도시한 각 단계에서의 개략도이다.

도 2a∼도 2g는 본 발명의 실시예에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위해 도시한 각 단계에서의 개략도이다.

본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로서, 보다 상세하게는 에스오지(SOG; Spin On Glass)막의 매립 성능을 높여 층간 절연막 위에 컨택 플러그 잔유물이 생기는 것을 방지하는 반도체 소자의 층간 절연막 형성 방법에 관한 것이다.

반도체 소자에 있어서 금속막과 금속막 사이에는 층간 절연막(IMD; Inter Metal Dielectric)이 형성되어 두 금속막을 절연시킨다. 층간 절연막은 여러 공정을 통해 형성되는데, 현재 반도체 소자의 고집적화에 따라 종횡비가 증가하는 추세에 있으므로, 미세 패턴화에 유리한 플라즈마 화학증착(PECVD; Plasma Enhanced Chemical Vapor Deposition) 공정을 이용해 층간 절연막을 형성하고 있다.

도 1a∼도 1f는 종래 반도체 소자의 층간 절연막 형성 방법을 설명하기 위해 도시한 각 단계에서의 개략도이다.

도 1a와 도 1b를 참고하면, 반도체 기판(1) 위에 소정의 간격을 두고 금속 패턴(3)을 형성하고, 반도체 기판(1)과 금속 패턴(3)들의 표면을 따라 PECVD 공정으로 라이너막(5)을 형성한다. 그리고 라이너막(5) 위에 액상의 SOG(Spin On Glass) 물질을 도포하여 금속 패턴(3)들 사이 공간을 SOG막(7)으로 채운다.

도 1c를 참고하면, SOG막(7) 위에 PECVD 공정으로 캡 절연막(9)을 형성하고, 화학 기계적 연마(CMP; Chemical Mechanical Polishing) 공정을 실시하여 캡 절연막(9)을 평탄화한다.

도 1d와 도 1e를 참고하면, 공지의 포토리소그래피 공정을 통해 금속 패턴(3) 상부의 라이너막(5)과 SOG막(7) 및 캡 절연막(9)을 식각하여 비아 홀(via hole)(11)을 형성한다. 이어서 구조물의 최상부에 텅스텐층(13)을 형성하여 비아 홀(11)을 채우고, CMP 공정을 통해 텅스텐층(13)을 평탄화하여 도 1f에 도시한 컨택 플러그(15)와 층간 절연막(17)을 완성한다.

그런데 최근의 반도체 소자에서 금속 패턴(3)과 층간 절연막(17)의 종횡비가 커짐에 따라, 라이너막(5)을 형성할 때 금속 패턴(3) 상부에서 라이너막(5)이 두껍게 증착되는 이른바 오버행(overhang) 현상이 발생하여 SOG막(7)이 채워지는 입구가 좁아지게 된다(도 1a와 도 1b 참고).

따라서 SOG막(7)을 형성할 때 금속 패턴(3)들 사이로 SOG막(7)이 충분히 매 립되지 못하여 캡 절연막(9)을 형성한 후 CMP 공정을 거쳐도 캡 절연막(9)에서 평탄화되지 않은 영역(도 1c에서 A 영역으로 표시)이 발생하게 된다.

이로서 텅스텐막(13) 형성 후 CMP 공정을 실시하여 컨택 플러그(15) 이외 부분의 텅스텐을 모두 제거해야 하지만, 캡 절연막(9)의 평탄화되지 않은 영역(A 영역)에 의해 층간 절연막(17) 위에 텅스텐이 잔류하게 된다(도 1f 참고). 그 결과, 층간 절연막(17) 위에 잔류한 텅스텐에 의해 소자의 신뢰성과 수율이 저하되는 문제가 발생할 수 있다.

따라서 본 발명은 상기한 문제점을 해소하기 위한 것으로서, 본 발명의 목적은 층간 절연막 위에 컨택 플러그 잔유물이 생기지 않도록 하여 소자의 신뢰성과 수율을 높일 수 있는 반도체 소자의 층간 절연막 형성 방법을 제공하는데 있다.

상기의 목적을 달성하기 위하여 본 발명은,

금속 패턴들이 형성된 반도체 기판을 제공하는 단계와, 반도체 기판과 금속 패턴들의 표면을 따라 라이너막을 형성하는 단계와, 라이너막을 플라즈마 에칭하여 금속 패턴들 상부에서 라이너막의 오버행된 부분을 제거하는 단계와, 라이너막 위에 에스오지(SOG; Spin On Glass)막을 형성하여 금속 패턴들 사이 공간을 SOG막으로 채우는 단계와, SOG막 위에 캡 절연막을 형성하고 이를 평탄화하는 단계와, 금속 패턴들 위로 비아 홀을 형성하는 단계와, 반도체 기판의 최상부에 도전층을 형성하고 이를 평탄화하여 컨택 플러그와 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 층간 절연막 형성 방법을 제공한다.

상기 라이너막과 캡 절연막은 실리콘 산화막 또는 실리콘 질화막으로 이루어지며, 플라즈마 화학증착(PECVD; Plasma Enhanced Chemical Vapor Deposion) 방법으로 형성한다. 상기 도전층을 텅스텐(W)으로 형성한다.

이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하면 다음과 같다.

도 2a∼도 2g는 본 발명의 실시예에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위해 도시한 각 단계에서의 개략도이다.

도 2a를 참고하면, 반도체 기판(2) 위에 금속 패턴(4)을 형성하고, 반도체 기판(2)과 금속 패턴(4)들의 표면을 따라 플라즈마 화학증착(PECVD; Plasma Enhanced Chemical Vapor Deposition) 공정으로 라이너막(6)을 형성한다. 라이너막(6)은 일례로 실리콘 산화막 또는 실리콘 질화막으로 이루어지며, 이후 공정에서 금속 패턴(4)들 사이 공간에 층간 절연막이 형성된다.

이 때, 반도체 소자의 고집적화에 따라 금속 패턴(4)과 층간 절연막의 종횡비가 커지게 되어 라이너막(6) 형성시 금속 패턴(4) 상부에서 절연 물질이 두껍게 증착되는 오버행(overhang) 현상이 발생하게 된다. 라이너막(6)의 오버행 현상에 의해 이후 공정에서 금속 패턴(4)들 사이 공간에 SOG(Spin On Glass) 물질을 채울 때 이의 인입구가 좁아지게 된다.

따라서 도 2b에 도시한 바와 같이, 반도체 소자를 플라즈마 에칭장치에 장착하고, 플라즈마를 발생시켜 라이너막(6)의 오버행된 부분을 플라즈마 에칭으로 제 거한다. 상기 공정은 다음 공정에서 금속 패턴(4)들 사이 공간에 SOG 물질을 채울 때 이의 인입구를 확장시키는 역할을 한다.

도 2c를 참고하면, 반도체 기판(2) 상부에 액상의 SOG 물질을 도포하여 금속 패턴(4)들 사이 공간을 SOG 물질로 채움으로써 SOG막(8)을 형성한다. 이와 같이 라이너막(6)을 플라즈마 에칭한 다음 SOG막(8)을 형성하면, 금속 패턴(4)들 사이 공간을 SOG 물질로 완전하게 채워 SOG막(8)의 매립 능력을 향상시킬 수 있다.

도 2d를 참고하면, SOG막(8) 위에 PECVD 공정으로 캡 절연막(10)을 형성한다. 캡 절연막(10)은 일례로 실리콘 산화막 또는 실리콘 질화막으로 이루어지며, 캡 절연막(10) 형성 후 화학 기계적 연마(CMP; Chemical Mechanical Polishing) 공정을 실시하여 캡 절연막(10)의 표면을 평탄화한다. 이 때, 본 발명에서는 이전 공정에서 SOG막(8)이 금속 패턴(4)들 사이 공간을 완전하게 채움에 따라, CMP 공정 후 캡 절연막(10) 표면은 실질적으로 평탄한 면을 이룬다.

도 2e와 도 2f를 참고하면, 공지의 포토리소그래피 공정을 통해 금속 패턴(4) 상부의 라이너막(6)과 SOG막(8) 및 캡 절연막(10)을 식각하여 비아 홀(12)을 형성한다. 이어서, 구조물의 최상부에 텅스텐을 증착하여 텅스텐층(14)을 형성한다. 이로서 텅스텐이 비아 홀(12)을 채우며, CMP 공정을 통해 텅스텐층(14)을 평탄화하여 도 2g에 도시한 컨택 플러그(16)와 층간 절연막(18)을 완성한다.

이러한 일련의 층간 절연막(18) 형성 과정에 있어서, 본 발명은 플라즈마 에칭 공정으로 라이너막(6)의 오버행된 부분을 제거함에 따라 금속 패턴(4)들 사이 공간을 SOG막(8)으로 완전하게 채워 캡 절연막(10)의 표면을 평탄하게 한다.

따라서 컨택 플러그(16) 형성을 위해 텅스텐층(14)을 형성하고, 표면 평탄화 과정을 거치면 캡 절연막(10) 상부에 텅스텐층(14)이 남지 않고 모두 제거되어 캡 절연막(10) 상부에 컨택 플러그(16) 잔유물이 생기는 것을 효과적으로 방지하며, 그 결과 소자의 신뢰성과 제조 수율이 높아진다.

상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.

이와 같이 본 발명에 따르면, 라이너막과 SOG막 및 캡 절연막으로 이루어진 층간 절연막을 형성할 때, 플라즈마 에칭으로 라이너막의 오버행된 부분을 제거함으로써 SOG막의 매립 능력을 높여 층간 절연막 상부에 컨택 플러그 잔유물이 생기는 것을 효과적으로 방지한다. 따라서 본 발명은 소자의 신뢰성과 제조 수율을 향상시키는 효과가 있다.

Claims (4)

1. 금속 패턴들이 형성된 반도체 기판을 제공하는 단계;

   상기 반도체 기판과 상기 금속 패턴들의 표면을 따라 라이너막을 형성하는 단계;

   상기 라이너막을 플라즈마 에칭하여 상기 금속 패턴들 상부에서 라이너막의 오버행된 부분을 제거하는 단계;

   상기 라이너막 위에 에스오지(SOG; Spin On Glass)막을 형성하여 상기 금속 패턴들 사이 공간을 SOG막으로 채우는 단계;

   상기 SOG막 위에 캡 절연막을 형성하고 이를 평탄화하는 단계;

   상기 금속 패턴들 위로 비아 홀을 형성하는 단계; 및

   상기 반도체 기판의 최상부에 도전층을 형성하고 이를 평탄화하여 컨택 플러그와 층간 절연막을 형성하는 단계

   를 포함하는 반도체 소자의 층간 절연막 형성 방법.
2. 제1항에 있어서,

   상기 라이너막과 캡 절연막을 실리콘 산화막 또는 실리콘 질화막으로 형성하는 반도체 소자의 층간 절연막 형성 방법.
3. 제1항에 있어서,

   상기 라이너막과 캡 절연막을 플라즈마 화학증착(PECVD; Plasma Enhanced Chemical Vapor Deposition) 방법으로 형성하는 반도체 소자의 층간 절연막 형성 방법.
4. 제1항에 있어서,

   상기 도전층을 텅스텐(W)으로 형성하는 반도체 소자의 층간 절연막 형성 방법.

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