KR101068142B1 - 반도체소자의 콘택플러그 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 40
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 229910052751 metal Inorganic materials 0.000 claims abstract description 55
- 239000002184 metal Substances 0.000 claims abstract description 55
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 8
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 8
- 239000010937 tungsten Substances 0.000 claims abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 9
- 239000000126 substance Substances 0.000 claims description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 abstract description 4
- 210000004185 liver Anatomy 0.000 abstract description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/7688—Filling of holes, grooves or trenches, e.g. vias, with conductive material by deposition over sacrificial masking layer, e.g. lift-off
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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Abstract
본 발명은 반도체소자의 콘택플러그 형성방법에 관해 개시한 것으로서, 금속배선이 구비된 반도체기판을 제공하는 단계와, 기판 위에 제 1절연막을 형성하는 단계와, 제 1절연막 상의 상기 금속배선들 사이의 공간과 대응되는 부위를 매립시키는 패턴을 형성하는 단계와, 패턴을 포함한 기판 전면에 제 2절연막을 형성하는 단계와, 제 2절연막 상에 상기 금속배선의 일부를 노출시키는 감광막패턴을 형성하는 단계와, 감광막패턴을 마스크로 하여 제 2절연막 및 제 1절연막을 식각하여 콘택홀을 형성하는 단계와, 감광막패턴을 제거하지 않은 상태에서 상기 콘택홀을 포함한 기판 전면에 플러그용 금속막을 형성하는 단계와, 금속막 및 감광막패턴을 에치백하여 평탄화하는 동시에 상기 콘택홀을 매립시켜 상기 금속배선과 전기적으로 연결되는 콘택플러그를 형성하는 단계와, 상기 제 2절연막 및 텅스텐 플러그의 표면을 평탄화하는 단계를 포함한다.
따라서, 본 발명은 콘택 플러그 형성을 위한 에치백 공정 시, 콘택홀을 패터닝하기 위한 감광막패턴을 이용하여 리프트오프(lift off)방식으로 진행함으로써, 콘택플러그용 금속막이 잔류되는 것을 방지하고, 콘택 플러그 간의 브릿지 불량이 개선된다.
Description
도 1은 종래기술에 따른 반도체소자의 콘택플러그 형성방법을 설명하기 위한 도면.
도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 콘택플러그 형성방법을 설명하기 위한 공정단면도.
도 3은 본 발명의 방법을 적용할 경우 브릿지가 개선된 것을 보인 최종 도면.
본 발명은 반도체소자의 형성방법에 관한 것으로서, 구체적으로는 감광막을 이용한 리프트공정을 적용하여 플러그 간의 브릿지(bridge) 및 콘택플러그가 움푹 패이는 현상(key hole: 이하, 키홀이라 함)을 방지할 수 있는 반도체소자의 콘택플러그 형성방법에 관한 것이다.
일반적으로, 반도체소자의 집적도가 커지게 되면 콘택 플러그 간의 간격 또한 급속하게 작아지게 된다. 이에 따라, 일반적으로 적용되고 있는 에치백(etch back)공정 및 화학적 기계적 연마(chemical mechanical polishing)공정을 적용하여 평탄화한 후, 콘택플러그용 물질을 증착하게 된다.
도 1은 종래기술에 따른 반도체소자의 콘택플러그 형성방법을 설명하기 위한 도면이다.
종래기술에 따른 반도체소자의 콘택플러그 형성방법은, 도 1에 도시된 바와 같이, 소정의 하부구조를 가진 반도체기판(1)에 제 1금속배선(3)을 형성한다. 이어, 상기 제 1금속배선(3)을 포함한 기판 상에 제 1절연막(5)을 증착하고 나서, 제 1절연막(5) 상부 전면에 충진막(미도시)을 형성한다. 그런다음, 상기 충진막을 에치백하여 상기 제 1금속배선(3)들 사이와 대응되는 움푹 패인 부위를 매립시키는 패턴(7)을 형성한다. 이때, 상기 충진막으로는 도전물질 또는 절연물질을 이용한다.
이후, 상기 결과의 기판 상에 제 2절연막(6)을 형성하고 나서, 상기 제 2절연막(6) 상에 제 1금속배선(3)의 일부를 노출시키는 감광막패턴(미도시)을 형성한다. 이어, 상기 감광막패턴을 마스크로 하여 상기 제 1, 제 2절연막(5,6)을 식각하여 콘택홀(H1)을 형성하고 나서, 감광막패턴을 제거한다.
그런다음, 상기 구조의 절연막 상에 콘택 플러그용 금속막(미도시), 예를 들면, 텅스텐막을 형성하고 나서, 상기 텅스텐막을 에치백(etch back)하여 콘택홀(H1)을 매립시켜 제 1금속배선(3)과 전기적으로 연결되는 콘택플러그(14)를 형성한다. 이후, 콘택플러그(14)와 연결되는 제 2금속배선(16)을 형성한다.
즉, 종래의 콘택플러그 형성방법은, 제 2절연막 증착공정→ 감광막 패턴 형 성 및 제 2절연막 식각공정→ 감광막패턴 제거공정→ 콘택플러그용 금속막 증착공정→ 금속막 에치백공정 순으로 진행된다.
그러나, 종래의 기술에서는, 절연막 위에 직접적으로 콘택플러그용 금속막을 증착 및 에치백 공정을 진행하기 때문에 에치백 공정 후 금속막이 일부 잔류되어 제 2금속배선 간에 브릿지가 유발되며(A부분 참조), 브릿지현상이 발생하게 되면 해당 셀은 페일(fail)된다. 또한, 금속막 증착 시 구조에 기인한 키홀이 발생되는 문제점이 있다.(B부분 참조)
따라서, 본 발명은 상기 문제점을 해결하고자, 감광막을 이용한 리프트공정을 적용하여 콘택플러그 간의 브릿지현상 및 콘택플러그가 움푹 패이는 현상을 방지할 수 있는 반도체소자의 콘택플러그 형성방법을 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명에 따른 반도체소자의 콘택플러그 형성방법은 금속배선이 구비된 반도체기판을 제공하는 단계와, 기판 위에 제 1절연막을 형성하는 단계와, 제 1절연막 상의 상기 금속배선들 사이의 공간과 대응되는 부위를 매립시키는 패턴을 형성하는 단계와, 패턴을 포함한 기판 전면에 제 2절연막을 형성하는 단계와, 제 2절연막 상에 상기 금속배선의 일부를 노출시키는 감광막패턴을 형성하는 단계와, 감광막패턴을 마스크로 하여 제 2절연막 및 제 1절연막을 식각하여 콘택홀을 형성하는 단계와, 감광막패턴을 제거하지 않은 상태에서 상기 콘택홀을 포함한 기판 전면에 플러그용 금속막을 형성하는 단계와, 금속막 및 감광막패턴을 에치백하여 평탄화하는 동시에 상기 콘택홀을 매립시켜 상기 금속배선과 전기적으로 연결되는 콘택플러그를 형성하는 단계와, 상기 제 2절연막 및 텅스텐 플러그의 표면을 평탄화하는 단계를 포함한 것을 특징으로 한다.
상기 제 1절연막 및 제 2절연막은, 바람직하게는, TEOS막을 이용한다.
상기 패턴은 반구형 실리콘 패턴을 이용하며, 상기 반구형 실리콘 패턴 형성공정은 제 1절연막 상에 반구형 실리콘막을 증착하는 단계와, 반구형 실리콘막을 에치백하여 상기 제 1절연막 상의 상기 금속배선들 사이의 공간과 대응되는 부위를 매립시키는 단계를 포함한다.
상기 제 2절연막 및 텅스텐 플러그의 표면은 화학적 기계적 연마하여 평탄화된다.
상기 제 2절연막 및 텅스텐 플러그의 표면은 화학적 기계적 연마하여 평탄화된다.
(실시예)
도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 콘택플러그 형성방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 콘택플러그 형성방법은, 도 2a에 도시된 바와 같이, 먼저 소정의 하부 구조를 가진 반도체기판(11) 상에 제 1금속배선(13)을 형성한다. 이어, 상기 제 1금속배선(13)를 포함한 기판 전면에 제 1절연막(15)을 증착한다. 그런다음, 상기 제 1절연막(15) 전면에 반구형 실리콘막(Hemi Spheric Glass)을 증착 및 베이킹(baking)하고 나서, 상기 반구형 실리콘막을 에치백하여 상기 제 1금속배선(13)들 사이와 대응되는 움푹 패인 부위를 매립시키도록 반구형 실리콘 패턴(17)를 형성한다.
그런 다음, 도 2b에 도시된 바와 같이, 상기 반구형 실리콘 패턴(17)을 포함 한 기판 전면에 제 2절연막(19)을 증착한다. 이때, 상기 제 1절연막(15) 및 제 2절연막(19)로는 TEOS(TetraEthylOrthoSilicate)막을 이용한다. 한편, 상기 제 1절연막(15)의 움푹패인 부위(제 1금속배선들 사이와 대응되는 부위)에 반구형 실리콘 패턴(17)을 형성하여 평탄화하는 공정을 진행했음에도 불구하고, 그 표면이 완전히 고르지는 못한 관계로, 제 2절연막(19)의 표면은, 마찬가지로, 반구형실리콘막과 대응된 부위가 움푹 패인 형상을 가진다.
이후, 도 2c에 도시된 바와 같이, 상기 제 2절연막(19) 상에 감광막을 도포하고 노광 및 현상하여 제 1금속배선의 일부를 노출시키는 감광막패턴(21)을 형성한다. 이어, 상기 감광막패턴(21)을 이용하여 상기 제 2절연막(19) 및 제 1절연막(15)을 건식식각하여 제 1금속배선(13)을 노출시키는 콘택홀(H2)을 형성한다.
그런 다음, 도 2d에 도시된 바와 같이, 상기 감광막패턴(21)을 제거하지 않은 상태에서, 상기 콘택홀(H2)을 포함한 기판 전면에 플러그용 금속막(23)을 증착한다. 이때, 상기 플러그용 금속막(23)으로는 텅스텐막을 이용한다. 한편, 상기 플러그용 금속막(23)을 증착하기 이전에 베리어금속막(미도시)을 증착하는 공정은 생략하기로 한다.
이후, 도 2e에 도시된 바와 같이, 상기 플러그용 금속막(23), 감광막패턴의 소정두께까지 에치백하여 평탄화하는 동시에, 제 1금속배선(13)과 전기적으로 연결되는 콘택플러그(24)를 형성한다. 그리고, 이후의 화학적 기계적 연마 공정에서, 제 2절연막(19)의 표면이 식각되고, 콘택플러그(24)가 형성된 기판 표면이 동시에 식각되어 평탄화된다. 이어, 상기 구조상에 콘택플러그(34)와 연결되는 제 2금속배선(26)을 형성한다.
즉, 본 발명에 따른 콘택플러그 형성방법은, 제 1절연막 증착 및 반구형 실리콘 패턴 형성공정→ 제 2절연막 증착 및 화학적 기계적 연마공정→ 감광막패턴 형성 및 제 1및 제 2절연막 식각공정→ 감광막패턴을 제거하지 않은 상태에서 콘택플러그용 금속막 증착공정→ 금속막 에치백공정 순으로 진행된다.
도 3은 본 발명의 방법을 적용할 경우 브릿지가 개선된 것을 보인 최종 도면이다.
본 발명에 따르면, 콘택 플러그 형성을 위한 에치백 공정 시, 콘택홀을 패터닝하기 위한 감광막패턴을 이용하여 리프트오프(lift off)방식으로 진행함으로써, 도 3에 도시된 바와 같이, 콘택플러그용 금속막이 직접적으로 하부 절연막에 접촉되지 않아 콘택플러그용 금속막이 잔류되는 것이 방지되고, 콘택 플러그 간의 브릿지 불량이 개선됨을 알 수 있다.
본 발명은 절연막에 콘택홀을 형성한 후에도, 콘택홀을 패터닝하기 위한 감광막패턴을 제거하지 않은 상태에서 콘택 플러그용 금속막을 증착하고 나서, 금속막, 감광막패턴 및 하부의 절연막을 에치백하여 평탄화함과 동시에 콘택 플러그를 형성함으로써, 금속막이 직접적으로 절연막 위에 형성되지 않아 콘택플러그용 금속막이 잔류되는 것이 방지될 뿐만 아니라, 콘택 플러그 간의 브릿지 불량이 개선된장점이 있다.
즉, 본 발명은 콘택 플러그 형성을 위한 에치백 공정 시, 콘택홀을 패터닝하기 위한 감광막패턴을 이용하여 리프트오프(lift off)방식으로 진행함으로써, 콘택플러그용 금속막이 잔류되는 것을 방지하고, 콘택 플러그 간의 브릿지 불량이 개선된다.
Claims (5)
- 금속배선이 구비된 반도체기판을 제공하는 단계와,상기 기판 위에 제 1절연막을 형성하는 단계와,상기 제 1절연막 상의 상기 금속배선들 사이의 공간과 대응되는 부위를 매립시키는 패턴을 형성하는 단계와,상기 패턴을 포함한 기판 전면에 제 2절연막을 형성하는 단계와,상기 제 2절연막 상에 상기 금속배선의 일부를 노출시키는 감광막패턴을 형성하는 단계와,상기 감광막패턴을 마스크로 하여 제 2절연막 및 제 1절연막을 식각하여 콘택홀을 형성하는 단계와,상기 감광막패턴을 제거하지 않은 상태에서, 상기 콘택홀을 포함한 기판 전면에 플러그용 금속막을 형성하는 단계와,상기 금속막 및 감광막패턴을 에치백하여 평탄화하는 동시에, 상기 제 1금속배선과 전기적으로 연결되는 콘택플러그를 형성하는 단계와,상기 제 2절연막 및 텅스텐 플러그의 표면을 평탄화하는 단계를 포함한 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.
- 제 1항에 있어서, 상기 제 1절연막 및 제 2절연막은 TEOS막인 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.
- 제 1항에 있어서, 상기 패턴은 반구형 실리콘 패턴인 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.
- 제 3항에 있어서, 상기 반구형 실리콘 패턴 형성공정은상기 제 1절연막 상에 반구형 실리콘막을 증착하는 단계와,상기 반구형 실리콘막을 에치백하여 상기 제 1절연막 상의 상기 금속배선들 사이의 공간과 대응되는 부위를 매립시키는 단계를 포함한 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.
- 제 1항에 있어서, 상기 제 2절연막 및 텅스텐 플러그의 표면은 화학적 기계적 연마하여 평탄화되는 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040051062A KR101068142B1 (ko) | 2004-07-01 | 2004-07-01 | 반도체소자의 콘택플러그 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040051062A KR101068142B1 (ko) | 2004-07-01 | 2004-07-01 | 반도체소자의 콘택플러그 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060002140A KR20060002140A (ko) | 2006-01-09 |
| KR101068142B1 true KR101068142B1 (ko) | 2011-09-27 |
Family
ID=37105131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040051062A KR101068142B1 (ko) | 2004-07-01 | 2004-07-01 | 반도체소자의 콘택플러그 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101068142B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040001459A (ko) * | 2002-06-28 | 2004-01-07 | 주식회사 하이닉스반도체 | 하드마스크를 이용한 비아홀 형성방법 |
-
2004
- 2004-07-01 KR KR1020040051062A patent/KR101068142B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040001459A (ko) * | 2002-06-28 | 2004-01-07 | 주식회사 하이닉스반도체 | 하드마스크를 이용한 비아홀 형성방법 |
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| Publication number | Publication date |
|---|---|
| KR20060002140A (ko) | 2006-01-09 |
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| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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