JP3920590B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3920590B2 JP3920590B2 JP2001138681A JP2001138681A JP3920590B2 JP 3920590 B2 JP3920590 B2 JP 3920590B2 JP 2001138681 A JP2001138681 A JP 2001138681A JP 2001138681 A JP2001138681 A JP 2001138681A JP 3920590 B2 JP3920590 B2 JP 3920590B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- wiring
- film
- forming
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76883—Post-treatment or after-treatment of the conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
【０００１】
【発明の属する技術分野】
本発明は、Ｃｕを用いた多層配線構造の半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、多層配線としてはＣｕ配線が用いられ、このＣｕ配線を用いたデュアルダマシン構造の半導体装置が提供されている。
【０００３】
図２２乃至図２６は、従来技術による半導体装置の製造工程の断面図を示す。この図２２乃至図２６を用いて、デュアルダマシン構造のＣｕ配線の形成方法について以下に説明する。
【０００４】
まず、図２２に示すように、第１の絶縁膜６１内に第１の配線溝６２が形成される。次に、電解メッキ法により第１の絶縁膜６１上に例えばＣｕ膜のような導電膜６３ａが形成され、第１の配線溝６２が埋め込まれる。次に、ＣＭＰ（Chemical Mechanical Polish）により導電膜６３ａが平坦化され、第１の絶縁膜６１の表面が露出される。その結果、第１の絶縁膜６１内に第１の配線６３が形成される。
【０００５】
次に、図２３に示すように、第１の絶縁膜６１及び第１の配線６３上に第２の絶縁膜６４が形成される。次に、リソグラフィ及びドライエッチングにより、第２の絶縁膜６４内にｖｉａホール６５及び第２の配線溝６６が形成される。
【０００６】
次に、図２４に示すように、第２の絶縁膜６４及び第１の配線６３上に例えば２００Åの膜厚を有するバリアメタル層６７が形成され、このバリアメタル層６７上に例えば４００Åの膜厚を有する金属シード層（図示せず）が形成される。次に、電解メッキ法により金属シード層上に導電膜６８が形成され、ｖｉａホール６５及び第２の配線溝６６が埋め込まれる。
【０００７】
次に、図２５に示すように、ＣＭＰにより導電膜６８、金属シード層及びバリアメタル層６７が平坦化され、第２の絶縁膜６４の表面が露出される。その結果、第１の配線６３に電気的に接続するｖｉａ部６９及び第２の配線７０が形成される。
【０００８】
【発明が解決しようとする課題】
しかしながら、近年、素子の微細化に伴いｖｉａホール６５の開口が微細になり、ｖｉａホール６５の上部から底部まで導電膜６８を十分に埋め込むことが困難になってきている。その結果、図２６に示すように、ｖｉａホール６５内にボイド７１が発生し、第１の配線６３とｖｉａ部６９との導通不良の問題が生じていた。また、図２６に示すように、第２の配線７０と比べてｖｉａ部６９の開口面積が小さい場合、導電膜６８の埋め込みがさらに困難になる。このため、ｖｉａホール６５内にボイド７１がより発生し易くなり、導通不良の問題が顕著になっていた。
【０００９】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、配線とｖｉａ部との導通不良を回避できる半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００１１】
本発明の第１の視点による半導体装置の製造方法は、第１の絶縁膜を形成する工程と、前記第１の絶縁膜内に第１の溝を形成する工程と、前記第１の溝内に導電膜を形成する工程と、前記導電膜及び前記第１の絶縁膜上に第２の絶縁膜を選択的に形成し、前記導電膜の表面が前記第２の絶縁膜で覆われた第１の領域と前記導電膜の表面が前記第２の絶縁膜で覆われない第２の領域とを形成する工程と、前記第２の絶縁膜をマスクとして用いて前記第２の領域の前記導電膜の一部を除去することにより第２の溝を形成し、前記第２の絶縁膜下に前記導電膜からなる接続部を形成するとともに前記第１の溝の底部に前記接続部と一体して第１の配線を形成する工程と、前記第２の絶縁膜を残した状態で、前記第２の絶縁膜上及び前記第２の溝内に第３の絶縁膜を形成する工程と、前記第２の絶縁膜の表面が露出するまで前記第３の絶縁膜を除去する工程と、前記第２の絶縁膜を除去して、前記第３の絶縁膜内に前記接続部の表面を露出する第３の溝を形成する工程と、前記接続部を介して前記第１の配線と電気的に接続する第２の配線を前記第３の溝内に形成する工程とを含むことを特徴とする。
【００１４】
本発明の第２の視点による半導体装置の製造方法は、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、前記第１、第２、第３の絶縁膜内に第１の溝を形成する工程と、前記第１の溝内に導電膜を形成する工程と、前記導電膜及び前記第３の絶縁膜上に第４の絶縁膜を選択的に形成し、前記導電膜の表面が前記第４の絶縁膜で覆われた第１の領域と前記導電膜の表面が前記第４の絶縁膜で覆われない第２の領域とを形成する工程と、前記第４の絶縁膜をマスクとして用いて前記第２の領域の前記導電膜を除去し、前記第４の絶縁膜下に前記導電膜からなる接続部を形成するとともに前記第１の溝の底部に前記接続部と一体して第１の配線を形成する工程と、前記第４、第３の絶縁膜を除去し、前記第２の絶縁膜の表面を露出させる工程と、露出された前記表面を有する前記第２の絶縁膜及び前記第１の配線上に第５の絶縁膜を形成する工程と、前記接続部を介して前記第１の配線と電気的に接続する第２の配線を形成する工程とを含むことを特徴とする。
【００１５】
上記第２の視点による半導体装置の製造方法において、前記第２の絶縁膜及び前記第１の配線上に前記５の絶縁膜を形成した後、前記第５の絶縁膜を平坦化して前記接続部を露出する工程と、前記第５の絶縁膜及び前記接続部上に第６の絶縁膜を形成する工程と、前記第６の絶縁膜内に前記接続部の表面を露出する第２の溝を形成する工程とをさらに含み、前記第２の配線は前記第２の溝内に形成されてもよい。
【００１９】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。尚、図面において、Ｐ−Ｐ線に沿った領域はｖｉａ形成領域を示し、Ｑ−Ｑ線に沿った領域は配線形成領域を示す。
【００２０】
［第１の実施形態］
第１の実施形態は、第１の溝に埋め込まれた導電膜の一部を除去することにより、この導電膜で第１の配線及びｖｉａ部が一体として形成することに特徴がある。
【００２１】
図１（ａ）は、本発明の第１の実施形態に係る半導体装置の平面図を示す。図１（ｂ）は、本発明の第１の実施形態に係る半導体装置の斜視図を示す。
【００２２】
図１（ａ）に示すように、第１の配線１７に対向して第２の配線２３が配置され、この第１、第２の配線１７、２３の交差する領域に第１、第２の配線１７、２３を電気的に接続するｖｉａ部１８が配置される。
【００２３】
図１（ｂ）に示すように、半導体基板１０上に第１の絶縁膜１１が形成され、この第１の絶縁膜１１内に溝１２が形成される。この溝１２内には、バリアメタル層１３を介して、第１の配線１７と、この第１の配線と一体としてｖｉａ部１８とが形成される。このｖｉａ部１８上に第２の配線２３が形成され、この第２の配線はｖｉａ部１８を介して第１の配線１７と電気的に接続される。
【００２４】
ここで、ｖｉａ部１８の側面と第１の配線１７の表面はウエットエッチングにより除去されて形成されるため、ｖｉａ部１８の側面と第１の配線１７の表面との境界部分１８ａは、例えば曲率半径を描くように湾曲する。また、ｖｉａ部１８の開口は、最小加工寸法Ｆ以下である。
【００２５】
図２乃至図９は、第１の実施形態に係る半導体装置の各製造工程図を示す。ここで、図６のＡ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ領域は、図５のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に沿った半導体装置の断面図を示す。図７は、図６に続く半導体装置の製造工程の各断面図を示す。図８乃至図９は、Ｃ−Ｃ領域における半導体装置の製造工程の断面図を示す。以下、第１の実施形態に係る半導体装置の製造方法について説明する。
【００２６】
まず、図２に示すように、半導体素子が形成された半導体基板（図示せず）上に、例えば１０００ｎｍの膜厚を有する第１の絶縁膜（例えば酸化膜）１１が形成される。この第１の絶縁膜１１上にレジスト膜（図示せず）が形成され、リソグラフィによりレジスト膜がパターニングされる。このパターニングされたレジスト膜をマスクとして、例えばドライエッチングにより第１の絶縁膜１１が除去される。その結果、第１の絶縁膜１１内に第１の溝１２が形成される。この第１の溝１２の深さは、例えば７００ｎｍであり、後述する第１の配線の厚さとｖｉａ部の深さとを合わせた長さになっている。
【００２７】
次に、図３に示すように、スパッタリング法により、第１の絶縁膜１１上にバリアメタル層（例えばＴａＮ膜）１３が形成され、このバリアメタル層１３上に例えばＣｕからなる金属シード層（図示せず）が形成される。ここで、バリアメタル層１３の膜厚は例えば２０ｎｍ、金属シード層の膜厚は例えば４０ｎｍである。
【００２８】
次に、電解メッキ法により金属シード層上に例えばＣｕ膜のような導電膜１４が形成され、第１の溝１２が埋め込まれる。その後、ＣＭＰ（Chemical Mechanical Polish）により導電膜１４、金属シード層及びバリアメタル層１３が平坦化され、第１の絶縁膜１１の表面が露出される。
【００２９】
次に、図４に示すように、ＣＶＤ（Chemical Vapor Deposition）法により、第１の絶縁膜１１、導電膜１４、金属シード層及びバリアメタル層１３上に例えば２０ｎｍの膜厚を有する第２の絶縁膜（例えばＳｉＮ膜）１５が形成される。この第２の絶縁膜１５上にレジスト膜（図示せず）が形成され、ｖｉａ形成領域にレジスト膜が残るように、リソグラフィによってレジスト膜がパターニングされる。このパターニングされたレジスト膜をマスクとして、例えばドライエッチングにより第２の絶縁膜１５が除去される。その結果、ｖｉａ形成領域上にパターニングされた第２の絶縁膜１５が形成される。すなわち、パターニングされた第２の絶縁膜１５で覆われて導電膜１４の表面が露出しない領域と、パターニングされた第２の絶縁膜１５で覆われずに導電膜１４の表面が露出した領域が存在する。
【００３０】
次に、図５に示すように、第１の溝１２の底面から例えば３００ｎｍの深さの導電膜１４を残すように、第２の絶縁膜１５をマスクとして、少なくとも表面が露出した領域の導電膜１４が除去され、第２の溝１６が形成される。その結果、配線形成領域に３００ｎｍの厚さを有する第１の配線１７が形成され、ｖｉａ形成領域に４００ｎｍの深さを有するｖｉａ部１８が形成される。
【００３１】
ここで、図６に示すように、第１の配線１７とｖｉａ部１８は、導電膜１４で一体として形成される。
【００３２】
尚、導電膜１４の除去は、ウエットエッチング、ドライエッチング、ＣＤＥ（Chemical Dry Etching）等で行われるが、ドライエッチングで行う場合が最も望ましい。また、例えばウエットエッチングで導電膜１４を除去する場合、例えば塩酸（２．５％）と過酸化水素水（２．５％）との混合液が用いられる。また、導電膜１４のエッチングレートは温度等によっても変化するが、常温では例えば１５００Å／Ｍ程度である。
【００３３】
次に、図７に示すように、例えばＣＤＥにより第２の絶縁膜１５が除去された後、例えばプラズマ法により第１の絶縁膜１１、第１の配線１７、ｖｉａ部１８、金属シード層及びバリアメタル層１３上に第３の絶縁膜１９が形成される。その結果、第２の溝１６が第３の絶縁膜１９で埋め込まれ、ｖｉａ部１８が第３の絶縁膜１９で覆われる。ここで、第３の絶縁膜１９は、例えば、酸化膜、フッ素を含んだＣＶＤ膜、ＳＯＧ（Spin On Glass）膜のような塗布型酸化膜、又は有機膜等が用いられる。
【００３４】
次に、図８に示すように、ＣＭＰにより第３の絶縁膜１９が平坦化され、ｖｉａ部１８の表面が露出される。
【００３５】
次に、図９に示すように、第３の絶縁膜１９及びｖｉａ部１８上に第４の絶縁膜２０が形成され、この第４の絶縁膜２０内にｖｉａ部１８の表面を露出する第３の溝２１が形成される。その後、第３の溝２１内にバリアメタル層（例えばＴｉＮ膜）２２を介して第２の配線２３が形成される。その結果、第２の配線２３は、第１の配線１７とｖｉａ部１８によって電気的に接続される。
【００３６】
上記第１の実施形態によれば、第１の溝１２に埋め込まれた導電膜１４をパターニングすることにより、第１の配線１７及びｖｉａ部１８が形成されている。このため、ｖｉａ部１８の形状に形成された溝に導電膜を埋め込む工程が不要となる。従って、従来のような導電膜の埋め込み不良によるボイドの発生を防止できるため、第１の配線１７とｖｉａ部１８との導通不良を回避できる。
【００３７】
また、ｖｉａ部１８は、第１の配線１７と同時に一体として形成されている。すなわち、従来のようにｖｉａ部１８は第２の配線２３と同時に一体として形成されない。従って、ｖｉａ部１８の形成の際、第２の配線２３に対するｖｉａ部１８の開口面積依存性がなくなる。このため、第２の配線２３に対して十分小さな開口のｖｉａ部１８を形成することができる。具体的には、ｖｉａ部１８は導電膜１４の一部を除去することにより形成されるため、最小加工寸法Ｆ以下の開口のｖｉａ部１８を形成できる。このように、第１の実施形態によれば、ボイドを発生させることなく、微細なｖｉａ部１８を形成できる。
【００３８】
また、図５に示す導電膜１４の除去工程において、ウエットエッチングを用いる。これにより、開口の小さなｖｉａ部１８を形成することができるため、素子の微細化を図ることができる。
【００３９】
また、ｖｉａ部１８及び第１の配線はウエットエッチングにより形成されるため、ｖｉａ部１８の側面と第１の配線１７の表面との境界部分１８ａは湾曲する。したがって、第１の実施形態によれば、境界部分１８ａが直角である場合に比べて、境界部分１８ａにおける電界集中を緩和できる。
【００４０】
また、第３の絶縁膜１９は、第１の絶縁膜１１と異なる種類の膜を用いることができる。このため、配線間及び層間の絶縁容量を自由に調整できるという利点がある。
【００４１】
尚、第２の絶縁膜１５は、第３の絶縁膜１９の形成前に除去することに限定されない。例えば、第２の絶縁膜１５を残した状態で第３の絶縁膜１９を形成し、図８に示す第３の絶縁膜１９の平坦化工程において、第２の絶縁膜１５を同時に除去してもよい。
【００４２】
［第２の実施形態］
第２の実施形態は、第１の配線及びｖｉａ部の周囲の絶縁膜を多層にして、ｖｉａ部の深さを制御することに特徴がある。
【００４３】
図１０乃至図１５は、第２の実施形態に係る半導体装置の各製造工程図を示す。図１３は、図１２のXIII−XIII線に沿った半導体装置の断面図を示す。以下、第２の実施形態に係る半導体装置の製造方法について説明する。
【００４４】
まず、図１０に示すように、半導体素子が形成された半導体基板（図示せず）上に、ＣＶＤ法により例えば７００ｎｍの膜厚を有する第１の絶縁膜（例えば酸化膜）３１ａが形成され、この第１の絶縁膜３１ａ上に例えば２０ｎｍの膜厚を有する第２の絶縁膜（例えば窒化膜）３１ｂが形成される。続いて、この第２の絶縁膜３１ｂ上に例えば４００ｎｍの膜厚を有する第３の絶縁膜（例えば酸化膜）３１ｃが形成される。尚、第２の絶縁膜３１ｂは、後述する第１の配線の厚さを一定に制御するために形成される。
【００４５】
次に、第３の絶縁膜３１ｃ上にレジスト膜（図示せず）が形成されて、リソグラフィによりレジスト膜がパターニングされる。このパターニングされたレジスト膜をマスクとして、例えばドライエッチングにより第３、第２の絶縁膜３１ｃ、３１ｂの全部及び第１の絶縁膜３１ａの一部が除去される。その結果、第１、第２、第３の絶縁膜３１ａ、３１ｂ、３１ｃ内に第１の溝３２が形成される。ここで、第１の絶縁膜３１ａの表面から第１の溝３２の底部までの深さは例えば３００ｎｍであり、この深さに第２の絶縁膜３１ｂの膜厚を合わせた深さは後述する第１の配線の膜厚となる。
【００４６】
次に、図１１に示すように、スパッタリング法により、第１、第３の絶縁膜３１ａ、３１ｃ上にバリアメタル層（例えばＴａＮ膜）３３が形成され、このバリアメタル層３３上に例えばＣｕからなる金属シード層（図示せず）が形成される。ここで、バリアメタル層３３の膜厚は例えば２０ｎｍ、金属シード層の膜厚は例えば４０ｎｍである。
【００４７】
次に、電解メッキ法により金属シード層上に例えばＣｕ膜のような導電膜３４が形成され、第１の溝３３が埋め込まれる。その後、ＣＭＰにより導電膜３４、金属シード層及びバリアメタル層３３が平坦化され、第３の絶縁膜３１ｃの表面が露出される。
【００４８】
次に、ＣＶＤ法により、第３の絶縁膜３１ｃ、バリアメタル層３３、金属シード層、導電膜３４上に例えば２０ｎｍの膜厚を有する第４の絶縁膜（例えばＳｉＮ膜）３５が形成される。この第４の絶縁膜３５上にレジスト膜（図示せず）が形成され、ｖｉａ形成領域にレジスト膜が残るように、リソグラフィによりレジスト膜パターニングされる。このパターニングされたレジスト膜をマスクとして、例えばドライエッチングにより第４の絶縁膜３５が除去される。その結果、ｖｉａ形成領域上にパターニングされた第４の絶縁膜３５が形成される。すなわち、パターニングされた第４の絶縁膜３５で覆われて導電膜３４の表面が露出しない領域と、パターニングされた第４の絶縁膜３５で覆われずに導電膜３４の表面が露出した領域が存在する。
【００４９】
次に、パターニングされた第４の絶縁膜３５をマスクとして、第２の絶縁膜３１ｂの表面の高さまで導電膜３４が除去される。その結果、例えば４００ｎｍの深さを有する第２の溝３６が形成される。ここで、導電膜３４のエッチングは、第１の実施形態と同様に、ウエットエッチング、ドライエッチング、又はＣＤＥのいずれでもよい。
【００５０】
次に、図１２に示すように、第２の絶縁膜３１ｂをストッパーとして、第４の絶縁膜３５、第３の絶縁膜３１ｃが除去され、第２の絶縁膜３１ｂの表面が露出される。ここで、第３の絶縁膜３１ｃは、例えばフッ酸（ＨＦ：例えば１％の溶液）により除去される。また、第４の絶縁膜３５は、例えばＨＦにより除去される。
【００５１】
このようにして、配線形成領域に３２０ｎｍの厚さを有する第１の配線３７が形成され、ｖｉａ形成領域に４００ｎｍの深さを有するｖｉａ部３８が形成される。ここで、図１３に示すように、突出したｖｉａ部３８が、第１の配線３７と一体として形成されている。
【００５２】
次に、図１４に示すように、第２の絶縁膜３１ｂ、第１の配線３７及ｖｉａ部３８上に第５の絶縁膜３９が形成され、この第５の絶縁膜３９により第２の溝３６が埋め込まれるとともにｖｉａ部３８が覆われる。ここで、第５の絶縁膜３９としては、例えば、フッ素を含んだＣＶＤ膜、ＳＯＧ膜のような塗布型酸化膜、又は有機膜等があげられる。その後、ＣＭＰにより第５の絶縁膜３９が平坦化され、ｖｉａ部３８の表面が露出される。
【００５３】
次に、図１５に示すように、第５の絶縁膜３９及ｖｉａ部３８上に第６の絶縁膜４０が形成され、この第６の絶縁膜４０内にｖｉａ部３８の表面を露出する第３の溝４１が形成される。その後、第３の溝４１内にバリアメタル層４２を介して第２の配線４３が形成される。その結果、第２の配線４３は、第１の配線３７とｖｉａ部３８によって電気的に接続される。
【００５４】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００５５】
さらに、第１の配線３７及びｖｉａ部３８の周囲には、３層の絶縁膜３１ａ、３１ｂ、３９が形成される。このため、第２の絶縁膜３１ｂをストッパーとして、導電膜３４を除去することができる。従って、導電膜３４の除去において、第２の絶縁膜３１ｂでエッチングの深さが制御できるため、ｖｉａ部３８の深さの制御が容易となる。
【００５６】
［第３の実施形態］
第３の実施形態は、ｖｉａ部及び第１の配線の形成時にマスクとして用いる第２の絶縁膜を、第２の配線形成のためのダミーパターンとして用いることに特徴がある。
【００５７】
図１６乃至図２１は、第３の実施形態に係る半導体装置の各製造工程図を示す。図１８は、図１７のXVIII−XVIII線に沿った半導体装置の断面図を示す。以下、第３の実施形態に係る半導体装置の製造方法について説明する。尚、第３の実施形態において、上記第１の実施形態と同様の工程については説明を省略し、異なる工程のみ説明する。
【００５８】
まず、図２乃至図３に示すように、第１の実施形態と同様に、第１の絶縁膜１１内に第１の溝１２が形成され、この第１の溝１２内がバリアメタル層１３を介して例えばＣｕ膜のような導電膜１４により埋め込まれる。その後、導電膜１４、金属シード層及びバリアメタル層１３が平坦化され、第１の絶縁膜１１の表面が露出される。
【００５９】
次に、図１６に示すように、ＣＶＤ法により、第１の絶縁膜１１、導電膜１４、金属シード層及びバリアメタル層１３上に例えば３００ｎｍの膜厚を有する第２の絶縁膜５５が形成される。ここで、例えば、第１の絶縁膜１１がＴＥＯＳ（Tetra Ethyl Orso Silicate）膜の場合、第２の絶縁膜５５はＳＯＧ膜等のような塗布膜とするとよい。このように、第２の絶縁膜５５は第１の絶縁膜１１と異なる膜質の膜を用いることが望ましい。これは、後述する第２の配線を形成する前に、第２の絶縁膜５５を第１の絶縁膜１１に対して選択的に除去し易くするためである。
【００６０】
次に、図１７に示すように、第２の絶縁膜５５上にレジスト膜（図示せず）が形成され、ｖｉａ形成領域にレジスト膜が残るように、リソグラフィによりレジスト膜がパターニングされる。このパターニングされたレジスト膜をマスクとして、ドライエッチングにより第２の絶縁膜５５が除去される。その結果、ｖｉａ形成領域上にパターニングされた第２の絶縁膜５５が形成される。すなわち、パターニングされた第２の絶縁膜５５で覆われて導電膜１４の表面が露出しない領域と、パターニングされた第２の絶縁膜５５で覆われずに導電膜１４の表面が露出した領域が存在する。なお、パターニングされた第２の絶縁膜５５は、後述する第２の配線のダミーパターンとなる。
【００６１】
次に、第１の溝１２の底面から３００ｎｍの深さの導電膜１４を残すように、パターニングされた第２の絶縁膜５５をマスクとして、表面が露出された導電膜１４が除去され、第２の溝１６が形成される。その結果、配線形成領域に３００ｎｍの厚さを有する第１の配線１７が形成され、ｖｉａ形成領域に４００ｎｍの深さを有するｖｉａ部１８が形成される。
【００６２】
ここで、図１８に示すように、ｖｉａ部１８は、第１の配線１７と一体として形成される。
【００６３】
次に、図１９に示すように、第２の絶縁膜５５は残した状態で、プラズマ法によりｖｉａ部１８及び第１の配線１７上に第３の絶縁膜（例えば酸化膜）１９が形成される。これにより、第３の絶縁膜１９によって、第２の溝１６が埋め込まれるとともに第２の絶縁膜５５が覆われる。
【００６４】
次に、図２０に示すように、ＣＭＰにより第３の絶縁膜１９が平坦化され、第２の絶縁膜５５の表面が露出される。その後、例えばＨＦにより第２の絶縁膜５５が除去され、ｖｉａ部１８の表面が露出される。その結果、第３の絶縁膜１９内のｖｉａ部１８上に第３の溝２１が形成される。
【００６５】
次に、図２１に示すように、第３の溝２１内にバリアメタル層２２を介して第２の配線２３が形成される。その結果、第２の配線２３は、第１の配線１７とｖｉａ部１８によって電気的に接続される。
【００６６】
上記第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００６７】
さらに、ｖｉａ部１８形成時にマスクとして用いる第２の絶縁膜５５を、第２の配線２３形成のためのダミーパターンとして用いる。このため、第１の実施形態よりも製造工程数を減少できる。
【００６８】
また、第２の絶縁膜５５は第１の絶縁膜１１と異なる膜質の膜を用いる。これにより、第２の配線２３を形成する前に、第２の絶縁膜５５を第１の絶縁膜１１に対して選択的に除去し易くなる。
【００６９】
尚、第３の実施形態は、第２の実施形態に適用することも可能である。この場合、第２、第３の実施形態と同様の効果を得ることができる。
【００７０】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００７１】
【発明の効果】
以上説明したように本発明によれば、配線とｖｉａ部との導通不良を回避できる半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】図１（ａ）は本発明の第１の実施形態に係わる半導体装置を示す平面図、図１（ｂ）は本発明の第１の実施形態に係わる半導体装置を示す斜視図。
【図２】本発明の第１の実施形態に係わる半導体装置の製造工程を示す斜視図。
【図３】図２に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す斜視図。
【図４】図３に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す斜視図。
【図５】図４に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す斜視図。
【図６】図５のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に沿った半導体装置を示す各断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す各断面図。
【図８】図７のＣ−Ｃ領域に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１０】本発明の第２の実施形態に係わる半導体装置の製造工程を示す斜視図。
【図１１】図１０に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す斜視図。
【図１２】図１１に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す斜視図。
【図１３】図１２のXIII−XIII線に沿った半導体装置の断面図。
【図１４】図１３に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１５】図１４に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１６】本発明の第３の実施形態に係わる半導体装置の製造工程を示す斜視図。
【図１７】図１６に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す斜視図。
【図１８】図１７のXVIII−XVIII線に沿った半導体装置の断面図。
【図１９】図１８に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２０】図１９に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２１】図２０に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２２】従来技術による半導体装置の製造工程を示す断面図。
【図２３】図２２に続く、従来技術による半導体装置の製造工程を示す断面図。
【図２４】図２３に続く、従来技術による半導体装置の製造工程を示す断面図。
【図２５】図２４に続く、従来技術による半導体装置の製造工程を示す断面図。
【図２６】従来技術による半導体装置に発生したボイドを示す図。
【符号の説明】
１０…半導体基板、
１１、３１ａ…第１の絶縁膜、
１２、３２…第１の溝、
１３、２２、３３、４２…バリアメタル層、
１４、３４…導電膜、
１５、３１ｂ、５５…第２の絶縁膜、
１６、３６…第２の溝、
１７、３７…第１の配線、
１８、３８…ｖｉａ部、
１９、３１ｃ…第３の絶縁膜、
２０、３５…第４の絶縁膜、
２１、４１…第３の溝、
２３、４３…第２の配線、
３９…第５の絶縁膜、
４０…第６の絶縁膜。
【発明の属する技術分野】
本発明は、Ｃｕを用いた多層配線構造の半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、多層配線としてはＣｕ配線が用いられ、このＣｕ配線を用いたデュアルダマシン構造の半導体装置が提供されている。
【０００３】
図２２乃至図２６は、従来技術による半導体装置の製造工程の断面図を示す。この図２２乃至図２６を用いて、デュアルダマシン構造のＣｕ配線の形成方法について以下に説明する。
【０００４】
まず、図２２に示すように、第１の絶縁膜６１内に第１の配線溝６２が形成される。次に、電解メッキ法により第１の絶縁膜６１上に例えばＣｕ膜のような導電膜６３ａが形成され、第１の配線溝６２が埋め込まれる。次に、ＣＭＰ（Chemical Mechanical Polish）により導電膜６３ａが平坦化され、第１の絶縁膜６１の表面が露出される。その結果、第１の絶縁膜６１内に第１の配線６３が形成される。
【０００５】
次に、図２３に示すように、第１の絶縁膜６１及び第１の配線６３上に第２の絶縁膜６４が形成される。次に、リソグラフィ及びドライエッチングにより、第２の絶縁膜６４内にｖｉａホール６５及び第２の配線溝６６が形成される。
【０００６】
次に、図２４に示すように、第２の絶縁膜６４及び第１の配線６３上に例えば２００Åの膜厚を有するバリアメタル層６７が形成され、このバリアメタル層６７上に例えば４００Åの膜厚を有する金属シード層（図示せず）が形成される。次に、電解メッキ法により金属シード層上に導電膜６８が形成され、ｖｉａホール６５及び第２の配線溝６６が埋め込まれる。
【０００７】
次に、図２５に示すように、ＣＭＰにより導電膜６８、金属シード層及びバリアメタル層６７が平坦化され、第２の絶縁膜６４の表面が露出される。その結果、第１の配線６３に電気的に接続するｖｉａ部６９及び第２の配線７０が形成される。
【０００８】
【発明が解決しようとする課題】
しかしながら、近年、素子の微細化に伴いｖｉａホール６５の開口が微細になり、ｖｉａホール６５の上部から底部まで導電膜６８を十分に埋め込むことが困難になってきている。その結果、図２６に示すように、ｖｉａホール６５内にボイド７１が発生し、第１の配線６３とｖｉａ部６９との導通不良の問題が生じていた。また、図２６に示すように、第２の配線７０と比べてｖｉａ部６９の開口面積が小さい場合、導電膜６８の埋め込みがさらに困難になる。このため、ｖｉａホール６５内にボイド７１がより発生し易くなり、導通不良の問題が顕著になっていた。
【０００９】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、配線とｖｉａ部との導通不良を回避できる半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００１１】
本発明の第１の視点による半導体装置の製造方法は、第１の絶縁膜を形成する工程と、前記第１の絶縁膜内に第１の溝を形成する工程と、前記第１の溝内に導電膜を形成する工程と、前記導電膜及び前記第１の絶縁膜上に第２の絶縁膜を選択的に形成し、前記導電膜の表面が前記第２の絶縁膜で覆われた第１の領域と前記導電膜の表面が前記第２の絶縁膜で覆われない第２の領域とを形成する工程と、前記第２の絶縁膜をマスクとして用いて前記第２の領域の前記導電膜の一部を除去することにより第２の溝を形成し、前記第２の絶縁膜下に前記導電膜からなる接続部を形成するとともに前記第１の溝の底部に前記接続部と一体して第１の配線を形成する工程と、前記第２の絶縁膜を残した状態で、前記第２の絶縁膜上及び前記第２の溝内に第３の絶縁膜を形成する工程と、前記第２の絶縁膜の表面が露出するまで前記第３の絶縁膜を除去する工程と、前記第２の絶縁膜を除去して、前記第３の絶縁膜内に前記接続部の表面を露出する第３の溝を形成する工程と、前記接続部を介して前記第１の配線と電気的に接続する第２の配線を前記第３の溝内に形成する工程とを含むことを特徴とする。
【００１４】
本発明の第２の視点による半導体装置の製造方法は、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、前記第１、第２、第３の絶縁膜内に第１の溝を形成する工程と、前記第１の溝内に導電膜を形成する工程と、前記導電膜及び前記第３の絶縁膜上に第４の絶縁膜を選択的に形成し、前記導電膜の表面が前記第４の絶縁膜で覆われた第１の領域と前記導電膜の表面が前記第４の絶縁膜で覆われない第２の領域とを形成する工程と、前記第４の絶縁膜をマスクとして用いて前記第２の領域の前記導電膜を除去し、前記第４の絶縁膜下に前記導電膜からなる接続部を形成するとともに前記第１の溝の底部に前記接続部と一体して第１の配線を形成する工程と、前記第４、第３の絶縁膜を除去し、前記第２の絶縁膜の表面を露出させる工程と、露出された前記表面を有する前記第２の絶縁膜及び前記第１の配線上に第５の絶縁膜を形成する工程と、前記接続部を介して前記第１の配線と電気的に接続する第２の配線を形成する工程とを含むことを特徴とする。
【００１５】
上記第２の視点による半導体装置の製造方法において、前記第２の絶縁膜及び前記第１の配線上に前記５の絶縁膜を形成した後、前記第５の絶縁膜を平坦化して前記接続部を露出する工程と、前記第５の絶縁膜及び前記接続部上に第６の絶縁膜を形成する工程と、前記第６の絶縁膜内に前記接続部の表面を露出する第２の溝を形成する工程とをさらに含み、前記第２の配線は前記第２の溝内に形成されてもよい。
【００１９】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。尚、図面において、Ｐ−Ｐ線に沿った領域はｖｉａ形成領域を示し、Ｑ−Ｑ線に沿った領域は配線形成領域を示す。
【００２０】
［第１の実施形態］
第１の実施形態は、第１の溝に埋め込まれた導電膜の一部を除去することにより、この導電膜で第１の配線及びｖｉａ部が一体として形成することに特徴がある。
【００２１】
図１（ａ）は、本発明の第１の実施形態に係る半導体装置の平面図を示す。図１（ｂ）は、本発明の第１の実施形態に係る半導体装置の斜視図を示す。
【００２２】
図１（ａ）に示すように、第１の配線１７に対向して第２の配線２３が配置され、この第１、第２の配線１７、２３の交差する領域に第１、第２の配線１７、２３を電気的に接続するｖｉａ部１８が配置される。
【００２３】
図１（ｂ）に示すように、半導体基板１０上に第１の絶縁膜１１が形成され、この第１の絶縁膜１１内に溝１２が形成される。この溝１２内には、バリアメタル層１３を介して、第１の配線１７と、この第１の配線と一体としてｖｉａ部１８とが形成される。このｖｉａ部１８上に第２の配線２３が形成され、この第２の配線はｖｉａ部１８を介して第１の配線１７と電気的に接続される。
【００２４】
ここで、ｖｉａ部１８の側面と第１の配線１７の表面はウエットエッチングにより除去されて形成されるため、ｖｉａ部１８の側面と第１の配線１７の表面との境界部分１８ａは、例えば曲率半径を描くように湾曲する。また、ｖｉａ部１８の開口は、最小加工寸法Ｆ以下である。
【００２５】
図２乃至図９は、第１の実施形態に係る半導体装置の各製造工程図を示す。ここで、図６のＡ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ領域は、図５のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に沿った半導体装置の断面図を示す。図７は、図６に続く半導体装置の製造工程の各断面図を示す。図８乃至図９は、Ｃ−Ｃ領域における半導体装置の製造工程の断面図を示す。以下、第１の実施形態に係る半導体装置の製造方法について説明する。
【００２６】
まず、図２に示すように、半導体素子が形成された半導体基板（図示せず）上に、例えば１０００ｎｍの膜厚を有する第１の絶縁膜（例えば酸化膜）１１が形成される。この第１の絶縁膜１１上にレジスト膜（図示せず）が形成され、リソグラフィによりレジスト膜がパターニングされる。このパターニングされたレジスト膜をマスクとして、例えばドライエッチングにより第１の絶縁膜１１が除去される。その結果、第１の絶縁膜１１内に第１の溝１２が形成される。この第１の溝１２の深さは、例えば７００ｎｍであり、後述する第１の配線の厚さとｖｉａ部の深さとを合わせた長さになっている。
【００２７】
次に、図３に示すように、スパッタリング法により、第１の絶縁膜１１上にバリアメタル層（例えばＴａＮ膜）１３が形成され、このバリアメタル層１３上に例えばＣｕからなる金属シード層（図示せず）が形成される。ここで、バリアメタル層１３の膜厚は例えば２０ｎｍ、金属シード層の膜厚は例えば４０ｎｍである。
【００２８】
次に、電解メッキ法により金属シード層上に例えばＣｕ膜のような導電膜１４が形成され、第１の溝１２が埋め込まれる。その後、ＣＭＰ（Chemical Mechanical Polish）により導電膜１４、金属シード層及びバリアメタル層１３が平坦化され、第１の絶縁膜１１の表面が露出される。
【００２９】
次に、図４に示すように、ＣＶＤ（Chemical Vapor Deposition）法により、第１の絶縁膜１１、導電膜１４、金属シード層及びバリアメタル層１３上に例えば２０ｎｍの膜厚を有する第２の絶縁膜（例えばＳｉＮ膜）１５が形成される。この第２の絶縁膜１５上にレジスト膜（図示せず）が形成され、ｖｉａ形成領域にレジスト膜が残るように、リソグラフィによってレジスト膜がパターニングされる。このパターニングされたレジスト膜をマスクとして、例えばドライエッチングにより第２の絶縁膜１５が除去される。その結果、ｖｉａ形成領域上にパターニングされた第２の絶縁膜１５が形成される。すなわち、パターニングされた第２の絶縁膜１５で覆われて導電膜１４の表面が露出しない領域と、パターニングされた第２の絶縁膜１５で覆われずに導電膜１４の表面が露出した領域が存在する。
【００３０】
次に、図５に示すように、第１の溝１２の底面から例えば３００ｎｍの深さの導電膜１４を残すように、第２の絶縁膜１５をマスクとして、少なくとも表面が露出した領域の導電膜１４が除去され、第２の溝１６が形成される。その結果、配線形成領域に３００ｎｍの厚さを有する第１の配線１７が形成され、ｖｉａ形成領域に４００ｎｍの深さを有するｖｉａ部１８が形成される。
【００３１】
ここで、図６に示すように、第１の配線１７とｖｉａ部１８は、導電膜１４で一体として形成される。
【００３２】
尚、導電膜１４の除去は、ウエットエッチング、ドライエッチング、ＣＤＥ（Chemical Dry Etching）等で行われるが、ドライエッチングで行う場合が最も望ましい。また、例えばウエットエッチングで導電膜１４を除去する場合、例えば塩酸（２．５％）と過酸化水素水（２．５％）との混合液が用いられる。また、導電膜１４のエッチングレートは温度等によっても変化するが、常温では例えば１５００Å／Ｍ程度である。
【００３３】
次に、図７に示すように、例えばＣＤＥにより第２の絶縁膜１５が除去された後、例えばプラズマ法により第１の絶縁膜１１、第１の配線１７、ｖｉａ部１８、金属シード層及びバリアメタル層１３上に第３の絶縁膜１９が形成される。その結果、第２の溝１６が第３の絶縁膜１９で埋め込まれ、ｖｉａ部１８が第３の絶縁膜１９で覆われる。ここで、第３の絶縁膜１９は、例えば、酸化膜、フッ素を含んだＣＶＤ膜、ＳＯＧ（Spin On Glass）膜のような塗布型酸化膜、又は有機膜等が用いられる。
【００３４】
次に、図８に示すように、ＣＭＰにより第３の絶縁膜１９が平坦化され、ｖｉａ部１８の表面が露出される。
【００３５】
次に、図９に示すように、第３の絶縁膜１９及びｖｉａ部１８上に第４の絶縁膜２０が形成され、この第４の絶縁膜２０内にｖｉａ部１８の表面を露出する第３の溝２１が形成される。その後、第３の溝２１内にバリアメタル層（例えばＴｉＮ膜）２２を介して第２の配線２３が形成される。その結果、第２の配線２３は、第１の配線１７とｖｉａ部１８によって電気的に接続される。
【００３６】
上記第１の実施形態によれば、第１の溝１２に埋め込まれた導電膜１４をパターニングすることにより、第１の配線１７及びｖｉａ部１８が形成されている。このため、ｖｉａ部１８の形状に形成された溝に導電膜を埋め込む工程が不要となる。従って、従来のような導電膜の埋め込み不良によるボイドの発生を防止できるため、第１の配線１７とｖｉａ部１８との導通不良を回避できる。
【００３７】
また、ｖｉａ部１８は、第１の配線１７と同時に一体として形成されている。すなわち、従来のようにｖｉａ部１８は第２の配線２３と同時に一体として形成されない。従って、ｖｉａ部１８の形成の際、第２の配線２３に対するｖｉａ部１８の開口面積依存性がなくなる。このため、第２の配線２３に対して十分小さな開口のｖｉａ部１８を形成することができる。具体的には、ｖｉａ部１８は導電膜１４の一部を除去することにより形成されるため、最小加工寸法Ｆ以下の開口のｖｉａ部１８を形成できる。このように、第１の実施形態によれば、ボイドを発生させることなく、微細なｖｉａ部１８を形成できる。
【００３８】
また、図５に示す導電膜１４の除去工程において、ウエットエッチングを用いる。これにより、開口の小さなｖｉａ部１８を形成することができるため、素子の微細化を図ることができる。
【００３９】
また、ｖｉａ部１８及び第１の配線はウエットエッチングにより形成されるため、ｖｉａ部１８の側面と第１の配線１７の表面との境界部分１８ａは湾曲する。したがって、第１の実施形態によれば、境界部分１８ａが直角である場合に比べて、境界部分１８ａにおける電界集中を緩和できる。
【００４０】
また、第３の絶縁膜１９は、第１の絶縁膜１１と異なる種類の膜を用いることができる。このため、配線間及び層間の絶縁容量を自由に調整できるという利点がある。
【００４１】
尚、第２の絶縁膜１５は、第３の絶縁膜１９の形成前に除去することに限定されない。例えば、第２の絶縁膜１５を残した状態で第３の絶縁膜１９を形成し、図８に示す第３の絶縁膜１９の平坦化工程において、第２の絶縁膜１５を同時に除去してもよい。
【００４２】
［第２の実施形態］
第２の実施形態は、第１の配線及びｖｉａ部の周囲の絶縁膜を多層にして、ｖｉａ部の深さを制御することに特徴がある。
【００４３】
図１０乃至図１５は、第２の実施形態に係る半導体装置の各製造工程図を示す。図１３は、図１２のXIII−XIII線に沿った半導体装置の断面図を示す。以下、第２の実施形態に係る半導体装置の製造方法について説明する。
【００４４】
まず、図１０に示すように、半導体素子が形成された半導体基板（図示せず）上に、ＣＶＤ法により例えば７００ｎｍの膜厚を有する第１の絶縁膜（例えば酸化膜）３１ａが形成され、この第１の絶縁膜３１ａ上に例えば２０ｎｍの膜厚を有する第２の絶縁膜（例えば窒化膜）３１ｂが形成される。続いて、この第２の絶縁膜３１ｂ上に例えば４００ｎｍの膜厚を有する第３の絶縁膜（例えば酸化膜）３１ｃが形成される。尚、第２の絶縁膜３１ｂは、後述する第１の配線の厚さを一定に制御するために形成される。
【００４５】
次に、第３の絶縁膜３１ｃ上にレジスト膜（図示せず）が形成されて、リソグラフィによりレジスト膜がパターニングされる。このパターニングされたレジスト膜をマスクとして、例えばドライエッチングにより第３、第２の絶縁膜３１ｃ、３１ｂの全部及び第１の絶縁膜３１ａの一部が除去される。その結果、第１、第２、第３の絶縁膜３１ａ、３１ｂ、３１ｃ内に第１の溝３２が形成される。ここで、第１の絶縁膜３１ａの表面から第１の溝３２の底部までの深さは例えば３００ｎｍであり、この深さに第２の絶縁膜３１ｂの膜厚を合わせた深さは後述する第１の配線の膜厚となる。
【００４６】
次に、図１１に示すように、スパッタリング法により、第１、第３の絶縁膜３１ａ、３１ｃ上にバリアメタル層（例えばＴａＮ膜）３３が形成され、このバリアメタル層３３上に例えばＣｕからなる金属シード層（図示せず）が形成される。ここで、バリアメタル層３３の膜厚は例えば２０ｎｍ、金属シード層の膜厚は例えば４０ｎｍである。
【００４７】
次に、電解メッキ法により金属シード層上に例えばＣｕ膜のような導電膜３４が形成され、第１の溝３３が埋め込まれる。その後、ＣＭＰにより導電膜３４、金属シード層及びバリアメタル層３３が平坦化され、第３の絶縁膜３１ｃの表面が露出される。
【００４８】
次に、ＣＶＤ法により、第３の絶縁膜３１ｃ、バリアメタル層３３、金属シード層、導電膜３４上に例えば２０ｎｍの膜厚を有する第４の絶縁膜（例えばＳｉＮ膜）３５が形成される。この第４の絶縁膜３５上にレジスト膜（図示せず）が形成され、ｖｉａ形成領域にレジスト膜が残るように、リソグラフィによりレジスト膜パターニングされる。このパターニングされたレジスト膜をマスクとして、例えばドライエッチングにより第４の絶縁膜３５が除去される。その結果、ｖｉａ形成領域上にパターニングされた第４の絶縁膜３５が形成される。すなわち、パターニングされた第４の絶縁膜３５で覆われて導電膜３４の表面が露出しない領域と、パターニングされた第４の絶縁膜３５で覆われずに導電膜３４の表面が露出した領域が存在する。
【００４９】
次に、パターニングされた第４の絶縁膜３５をマスクとして、第２の絶縁膜３１ｂの表面の高さまで導電膜３４が除去される。その結果、例えば４００ｎｍの深さを有する第２の溝３６が形成される。ここで、導電膜３４のエッチングは、第１の実施形態と同様に、ウエットエッチング、ドライエッチング、又はＣＤＥのいずれでもよい。
【００５０】
次に、図１２に示すように、第２の絶縁膜３１ｂをストッパーとして、第４の絶縁膜３５、第３の絶縁膜３１ｃが除去され、第２の絶縁膜３１ｂの表面が露出される。ここで、第３の絶縁膜３１ｃは、例えばフッ酸（ＨＦ：例えば１％の溶液）により除去される。また、第４の絶縁膜３５は、例えばＨＦにより除去される。
【００５１】
このようにして、配線形成領域に３２０ｎｍの厚さを有する第１の配線３７が形成され、ｖｉａ形成領域に４００ｎｍの深さを有するｖｉａ部３８が形成される。ここで、図１３に示すように、突出したｖｉａ部３８が、第１の配線３７と一体として形成されている。
【００５２】
次に、図１４に示すように、第２の絶縁膜３１ｂ、第１の配線３７及ｖｉａ部３８上に第５の絶縁膜３９が形成され、この第５の絶縁膜３９により第２の溝３６が埋め込まれるとともにｖｉａ部３８が覆われる。ここで、第５の絶縁膜３９としては、例えば、フッ素を含んだＣＶＤ膜、ＳＯＧ膜のような塗布型酸化膜、又は有機膜等があげられる。その後、ＣＭＰにより第５の絶縁膜３９が平坦化され、ｖｉａ部３８の表面が露出される。
【００５３】
次に、図１５に示すように、第５の絶縁膜３９及ｖｉａ部３８上に第６の絶縁膜４０が形成され、この第６の絶縁膜４０内にｖｉａ部３８の表面を露出する第３の溝４１が形成される。その後、第３の溝４１内にバリアメタル層４２を介して第２の配線４３が形成される。その結果、第２の配線４３は、第１の配線３７とｖｉａ部３８によって電気的に接続される。
【００５４】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００５５】
さらに、第１の配線３７及びｖｉａ部３８の周囲には、３層の絶縁膜３１ａ、３１ｂ、３９が形成される。このため、第２の絶縁膜３１ｂをストッパーとして、導電膜３４を除去することができる。従って、導電膜３４の除去において、第２の絶縁膜３１ｂでエッチングの深さが制御できるため、ｖｉａ部３８の深さの制御が容易となる。
【００５６】
［第３の実施形態］
第３の実施形態は、ｖｉａ部及び第１の配線の形成時にマスクとして用いる第２の絶縁膜を、第２の配線形成のためのダミーパターンとして用いることに特徴がある。
【００５７】
図１６乃至図２１は、第３の実施形態に係る半導体装置の各製造工程図を示す。図１８は、図１７のXVIII−XVIII線に沿った半導体装置の断面図を示す。以下、第３の実施形態に係る半導体装置の製造方法について説明する。尚、第３の実施形態において、上記第１の実施形態と同様の工程については説明を省略し、異なる工程のみ説明する。
【００５８】
まず、図２乃至図３に示すように、第１の実施形態と同様に、第１の絶縁膜１１内に第１の溝１２が形成され、この第１の溝１２内がバリアメタル層１３を介して例えばＣｕ膜のような導電膜１４により埋め込まれる。その後、導電膜１４、金属シード層及びバリアメタル層１３が平坦化され、第１の絶縁膜１１の表面が露出される。
【００５９】
次に、図１６に示すように、ＣＶＤ法により、第１の絶縁膜１１、導電膜１４、金属シード層及びバリアメタル層１３上に例えば３００ｎｍの膜厚を有する第２の絶縁膜５５が形成される。ここで、例えば、第１の絶縁膜１１がＴＥＯＳ（Tetra Ethyl Orso Silicate）膜の場合、第２の絶縁膜５５はＳＯＧ膜等のような塗布膜とするとよい。このように、第２の絶縁膜５５は第１の絶縁膜１１と異なる膜質の膜を用いることが望ましい。これは、後述する第２の配線を形成する前に、第２の絶縁膜５５を第１の絶縁膜１１に対して選択的に除去し易くするためである。
【００６０】
次に、図１７に示すように、第２の絶縁膜５５上にレジスト膜（図示せず）が形成され、ｖｉａ形成領域にレジスト膜が残るように、リソグラフィによりレジスト膜がパターニングされる。このパターニングされたレジスト膜をマスクとして、ドライエッチングにより第２の絶縁膜５５が除去される。その結果、ｖｉａ形成領域上にパターニングされた第２の絶縁膜５５が形成される。すなわち、パターニングされた第２の絶縁膜５５で覆われて導電膜１４の表面が露出しない領域と、パターニングされた第２の絶縁膜５５で覆われずに導電膜１４の表面が露出した領域が存在する。なお、パターニングされた第２の絶縁膜５５は、後述する第２の配線のダミーパターンとなる。
【００６１】
次に、第１の溝１２の底面から３００ｎｍの深さの導電膜１４を残すように、パターニングされた第２の絶縁膜５５をマスクとして、表面が露出された導電膜１４が除去され、第２の溝１６が形成される。その結果、配線形成領域に３００ｎｍの厚さを有する第１の配線１７が形成され、ｖｉａ形成領域に４００ｎｍの深さを有するｖｉａ部１８が形成される。
【００６２】
ここで、図１８に示すように、ｖｉａ部１８は、第１の配線１７と一体として形成される。
【００６３】
次に、図１９に示すように、第２の絶縁膜５５は残した状態で、プラズマ法によりｖｉａ部１８及び第１の配線１７上に第３の絶縁膜（例えば酸化膜）１９が形成される。これにより、第３の絶縁膜１９によって、第２の溝１６が埋め込まれるとともに第２の絶縁膜５５が覆われる。
【００６４】
次に、図２０に示すように、ＣＭＰにより第３の絶縁膜１９が平坦化され、第２の絶縁膜５５の表面が露出される。その後、例えばＨＦにより第２の絶縁膜５５が除去され、ｖｉａ部１８の表面が露出される。その結果、第３の絶縁膜１９内のｖｉａ部１８上に第３の溝２１が形成される。
【００６５】
次に、図２１に示すように、第３の溝２１内にバリアメタル層２２を介して第２の配線２３が形成される。その結果、第２の配線２３は、第１の配線１７とｖｉａ部１８によって電気的に接続される。
【００６６】
上記第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００６７】
さらに、ｖｉａ部１８形成時にマスクとして用いる第２の絶縁膜５５を、第２の配線２３形成のためのダミーパターンとして用いる。このため、第１の実施形態よりも製造工程数を減少できる。
【００６８】
また、第２の絶縁膜５５は第１の絶縁膜１１と異なる膜質の膜を用いる。これにより、第２の配線２３を形成する前に、第２の絶縁膜５５を第１の絶縁膜１１に対して選択的に除去し易くなる。
【００６９】
尚、第３の実施形態は、第２の実施形態に適用することも可能である。この場合、第２、第３の実施形態と同様の効果を得ることができる。
【００７０】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００７１】
【発明の効果】
以上説明したように本発明によれば、配線とｖｉａ部との導通不良を回避できる半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】図１（ａ）は本発明の第１の実施形態に係わる半導体装置を示す平面図、図１（ｂ）は本発明の第１の実施形態に係わる半導体装置を示す斜視図。
【図２】本発明の第１の実施形態に係わる半導体装置の製造工程を示す斜視図。
【図３】図２に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す斜視図。
【図４】図３に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す斜視図。
【図５】図４に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す斜視図。
【図６】図５のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に沿った半導体装置を示す各断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す各断面図。
【図８】図７のＣ−Ｃ領域に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１０】本発明の第２の実施形態に係わる半導体装置の製造工程を示す斜視図。
【図１１】図１０に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す斜視図。
【図１２】図１１に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す斜視図。
【図１３】図１２のXIII−XIII線に沿った半導体装置の断面図。
【図１４】図１３に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１５】図１４に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１６】本発明の第３の実施形態に係わる半導体装置の製造工程を示す斜視図。
【図１７】図１６に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す斜視図。
【図１８】図１７のXVIII−XVIII線に沿った半導体装置の断面図。
【図１９】図１８に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２０】図１９に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２１】図２０に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２２】従来技術による半導体装置の製造工程を示す断面図。
【図２３】図２２に続く、従来技術による半導体装置の製造工程を示す断面図。
【図２４】図２３に続く、従来技術による半導体装置の製造工程を示す断面図。
【図２５】図２４に続く、従来技術による半導体装置の製造工程を示す断面図。
【図２６】従来技術による半導体装置に発生したボイドを示す図。
【符号の説明】
１０…半導体基板、
１１、３１ａ…第１の絶縁膜、
１２、３２…第１の溝、
１３、２２、３３、４２…バリアメタル層、
１４、３４…導電膜、
１５、３１ｂ、５５…第２の絶縁膜、
１６、３６…第２の溝、
１７、３７…第１の配線、
１８、３８…ｖｉａ部、
１９、３１ｃ…第３の絶縁膜、
２０、３５…第４の絶縁膜、
２１、４１…第３の溝、
２３、４３…第２の配線、
３９…第５の絶縁膜、
４０…第６の絶縁膜。
Claims (6)
- 第１の絶縁膜を形成する工程と、
前記第１の絶縁膜内に第１の溝を形成する工程と、
前記第１の溝内に導電膜を形成する工程と、
前記導電膜及び前記第１の絶縁膜上に第２の絶縁膜を選択的に形成し、前記導電膜の表面が前記第２の絶縁膜で覆われた第１の領域と前記導電膜の表面が前記第２の絶縁膜で覆われない第２の領域とを形成する工程と、
前記第２の絶縁膜をマスクとして用いて前記第２の領域の前記導電膜の一部を除去することにより第２の溝を形成し、前記第２の絶縁膜下に前記導電膜からなる接続部を形成するとともに前記第１の溝の底部に前記接続部と一体して第１の配線を形成する工程と、
前記第２の絶縁膜を残した状態で、前記第２の絶縁膜上及び前記第２の溝内に第３の絶縁膜を形成する工程と、
前記第２の絶縁膜の表面が露出するまで前記第３の絶縁膜を除去する工程と、
前記第２の絶縁膜を除去して、前記第３の絶縁膜内に前記接続部の表面を露出する第３の溝を形成する工程と、
前記接続部を介して前記第１の配線と電気的に接続する第２の配線を前記第３の溝内に形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、
前記第１、第２、第３の絶縁膜内に第１の溝を形成する工程と、
前記第１の溝内に導電膜を形成する工程と、
前記導電膜及び前記第３の絶縁膜上に第４の絶縁膜を選択的に形成し、前記導電膜の表面が前記第４の絶縁膜で覆われた第１の領域と前記導電膜の表面が前記第４の絶縁膜で覆われない第２の領域とを形成する工程と、
前記第４の絶縁膜をマスクとして用いて前記第２の領域の前記導電膜を除去し、前記第４の絶縁膜下に前記導電膜からなる接続部を形成するとともに前記第１の溝の底部に前記接続部と一体して第１の配線を形成する工程と、
前記第４、第３の絶縁膜を除去し、前記第２の絶縁膜の表面を露出させる工程と、
露出された前記表面を有する前記第２の絶縁膜及び前記第１の配線上に第５の絶縁膜を形成する工程と、
前記接続部を介して前記第１の配線と電気的に接続する第２の配線を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記接続部及び前記第１の配線を一体して形成する工程において、前記導電膜をウエットエッチングで除去することで、前記接続部の側面と前記第１の配線の表面との境界部分を湾曲させることを特徴とする請求項１又は２記載の半導体装置の製造方法。
- 前記接続部及び前記第１の配線を一体して形成する工程において、前記導電膜をドライエッチングで除去することを特徴とする請求項１又は２記載の半導体装置の製造方法。
- 前記第２の絶縁膜及び前記第１の配線上に前記５の絶縁膜を形成した後、前記第５の絶縁膜を平坦化して前記接続部を露出する工程と、
前記第５の絶縁膜及び前記接続部上に第６の絶縁膜を形成する工程と、
前記第６の絶縁膜内に前記接続部の表面を露出する第２の溝を形成する工程と
をさらに含み、
前記第２の配線は前記第２の溝内に形成されることを特徴とする請求項２記載の半導体装置の製造方法。 - 前記接続部及び前記第１の配線を一体して形成する工程において、前記導電膜をウエットエッチングで除去することで、前記接続部の開口部を前記マスクとな る前記第２の絶縁膜より小さくすることを特徴とする請求項１又は２記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001138681A JP3920590B2 (ja) | 2000-06-19 | 2001-05-09 | 半導体装置の製造方法 |
| US09/882,435 US6693028B2 (en) | 2000-06-19 | 2001-06-15 | Semiconductor device having multilayer wiring structure and method for manufacturing the same |
| US10/755,003 US7208831B2 (en) | 2000-06-19 | 2004-01-08 | Semiconductor device having multilayer wiring structure and method, wherein connecting portion and wiring layer are formed of same layer |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000183194 | 2000-06-19 | ||
| JP2000-183194 | 2000-06-19 | ||
| JP2001138681A JP3920590B2 (ja) | 2000-06-19 | 2001-05-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002083868A JP2002083868A (ja) | 2002-03-22 |
| JP3920590B2 true JP3920590B2 (ja) | 2007-05-30 |
Family
ID=26594194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001138681A Expired - Fee Related JP3920590B2 (ja) | 2000-06-19 | 2001-05-09 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6693028B2 (ja) |
| JP (1) | JP3920590B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486082B1 (en) * | 2001-06-18 | 2002-11-26 | Applied Materials, Inc. | CVD plasma assisted lower dielectric constant sicoh film |
| JP4005873B2 (ja) * | 2002-08-15 | 2007-11-14 | 株式会社東芝 | 半導体装置 |
| KR100773351B1 (ko) * | 2006-09-20 | 2007-11-05 | 삼성전자주식회사 | 반도체 집적 회로배선들 및 그의 형성방법들 |
| JP2008205122A (ja) * | 2007-02-19 | 2008-09-04 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US8779592B2 (en) * | 2012-05-01 | 2014-07-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Via-free interconnect structure with self-aligned metal line interconnections |
| CN103515232B (zh) * | 2012-06-18 | 2016-03-02 | 中国科学院微电子研究所 | 半导体结构及其制造方法 |
| US9425093B2 (en) * | 2014-12-05 | 2016-08-23 | Tokyo Electron Limited | Copper wiring forming method, film forming system, and storage medium |
| JP6856444B2 (ja) * | 2017-05-12 | 2021-04-07 | 新光電気工業株式会社 | 配線基板、配線基板の製造方法 |
| US9984919B1 (en) * | 2017-07-31 | 2018-05-29 | Globalfoundries Inc. | Inverted damascene interconnect structures |
| US10475701B2 (en) * | 2017-12-13 | 2019-11-12 | International Business Machines Corporation | Mixed wire structure and method of making the same |
| US11264276B2 (en) * | 2019-10-22 | 2022-03-01 | International Business Machines Corporation | Interconnect integration scheme with fully self-aligned vias |
| US11244860B2 (en) * | 2019-10-22 | 2022-02-08 | International Business Machines Corporation | Double patterning interconnect integration scheme with SAV |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228736A (ja) * | 1987-03-18 | 1988-09-22 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP3457348B2 (ja) * | 1993-01-15 | 2003-10-14 | 株式会社東芝 | 半導体装置の製造方法 |
| US5324683A (en) * | 1993-06-02 | 1994-06-28 | Motorola, Inc. | Method of forming a semiconductor structure having an air region |
| US5691238A (en) | 1995-06-07 | 1997-11-25 | Advanced Micro Devices, Inc. | Subtractive dual damascene |
| JP3068462B2 (ja) | 1996-05-29 | 2000-07-24 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6232215B1 (en) * | 1996-09-18 | 2001-05-15 | United Microelectronics Corp. | Method for forming increased density for interconnection metallization |
| TW347570B (en) * | 1996-12-24 | 1998-12-11 | Toshiba Co Ltd | Semiconductor device and method for manufacturing the same |
| JPH10313052A (ja) | 1997-05-09 | 1998-11-24 | Sony Corp | 半導体装置の配線形成方法及び配線構造 |
| US6346438B1 (en) * | 1997-06-30 | 2002-02-12 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
| JPH11121612A (ja) | 1997-10-14 | 1999-04-30 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6177350B1 (en) * | 1998-04-14 | 2001-01-23 | Applied Materials, Inc. | Method for forming a multilayered aluminum-comprising structure on a substrate |
| US6515343B1 (en) * | 1998-11-19 | 2003-02-04 | Quicklogic Corporation | Metal-to-metal antifuse with non-conductive diffusion barrier |
| JP4339946B2 (ja) * | 1999-01-08 | 2009-10-07 | パナソニック株式会社 | 半導体装置の製造方法 |
| US20040185678A1 (en) * | 1999-04-15 | 2004-09-23 | Lee Wei William | Integrated circuit dielectric and method |
| US6461955B1 (en) * | 1999-04-29 | 2002-10-08 | Texas Instruments Incorporated | Yield improvement of dual damascene fabrication through oxide filling |
| US6492222B1 (en) * | 1999-12-22 | 2002-12-10 | Texas Instruments Incorporated | Method of dry etching PZT capacitor stack to form high-density ferroelectric memory devices |
| TW584917B (en) * | 2000-01-06 | 2004-04-21 | Matsushita Electric Ind Co Ltd | Method of forming interconnect |
| US6759325B2 (en) * | 2000-05-15 | 2004-07-06 | Asm Microchemistry Oy | Sealing porous structures |
| JP4858895B2 (ja) * | 2000-07-21 | 2012-01-18 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US6566242B1 (en) * | 2001-03-23 | 2003-05-20 | International Business Machines Corporation | Dual damascene copper interconnect to a damascene tungsten wiring level |
| US6649517B2 (en) * | 2001-05-18 | 2003-11-18 | Chartered Semiconductor Manufacturing Ltd. | Copper metal structure for the reduction of intra-metal capacitance |
-
2001
- 2001-05-09 JP JP2001138681A patent/JP3920590B2/ja not_active Expired - Fee Related
- 2001-06-15 US US09/882,435 patent/US6693028B2/en not_active Expired - Fee Related
-
2004
- 2004-01-08 US US10/755,003 patent/US7208831B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20010055872A1 (en) | 2001-12-27 |
| JP2002083868A (ja) | 2002-03-22 |
| US7208831B2 (en) | 2007-04-24 |
| US6693028B2 (en) | 2004-02-17 |
| US20040140568A1 (en) | 2004-07-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6020255A (en) | Dual damascene interconnect process with borderless contact | |
| EP2264758B1 (en) | Interconnection structure in semiconductor device | |
| US6940150B2 (en) | Semiconductor wafer device having separated conductive patterns in peripheral area and its manufacture method | |
| US5990015A (en) | Dual damascence process | |
| US6297149B1 (en) | Methods for forming metal interconnects | |
| JP3920590B2 (ja) | 半導体装置の製造方法 | |
| TW201913762A (zh) | 半導體裝置的形成方法與半導體裝置 | |
| US6265307B1 (en) | Fabrication method for a dual damascene structure | |
| US6319820B1 (en) | Fabrication method for dual damascene structure | |
| TWI232481B (en) | Manufacturing method for semiconductor device and the semiconductor device | |
| JP3448025B2 (ja) | 半導体装置の製造方法 | |
| US7632755B2 (en) | Method for forming an intermetal dielectric layer using low-k dielectric material and a semiconductor device manufactured thereby | |
| US6054389A (en) | Method of forming metal conducting pillars | |
| TWI690003B (zh) | 用於形成雙鑲嵌互連結構的方法 | |
| US6350695B1 (en) | Pillar process for copper interconnect scheme | |
| JP3159093B2 (ja) | 半導体装置およびその製造方法 | |
| JP2001176965A (ja) | 半導体装置及びその製造方法 | |
| KR100558008B1 (ko) | 반도체 소자의 배선 방법 | |
| US6096633A (en) | Dual damascene process for forming local interconnect | |
| US6358845B1 (en) | Method for forming inter metal dielectric | |
| CN111211095A (zh) | 导电互连线的制造方法 | |
| US20230024306A1 (en) | Top via cut fill process for line extension reduction | |
| US6563221B1 (en) | Connection structures for integrated circuits and processes for their formation | |
| US6133140A (en) | Method of manufacturing dual damascene utilizing anisotropic and isotropic properties | |
| US6340638B1 (en) | Method for forming a passivation layer on copper conductive elements |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050311 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061116 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061121 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070118 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070213 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070215 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100223 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110223 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |