JP3068462B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係わり、特に多層配線間の接続構造の形成方法に
関する。
方法に係わり、特に多層配線間の接続構造の形成方法に
関する。
【０００２】
【従来の技術】半導体装置に多層配線間の接続部を形成
する場合、配線をパターニングした後に層間膜を形成
し、スルーホールを開口して金属で埋め込む方法が行わ
れてきた。しかし、配線幅やスルーホール径の微細化に
より、配線とスルーホールの位置合わせが難しくなって
きている。
する場合、配線をパターニングした後に層間膜を形成
し、スルーホールを開口して金属で埋め込む方法が行わ
れてきた。しかし、配線幅やスルーホール径の微細化に
より、配線とスルーホールの位置合わせが難しくなって
きている。
【０００３】例えば、スルーホールを採用する半導体装
置におけるスルーホール開口直後の状態を示すと、図５
および図６に示すように、シリコン基板１上に層間絶縁
膜２が形成され、該層間絶縁膜２上にパターニングによ
り第１の配線３が形成された後に酸化シリコン膜４を第
１の配線３を覆って形成し、酸化シリコン膜４上にレジ
スト５でパターニングを施すとともに、第１の配線３に
至るスルーホール６をエッチングにより開口形成してい
る。
置におけるスルーホール開口直後の状態を示すと、図５
および図６に示すように、シリコン基板１上に層間絶縁
膜２が形成され、該層間絶縁膜２上にパターニングによ
り第１の配線３が形成された後に酸化シリコン膜４を第
１の配線３を覆って形成し、酸化シリコン膜４上にレジ
スト５でパターニングを施すとともに、第１の配線３に
至るスルーホール６をエッチングにより開口形成してい
る。
【０００４】この半導体装置では、図５および図６に示
すように、スルーホール６が第１の配線３からはずれて
しまうと、スルーホール６のエッチング時に反応生成物
が堆積し導通を阻害したりする。また、その後の金属の
埋め込みのときに、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によるタングステ
ン（Ｗ）成長を行う場合には、第１の配線３の側壁が反
応性ガスにより腐食してしまうという問題が発生する。
さらに、この位置ずれは、スルーホール６の部分と第１
の配線３との接触面積を減少させ、スルーホール抵抗の
増大をも引き起こす。
すように、スルーホール６が第１の配線３からはずれて
しまうと、スルーホール６のエッチング時に反応生成物
が堆積し導通を阻害したりする。また、その後の金属の
埋め込みのときに、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によるタングステ
ン（Ｗ）成長を行う場合には、第１の配線３の側壁が反
応性ガスにより腐食してしまうという問題が発生する。
さらに、この位置ずれは、スルーホール６の部分と第１
の配線３との接触面積を減少させ、スルーホール抵抗の
増大をも引き起こす。
【０００５】このような問題点を解決できる多層配線間
の接続技術として、例えば、特開昭５６−５６６５４号
公報、特開平４−１８６６２７号公報および特開平４−
３０３９４３号公報に開示されている技術が提案されて
いる。これらは類似した発明であるので、ここでは特開
平４−３０３９４３号公報に開示されている従来技術に
ついて、図７の（Ａ）〜（Ｇ）を用いて説明する。
の接続技術として、例えば、特開昭５６−５６６５４号
公報、特開平４−１８６６２７号公報および特開平４−
３０３９４３号公報に開示されている技術が提案されて
いる。これらは類似した発明であるので、ここでは特開
平４−３０３９４３号公報に開示されている従来技術に
ついて、図７の（Ａ）〜（Ｇ）を用いて説明する。
【０００６】まず、図７の（Ａ）に示すように、素子を
形成したシリコン基板１上の層間絶縁膜２上に、第１の
アルミニウム膜１０を２μｍの膜厚で成膜する（素子お
よびコンタクトは図示しない）。この第１のアルミニウ
ム膜１０の膜厚は、第１の配線として最終的に必要な膜
厚よりは厚くしておく。そして、この第１のアルミニウ
ム膜１０上に所定の形状のレジスト１１を形成する。
形成したシリコン基板１上の層間絶縁膜２上に、第１の
アルミニウム膜１０を２μｍの膜厚で成膜する（素子お
よびコンタクトは図示しない）。この第１のアルミニウ
ム膜１０の膜厚は、第１の配線として最終的に必要な膜
厚よりは厚くしておく。そして、この第１のアルミニウ
ム膜１０上に所定の形状のレジスト１１を形成する。
【０００７】次に、図７の（Ｂ）に示すように、レジス
ト１１をマスクとして第１のアルミニウム膜１０を異方
性エッチングする。次に、図７の（Ｃ）に示すように、
レジスト１１を除去した後、第１の配線と第２の配線を
接続すべき領域のみにレジスト１２を形成する。
ト１１をマスクとして第１のアルミニウム膜１０を異方
性エッチングする。次に、図７の（Ｃ）に示すように、
レジスト１１を除去した後、第１の配線と第２の配線を
接続すべき領域のみにレジスト１２を形成する。
【０００８】次に、図７の（Ｄ）に示すように、レジス
ト１２をマスクとして第１のアルミニウム膜１０を異方
性エッチングする。この時、第１のアルミニウム膜１０
の厚さが１μｍになるように途中でエッチングを止め
る。従って、第１の配線１３が形成され、その上に１μ
ｍの柱状突起１４が形成される。
ト１２をマスクとして第１のアルミニウム膜１０を異方
性エッチングする。この時、第１のアルミニウム膜１０
の厚さが１μｍになるように途中でエッチングを止め
る。従って、第１の配線１３が形成され、その上に１μ
ｍの柱状突起１４が形成される。
【０００９】次に、図７の（Ｅ）に示すように、レジス
ト１２を除去した後、全面に層間絶縁膜として酸化シリ
コン膜１５を形成する。次に、図７の（Ｆ）に示すよう
に、第１のアルミニウム膜１０の上面が現れる程度に酸
化シリコン膜１５をエッチングする。このエッチング
は、酸化シリコン膜１５の表面が平坦に近い場合は全面
エッチバックを行えばよい。また、凹凸がある場合は、
例えばレジスト等の塗布膜により表面を平坦にしてから
エッチバックする。
ト１２を除去した後、全面に層間絶縁膜として酸化シリ
コン膜１５を形成する。次に、図７の（Ｆ）に示すよう
に、第１のアルミニウム膜１０の上面が現れる程度に酸
化シリコン膜１５をエッチングする。このエッチング
は、酸化シリコン膜１５の表面が平坦に近い場合は全面
エッチバックを行えばよい。また、凹凸がある場合は、
例えばレジスト等の塗布膜により表面を平坦にしてから
エッチバックする。
【００１０】次に、図７の（Ｇ）に示すように、全面に
第２のアルミニウム膜１６を１μｍの膜厚で成膜し、パ
ターニングした図示しないレジストをマスクとして異方
性エッチングすることにより第２の配線１７を形成す
る。こうして第１の配線１３と第２の配線１７とが第１
の配線１３上に形成された柱状突起１４を介して接続さ
れることとなる。
第２のアルミニウム膜１６を１μｍの膜厚で成膜し、パ
ターニングした図示しないレジストをマスクとして異方
性エッチングすることにより第２の配線１７を形成す
る。こうして第１の配線１３と第２の配線１７とが第１
の配線１３上に形成された柱状突起１４を介して接続さ
れることとなる。
【００１１】
【発明が解決しようとする課題】しかしながら、上記の
多層配線を備えた半導体装置の製造方法には、以下のよ
うな課題が残されている。すなわち、上記の従来技術で
は、第１の配線１３と第２の配線１７の接続部を形成す
るためのレジスト塗布とリソグラフィ工程を、第１の配
線１３による局所的な段差上で行わなくてはならない。
この場合、孤立した細い配線上のレジスト膜厚がパッド
や電源線のような広い配線上のレジスト膜厚より薄くな
るため、露光時間等のリソグラフィ条件が配線形状によ
って変化してしまうという問題点がある。また、孤立し
た細い配線上のレジストは膜厚が薄いためにエッチング
に耐えられなくなるという問題点がある。
多層配線を備えた半導体装置の製造方法には、以下のよ
うな課題が残されている。すなわち、上記の従来技術で
は、第１の配線１３と第２の配線１７の接続部を形成す
るためのレジスト塗布とリソグラフィ工程を、第１の配
線１３による局所的な段差上で行わなくてはならない。
この場合、孤立した細い配線上のレジスト膜厚がパッド
や電源線のような広い配線上のレジスト膜厚より薄くな
るため、露光時間等のリソグラフィ条件が配線形状によ
って変化してしまうという問題点がある。また、孤立し
た細い配線上のレジストは膜厚が薄いためにエッチング
に耐えられなくなるという問題点がある。
【００１２】本発明は、前述の課題に鑑みてなされたも
ので、孤立した細い第１の配線上でも第１の配線と第２
の配線との接続部を安定に形成し、配線と接続部に位置
ずれが発生しない多層配線構造を備える半導体装置の製
造方法を提供することを目的とする。
ので、孤立した細い第１の配線上でも第１の配線と第２
の配線との接続部を安定に形成し、配線と接続部に位置
ずれが発生しない多層配線構造を備える半導体装置の製
造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明は、前記課題を解
決するために以下の構成を採用した。すなわち、請求項
１記載の半導体装置の製造方法では、半導体基板上に層
間絶縁膜を形成し該層間絶縁膜上に配線形状の溝を形成
する配線溝形成工程と、前記配線形状の溝を導電体で埋
め込む溝埋込工程と、前記導電体の一部をマスク材で覆
って該マスク材に覆われていない前記導電体をその膜厚
の途中までエッチング除去し第１の配線を形成すると同
時に該第１の配線上に柱状突起を形成する柱状突起形成
工程と、前記柱状突起の上面を除く前記第１の配線上を
絶縁膜で埋め込む絶縁膜埋込工程と、露出させた前記柱
状突起の上面の少なくとも一部を覆う導電体で第２の配
線を形成する第２配線形成工程とを具備してなり、前記
溝埋込工程は、第１の導電体膜を前記溝の途中まで選択
ＣＶＤにより埋め込む第１埋込工程と、前記第１の導電
体膜上に該第１の導電体膜よりエッチング速度の大きい
材質の第２の導電体膜を埋め込む第２埋込工程とを備
え、前記柱状突起形成工程は、前記第２の導電体膜のみ
を選択的にエッチング除去する技術が採用される。
決するために以下の構成を採用した。すなわち、請求項
１記載の半導体装置の製造方法では、半導体基板上に層
間絶縁膜を形成し該層間絶縁膜上に配線形状の溝を形成
する配線溝形成工程と、前記配線形状の溝を導電体で埋
め込む溝埋込工程と、前記導電体の一部をマスク材で覆
って該マスク材に覆われていない前記導電体をその膜厚
の途中までエッチング除去し第１の配線を形成すると同
時に該第１の配線上に柱状突起を形成する柱状突起形成
工程と、前記柱状突起の上面を除く前記第１の配線上を
絶縁膜で埋め込む絶縁膜埋込工程と、露出させた前記柱
状突起の上面の少なくとも一部を覆う導電体で第２の配
線を形成する第２配線形成工程とを具備してなり、前記
溝埋込工程は、第１の導電体膜を前記溝の途中まで選択
ＣＶＤにより埋め込む第１埋込工程と、前記第１の導電
体膜上に該第１の導電体膜よりエッチング速度の大きい
材質の第２の導電体膜を埋め込む第２埋込工程とを備
え、前記柱状突起形成工程は、前記第２の導電体膜のみ
を選択的にエッチング除去する技術が採用される。
【００１４】また、請求項２記載の半導体装置の製造方
法では、請求項１記載の半導体装置の製造方法におい
て、前記柱状突起形成工程のマスク材は、その形状が前
記柱状突起を形成する部分の前記第１の配線の幅より大
きく設定される技術が採用される。
法では、請求項１記載の半導体装置の製造方法におい
て、前記柱状突起形成工程のマスク材は、その形状が前
記柱状突起を形成する部分の前記第１の配線の幅より大
きく設定される技術が採用される。
【００１５】
【００１６】
【発明の実施の形態】以下、本発明に係る半導体装置の
製造方法の前提技術を、〔配線溝形成工程〕、〔溝埋込
工程〕、〔柱状突起形成工程〕、〔絶縁膜埋込工程〕お
よび〔第２配線形成工程〕に分けて、図１から図３を参
照しながら説明する。図１（Ａ）〜（Ｆ）は、本前提技
術における半導体装置の製造方法を製造工程順に示した
断面図である。
製造方法の前提技術を、〔配線溝形成工程〕、〔溝埋込
工程〕、〔柱状突起形成工程〕、〔絶縁膜埋込工程〕お
よび〔第２配線形成工程〕に分けて、図１から図３を参
照しながら説明する。図１（Ａ）〜（Ｆ）は、本前提技
術における半導体装置の製造方法を製造工程順に示した
断面図である。
【００１７】〔配線溝形成工程〕まず、図１の（Ａ）に
示すように、シリコン基板１上の層間絶縁膜２上に酸化
シリコン膜２０を２μｍの膜厚で成膜する。次に、図１
の（Ｂ）に示すように、レジスト２１を塗布しリソグラ
フィ技術により第１の配線となる領域以外を覆い、異方
性エッチングにより酸化シリコン膜２０に深さ２μｍの
配線形状の溝、すなわち配線溝２２を形成する。
示すように、シリコン基板１上の層間絶縁膜２上に酸化
シリコン膜２０を２μｍの膜厚で成膜する。次に、図１
の（Ｂ）に示すように、レジスト２１を塗布しリソグラ
フィ技術により第１の配線となる領域以外を覆い、異方
性エッチングにより酸化シリコン膜２０に深さ２μｍの
配線形状の溝、すなわち配線溝２２を形成する。
【００１８】〔溝埋込工程〕次に、図１の（Ｃ）に示す
ように、レジスト２１を除去し、配線溝２３内に第１の
アルミニウム膜２３を埋め込む。この方法としては、例
えば、アルミニウム膜をＣＶＤで成膜しＣＭＰ（Ｃｈｅ
ｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ）により平坦化を行う。
ように、レジスト２１を除去し、配線溝２３内に第１の
アルミニウム膜２３を埋め込む。この方法としては、例
えば、アルミニウム膜をＣＶＤで成膜しＣＭＰ（Ｃｈｅ
ｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ）により平坦化を行う。
【００１９】〔柱状突起形成工程〕次に、図１の（Ｄ）
に示すように、第１の配線と第２の配線との接続部とな
る領域をレジスト２４で覆い、異方性エッチングにより
レジスト２４で覆われていない部分の第１のアルミニウ
ム膜２３を深さ１μｍまでエッチングする。これによ
り、第１の配線２５が形成され、その上に高さ１μｍの
柱状突起２６が形成される。このとき、図２に示すよう
に、第１の配線２５の幅より広いレジスト２４で接続部
となる領域を覆い、第１の配線２５と同じ幅の柱状突起
２６を自己整合的に形成する。
に示すように、第１の配線と第２の配線との接続部とな
る領域をレジスト２４で覆い、異方性エッチングにより
レジスト２４で覆われていない部分の第１のアルミニウ
ム膜２３を深さ１μｍまでエッチングする。これによ
り、第１の配線２５が形成され、その上に高さ１μｍの
柱状突起２６が形成される。このとき、図２に示すよう
に、第１の配線２５の幅より広いレジスト２４で接続部
となる領域を覆い、第１の配線２５と同じ幅の柱状突起
２６を自己整合的に形成する。
【００２０】〔絶縁膜埋込工程〕次に、図１の（Ｅ）に
示すように、レジスト２４を除去して第１の配線２５上
の溝２７を酸化シリコン膜２８で埋め込む。これには酸
化シリコン膜２８を成膜しＣＭＰにより柱状突起２６の
上面が露出するまで研磨する等の方法を用いればよい。
示すように、レジスト２４を除去して第１の配線２５上
の溝２７を酸化シリコン膜２８で埋め込む。これには酸
化シリコン膜２８を成膜しＣＭＰにより柱状突起２６の
上面が露出するまで研磨する等の方法を用いればよい。
【００２１】〔第２配線形成工程〕次に、図１の（Ｆ）
に示すように、全面に第２のアルミニウム膜２９を１μ
ｍの膜厚で成膜し、パターニングした図示しないレジス
トをマスクとして異方性エッチングすることにより第２
の配線３０を形成する。こうして第１の配線２５と第２
の配線３０とが第１の配線２５上に形成された柱状突起
２６を介して電気的に接続されることとなる。
に示すように、全面に第２のアルミニウム膜２９を１μ
ｍの膜厚で成膜し、パターニングした図示しないレジス
トをマスクとして異方性エッチングすることにより第２
の配線３０を形成する。こうして第１の配線２５と第２
の配線３０とが第１の配線２５上に形成された柱状突起
２６を介して電気的に接続されることとなる。
【００２２】本前提技術は、第１の配線２５の配置パタ
ーンに依存せずに柱状突起２６を安定に形成できる。さ
らに、単一の材料で配線および配線間の接続部を形成で
きるため、導電体の成膜工程が１回で済み、工程数が少
なく製造工期が短縮できるという利点を有する。尚、導
電体はアルミニウムに限定されるものではなく、銅、タ
ングステン、多結晶シリコン等を用いてもよい。
ーンに依存せずに柱状突起２６を安定に形成できる。さ
らに、単一の材料で配線および配線間の接続部を形成で
きるため、導電体の成膜工程が１回で済み、工程数が少
なく製造工期が短縮できるという利点を有する。尚、導
電体はアルミニウムに限定されるものではなく、銅、タ
ングステン、多結晶シリコン等を用いてもよい。
【００２３】次に、本発明に係る半導体装置の製造方法
の一実施形態を、〔配線溝形成工程〕、〔溝埋込工
程〕、〔柱状突起形成工程〕、〔絶縁膜埋込工程〕およ
び〔第２配線形成工程〕に分けて、図４を参照しながら
説明する。図４の（Ａ）〜（Ｆ）は、本発明に係る一実
施形態の製造方法を製造工程順に示した断面図である。
の一実施形態を、〔配線溝形成工程〕、〔溝埋込工
程〕、〔柱状突起形成工程〕、〔絶縁膜埋込工程〕およ
び〔第２配線形成工程〕に分けて、図４を参照しながら
説明する。図４の（Ａ）〜（Ｆ）は、本発明に係る一実
施形態の製造方法を製造工程順に示した断面図である。
【００２４】〔配線溝形成工程〕まず、図４の（Ａ）お
よび（Ｂ）に示すように配線溝２２を形成する。詳細
は、第１実施形態における配線溝形成工程と同様なので
省略する。
よび（Ｂ）に示すように配線溝２２を形成する。詳細
は、第１実施形態における配線溝形成工程と同様なので
省略する。
【００２５】〔溝埋込工程〕次に、図４の（Ｃ）に示す
ように、配線溝２２内を銅膜（第１の導電体膜）３１と
第１のアルミニウム膜（第２の導電体膜）３２で埋め込
み、２層構造とする。例えば、第１埋込工程として、ま
ず無電解メッキ法により銅膜３１を１μｍの膜厚で成膜
し、続いて第２埋込工程として、アルミニウム膜をＣＶ
Ｄで成膜する。そしてアルミニウム膜をＣＭＰにより酸
化シリコン膜２０の上面が露出するまで研磨して、第１
のアルミニウム膜３２を形成する。
ように、配線溝２２内を銅膜（第１の導電体膜）３１と
第１のアルミニウム膜（第２の導電体膜）３２で埋め込
み、２層構造とする。例えば、第１埋込工程として、ま
ず無電解メッキ法により銅膜３１を１μｍの膜厚で成膜
し、続いて第２埋込工程として、アルミニウム膜をＣＶ
Ｄで成膜する。そしてアルミニウム膜をＣＭＰにより酸
化シリコン膜２０の上面が露出するまで研磨して、第１
のアルミニウム膜３２を形成する。
【００２６】〔柱状突起形成工程〕次に、図４の（Ｄ）
に示すように、第１の配線と第２の配線との接続部とな
る領域をレジスト３３で覆い、異方性エッチングにより
レジスト３３で覆われていない部分の第１のアルミニウ
ム膜３２をエッチングする。このとき、該エッチングに
おいて、第１のアルミニウム膜３２と銅膜３１と選択比
が大きくなるような条件に設定することにより、レジス
ト３３で覆われていない部分の第１のアルミニウム膜３
２が除去されて銅膜３１が露出したときにエッチング速
度が顕著に小さくなることから、第１のアルミニウム膜
３２のみを選択的にエッチングすることができる。した
がって、銅膜３１は第１の配線３４となり、その上に高
さ１μｍのアルミニウムの柱状突起３５が形成される。
に示すように、第１の配線と第２の配線との接続部とな
る領域をレジスト３３で覆い、異方性エッチングにより
レジスト３３で覆われていない部分の第１のアルミニウ
ム膜３２をエッチングする。このとき、該エッチングに
おいて、第１のアルミニウム膜３２と銅膜３１と選択比
が大きくなるような条件に設定することにより、レジス
ト３３で覆われていない部分の第１のアルミニウム膜３
２が除去されて銅膜３１が露出したときにエッチング速
度が顕著に小さくなることから、第１のアルミニウム膜
３２のみを選択的にエッチングすることができる。した
がって、銅膜３１は第１の配線３４となり、その上に高
さ１μｍのアルミニウムの柱状突起３５が形成される。
【００２７】〔絶縁膜埋込工程および第２配線形成工
程〕 次に、図４の（Ｅ）および（Ｆ）に示すように、第１の
配線３４上の溝を酸化シリコン膜３６で埋め込んだ後に
第２の配線３７を形成する。詳細は、前提技術における
絶縁膜埋込工程および第２配線形成工程と同様であるた
め省略する。
程〕 次に、図４の（Ｅ）および（Ｆ）に示すように、第１の
配線３４上の溝を酸化シリコン膜３６で埋め込んだ後に
第２の配線３７を形成する。詳細は、前提技術における
絶縁膜埋込工程および第２配線形成工程と同様であるた
め省略する。
【００２８】本実施形態は、柱状突起３５を形成する導
電体を第１の配線３４とは異なる導電体、すなわち、第
１の配線３４を形成する銅膜３１より柱状突起形成工程
におけるエッチング速度の大きい材質であるアルミニウ
ムとしているため、柱状突起３５の形成のための異方性
エッチングにおいて終点検出が容易であり、所定の高さ
の柱状突起３５を精度よく形成できるという利点を有す
る。
電体を第１の配線３４とは異なる導電体、すなわち、第
１の配線３４を形成する銅膜３１より柱状突起形成工程
におけるエッチング速度の大きい材質であるアルミニウ
ムとしているため、柱状突起３５の形成のための異方性
エッチングにおいて終点検出が容易であり、所定の高さ
の柱状突起３５を精度よく形成できるという利点を有す
る。
【００２９】尚、第１の配線３４となる導電体は無電解
メッキ法による銅に限定されるものではなく、選択ＣＶ
Ｄによる銅、タングステン、多結晶シリコン等を用いて
もよい。また、柱状突起３５となる導電体もアルミニウ
ムに限定されるものではなく、銅、タングステン、多結
晶シリコン等を用いてもよい。
メッキ法による銅に限定されるものではなく、選択ＣＶ
Ｄによる銅、タングステン、多結晶シリコン等を用いて
もよい。また、柱状突起３５となる導電体もアルミニウ
ムに限定されるものではなく、銅、タングステン、多結
晶シリコン等を用いてもよい。
【００３０】
【発明の効果】本発明によれば、以下の効果を奏する。 （１）請求項１記載の半導体装置の製造方法によれば、
多層配線間の接続構造の形成に関して、基板表面が平坦
な状態で柱状突起形成のためのリソグラフィを行うた
め、第１の配線の配置パターンに依存せずに柱状突起を
安定に形成することができる。また、前記溝埋込工程に
おいて、第１の導電体膜を埋め込む第１埋込工程と、第
１の導電体膜よりエッチング速度の大きい材質の第２の
導電体膜を埋め込む第２埋込工程とを行い、第２の導電
体膜のみを選択的にエッチング除去するので、柱状突起
を形成する際のエッチングにおいて終点検出が容易であ
り、所定の高さの柱状突起を高精度で形成することがで
きる。
多層配線間の接続構造の形成に関して、基板表面が平坦
な状態で柱状突起形成のためのリソグラフィを行うた
め、第１の配線の配置パターンに依存せずに柱状突起を
安定に形成することができる。また、前記溝埋込工程に
おいて、第１の導電体膜を埋め込む第１埋込工程と、第
１の導電体膜よりエッチング速度の大きい材質の第２の
導電体膜を埋め込む第２埋込工程とを行い、第２の導電
体膜のみを選択的にエッチング除去するので、柱状突起
を形成する際のエッチングにおいて終点検出が容易であ
り、所定の高さの柱状突起を高精度で形成することがで
きる。
【００３１】（２）請求項１記載の半導体装置の製造方
法によれば、第１の配線の幅より広いレジストパターン
を用いて、柱状突起形成のためのリソグラフィを行うた
め、第１の配線と同じ幅の柱状突起を自己整合的に形成
することができる。したがって第１の配線と接続部との
位置ずれが発生せず、低抵抗で高信頼性の接続部を形成
することができる。
法によれば、第１の配線の幅より広いレジストパターン
を用いて、柱状突起形成のためのリソグラフィを行うた
め、第１の配線と同じ幅の柱状突起を自己整合的に形成
することができる。したがって第１の配線と接続部との
位置ずれが発生せず、低抵抗で高信頼性の接続部を形成
することができる。
【００３２】
【図１】本発明に係る半導体装置の製造方法の前提技術
を工程順に示す断面図である。
を工程順に示す断面図である。
【図２】本発明に係る半導体装置の製造方法の前提技術
における柱状突起形成のためのレジスト形状を示す平面
図である。
における柱状突起形成のためのレジスト形状を示す平面
図である。
【図３】本発明に係る半導体装置の製造方法の前提技術
における配線の平面形状を示す平面図であり、そのＢ−
Ｂ線矢視断面図が図１の（Ｆ）に相当する図である。
における配線の平面形状を示す平面図であり、そのＢ−
Ｂ線矢視断面図が図１の（Ｆ）に相当する図である。
【図４】本発明に係る半導体装置の製造方法の一実施形
態を工程順に示す断面図である。
態を工程順に示す断面図である。
【図５】本発明に係る半導体装置の製造方法の従来例を
示す断面図である。
示す断面図である。
【図６】本発明に係る半導体装置の製造方法の従来例に
おける配線の平面形状を示す平面図であり、そのＡ−Ａ
線矢視断面図が図５に相当する図である。
おける配線の平面形状を示す平面図であり、そのＡ−Ａ
線矢視断面図が図５に相当する図である。
【図７】本発明に係る半導体装置の製造方法の従来例を
工程順に示す断面図である。
工程順に示す断面図である。
１ シリコン基板 ２ 層間絶縁膜 ２０，２８，３６ 酸化シリコン膜 ２１，２４，３３ レジスト ２２ 配線溝 ２３ 第１のアルミニウム膜 ２５，３４ 第１の配線 ２６，３５ 柱状突起 ２９ 第２のアルミニウム膜 ３０，３７ 第２の配線 ３１ 銅膜
Claims (2)
- 【請求項１】 半導体基板上に層間絶縁膜を形成し該層
間絶縁膜上に配線形状の溝を形成する配線溝形成工程
と、 前記配線形状の溝を導電体で埋め込む溝埋込工程と、 前記導電体の一部をマスク材で覆って該マスク材に覆わ
れていない前記導電体をその膜厚の途中までエッチング
除去し第１の配線を形成すると同時に該第１の配線上に
柱状突起を形成する柱状突起形成工程と、 前記柱状突起の上面を除く前記第１の配線上を絶縁膜で
埋め込む絶縁膜埋込工程と、 露出させた前記柱状突起の上面の少なくとも一部を覆う
導電体で第２の配線を形成する第２配線形成工程とを具
備してなり、 前記溝埋込工程は、第１の導電体膜を前記溝の途中まで
選択ＣＶＤにより埋め込む第１埋込工程と、 前記第１の導電体膜上に該第１の導電体膜よりエッチン
グ速度の大きい材質の第２の導電体膜を埋め込む第２埋
込工程とを備え、 前記柱状突起形成工程は、前記第２の導電体膜のみを選
択的にエッチング除去することを特徴とする半導体装置
の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記柱状突起形成工程のマスク材は、その形状が前記柱
状突起を形成する部分の前記第１の配線の幅より大きく
設定されることを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8135530A JP3068462B2 (ja) | 1996-05-29 | 1996-05-29 | 半導体装置の製造方法 |
| KR1019970021314A KR100244783B1 (ko) | 1996-05-29 | 1997-05-28 | 반도체 장치의 제조방법 |
| EP97108640A EP0810651A3 (en) | 1996-05-29 | 1997-05-28 | Fabrication process for a connection between multilayer wirings in a semiconductor device |
| US08/864,975 US5773365A (en) | 1996-05-29 | 1997-05-28 | Fabrication process of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8135530A JP3068462B2 (ja) | 1996-05-29 | 1996-05-29 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH09321138A JPH09321138A (ja) | 1997-12-12 |
| JP3068462B2 true JP3068462B2 (ja) | 2000-07-24 |
Family
ID=15153932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8135530A Expired - Lifetime JP3068462B2 (ja) | 1996-05-29 | 1996-05-29 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
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| EP (1) | EP0810651A3 (ja) |
| JP (1) | JP3068462B2 (ja) |
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| KR20020086098A (ko) * | 2001-05-11 | 2002-11-18 | 아남반도체 주식회사 | 다층 배선의 콘택 구조 및 그 형성 방법 |
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| JP5931428B2 (ja) * | 2011-12-15 | 2016-06-08 | 株式会社東芝 | 配線パターンの形成方法及び半導体装置 |
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| US11361987B2 (en) | 2020-05-14 | 2022-06-14 | International Business Machines Corporation | Forming decoupled interconnects |
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|---|---|---|---|---|
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| JPS59125640A (ja) * | 1982-12-28 | 1984-07-20 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH04226054A (ja) * | 1990-03-02 | 1992-08-14 | Toshiba Corp | 多層配線構造を有する半導体装置及びその製造方法 |
| US5055426A (en) * | 1990-09-10 | 1991-10-08 | Micron Technology, Inc. | Method for forming a multilevel interconnect structure on a semiconductor wafer |
| JPH04186627A (ja) * | 1990-11-16 | 1992-07-03 | Mitsubishi Electric Corp | 半導体装置 |
| JP3123092B2 (ja) * | 1991-03-06 | 2001-01-09 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH05102314A (ja) * | 1991-03-20 | 1993-04-23 | Oki Electric Ind Co Ltd | 半導体装置の多層配線形成方法 |
| JPH04303943A (ja) * | 1991-03-30 | 1992-10-27 | Nec Corp | 半導体装置の製造方法 |
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| KR950011555B1 (ko) * | 1992-06-16 | 1995-10-06 | 현대전자산업주식회사 | 반도체 접속장치 및 그 제조방법 |
| JPH0637190A (ja) * | 1992-07-14 | 1994-02-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| EP0608628A3 (en) * | 1992-12-25 | 1995-01-18 | Kawasaki Steel Co | Method for manufacturing a semiconductor device having a multi-layer interconnection structure. |
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| US5693568A (en) * | 1995-12-14 | 1997-12-02 | Advanced Micro Devices, Inc. | Reverse damascene via structures |
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-
1996
- 1996-05-29 JP JP8135530A patent/JP3068462B2/ja not_active Expired - Lifetime
-
1997
- 1997-05-28 EP EP97108640A patent/EP0810651A3/en not_active Withdrawn
- 1997-05-28 KR KR1019970021314A patent/KR100244783B1/ko not_active IP Right Cessation
- 1997-05-28 US US08/864,975 patent/US5773365A/en not_active Expired - Fee Related
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980428 |