KR0179293B1 - 반도체 소자의 금속배선 구조 및 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 다층금속 배선에 관한 것으로, 특히 확장된 부분을 갖는 플러그의 패턴을 이용하여 다층배선을 형성하여 소자의 신뢰성을 높인 반도체 소자의 금속배선 구조 및 형성방법에 관한 것이다.
상기와 같은 본 발명의 금속배선 구조는 상기 하부 전도층을 포함하는 전면에 형성되는 절연층과, 상기 하부 전도층상의 절연층이 부분적으로 제거되어 형성되는 홀영역과, 상기 하부 전도층과 상부 전도층을 접속시키기 위하여 홀영역에 완전 매립되고, 상기 절연층상으로 부분적으로 확장되어 형성되는 플러그와, 상기 확장영역을 갖는 매립 플러그를 포함하는 절연층상의 일정영역에 형성되는 상부 전도층으로 이루어진다.
Description
제1(a)(b)도는 종래의 금속배선의 구조단면도.
제2(a)도 내지 제2(e)도는 본 발명의 제1실시예에 따른 금속배선 공정단면도.
제3도는 본 발명의 제2실시예에 따른 금속배선의 레이아웃도.
제4(a)도 내지 제4(d)도는 제3도 A-A'선에 따른 금속배선 공정단면도.
제5(a)도 내지 제5(d)도는 제3도 B-B'선에 따른 금속배선 공정단면도.
제6(a)(b)도는 본 발명의 금속배선의 구조단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 하부 전도층
23 : 절연층 24 : 확산 방지층
25 : 접속구멍 26 : 매립 플러그
27 : 확장영역 28 : 반응 방지층
29 : 상부 전도층
본 발명은 반도체 소자의 다층금속 배선에 관한 것으로, 특히 확장된 부분을 갖는 플러그의 패턴을 이용하여 다층배선을 형성하여 소자의 신뢰성을 향상시키는데 적당하도록 한 반도체 소자의 금속배선 구조 및 형성방법에 관한 것이다.
일반적으로 알루미늄과 그 합금박막은 전기전도도가 높고, 건식식각에 의한 패턴형성이 용이하며 실리콘 산화막과의 접착성이 우수한 동시에 비교적 가격이 저렴하므로 반도체 회로의 배선재료로서 널리 사용되어 왔다.
그러나 집적회로의 집적도가 증가함에 따라 소자의 크기가 감소하고 배선이 미세화, 다층화되므로 토폴로지(Topology)를 갖는 부분이나 콘택홀 또는 비아(Via)홀 등의 접속구멍 내부에서 단치 피복성(Step Coverage)이 중요하게 되었다.
즉, 기존의 금속배선막 형성방법인 스퍼터링(Sputtering)을 적용하면 단차를 갖는 부분에서 쉐도우(Shadow) 효과에 의해 부분적으로 배선막의 두께가 얇게 형성되며, 특히 종횡바(Aspect Ratio)가 1이상인 콘택홀에서 더욱 심하게 나타난다.
따라서 이러한 물리적 증착방법 대신에 균일한 두께로 증착할 수 있는 화학기상증착법(CVD)이 도입되어 텅스텐막을 저압화학기상증착(Low Pressure Chemical Vapor Deposiling)법으로 형성하므로써 단차 피복성을 개선하는 연구개발이 진행되었으나 텅스텐 배선막은 알루미늄 배선막에 비해 비저항(Resistivity)이 2배 이상되므로 배선막으로서의 적용이 어렵다.
따라서 접속구멍에 매몰층(Plug)을 형성하여 이를 이용하여 금속배선을 형성하는 방법이 개발되고 있다.
상기와 같은 매몰충(Plug)을 이용한 금속배선 형성에 있어서, 화학기상증착법으로 알루미늄을 위주로 하는 배선막을 형성하게 되면 단차 피복성이 개선되는 동시에 사진식각(Lithography and Etch) 공정 등의 기존의 스퍼터링에 의한 알루미늄 배선막 기술의 주변관련 공정과의 연속성을 유지할 수 있으므로 유리하다.
한편 텅스텐이나 알루미늄 화학기상증착법을 이용하여 선택적으로 플러그를 매립하는 방법은 전면증착(Blanket Deposition)에 뒤이은 에지백(Etch Back)으로 플러그를 매립하는 방법과는 달리 수직성장(Vertical Growth)을 통하여 플러그(Plug)를 형성하므로 플러그내에 틈새결함(Void)이 발생하는 것을 방지할 수 있다.
그러나 상기와 같은 금속배선 형성을 위한 플러그 형성에 있어서는 다음과 같은 문제점이 있었다.
전면증착과 에치백 공정으로 플러그를 형성하는 경우에는 과도한 식각에 의하여 콘택홀 또는 비아홀 등에서 플러그 물질의 리세스(Recess)가 발생한다.
그리고 선택증착법으로 플러그를 형성하는 경우에 있어서는 콘택홀 또는 비아홀 등이 웨이퍼내의 위치에 따라 각각의 깊이가 다르므로 상대적으로 깊은 홀에서는 플러그 물질의 리세스(Recess)가 발생하므로 제1(a)도에서와 같이, 상층배선의 단차 피복성(Step Coverage)이 감소하여 배선의 신뢰성을 저하시키는 요인이 된다.
제1(b)도는 상층배선의 두께를 증가시킨 것으로 제1(a)도에서와 마찬가지로 상부의 돌출된 부분(Overrang)에 의하여 홀(Hole)의 입구가 막히게 되므로 배선의 얇은 부분(d1')이 두꺼워가는데 한계가 있다(제1(a)도의 (d1) 역시 마찬가지이다).
본 발명은 상기와 같은 종래의 반도체 소자의 금속배선의 문제점을 해결하기 위하여 안출한 것으로, 확장된 부분을 갖는 플러그의 패턴을 이용하여 다층배선을 형성하여 소자의 신뢰성을 높인 반도체 소자의 금속배선 구조 및 형성방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 금속배선의 구조는 상기 하부 전도층을 포함하는 전면에 형성되는 절연층과, 상기 하부 전도층상의 절연층이 부분적으로 제거되어 형성되는 홀영역과, 상기 하부 전도층과 상부 전도층을 접속시키기 위하여 홀영역에 완전 매립되고, 상기 절연층상으로 부분적으로 확장되어 형성되는 플러그와, 상기 확장영역을 갖는 매립 플러그를 포함하는 절연층상의 일정영역에 형성되는 상부 전도층으로 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 금속배선 구조 및 형성방법에 대하여 상세히 설명하면 다음과 같다.
제2(a)도 내지 제2(e)도는 본 발명의 제1실시예에 따른 금속배선 공정단면도이다.
본 발명의 제1실시예는 확장된 부분을 갖는 매립 플러그와 Cu 전도선을 이용하여 형성한 다층배선 구조를 나타낸 것으로, 먼저 제2(a)도에서와 같이, 반도체 기판(21)에 하층배선 또는 하부 전도층(22)을 형성하고 이를 전기적으로 절연시키기 위해 산화막을 형성하여 절연층(23)을 형성한다.
이어, 상기 절연층(23)상의 상층배선 물질인 Cu의 반도체 소자(21)으로의 확산을 방지하기 위해 실리콘 질화막 등으로 이루어진 확산 방지층(24)을 형성한다.
그리고 제2(b)도에서와 같이, 상기 확산 방지층(24), 절연층(23)을 선택적으로 식각하여 상층배선과의 접속을 위한 접속구멍(25)을 형성한다.
이어, 제2(c)도에서와 같이, 노출된 접속구멍(25)의 밑면을 통하여 플러그 형성물질을 선택적으로 증착한다.
이때, 플러그 형성물질로는 알루미늄이나 텅스텐 등의 금속이나 금속 화합물을 사용한다.
이때 과도성장(Over Growth)을 유도하여 접속구멍(25)을 매립함은 물론, 확산 방지층(25)위로 플러그 물질이 확장되도록 한다.
특히, 플러그 물질로 Al막을 사용할 경우에는 MOCVD 장치를 이용하고, 유기금속 소스가스로서는 DMEAA(Dimethylethylamine Alane), 즉 [(CH3)2(CH3CH2)N]AlH3를 버블러(Bubbler)를 통하여 캐리어(Carrier) 가스를 이용하여 혼입시킨다.
이때, 압력은 0.5-5torr, 유량이 100~1000 SCCM, 온도가 130~170℃로 되도록 하여 과도성장이 일어날 때 접속구멍(25)에 대하여 수직방향으로 성장속도보다 수평방향의 성장속도가 크게 되도록 한다.
그리고 제2(d)도에서와 같이, 전면에 상층배선(후공정에서 형성되는)이 플러그 물질과 반응하거나 반도체 기판(21)으로 확산되는 것을 방지하기 위하여 TiN 등과 같은 도전성 물질을 500Å 이하로 형성하여 반응 방지층(28)을 형성한다.
이어, 제2(e)도에서와 같이 상기 반응 방지층(28)상에 Cu 등의 도전성 물질을 스퍼터링(Sputtering)법 등으로 형성하고 패터닝하여 확장영역(27)을 갖는 매립 플러그(26)상에 상부 전도층(29)을 형성한다.
이때, 상부 전도층(29)을 형성하기 위한 물질이 Al, Au, W 등과 같이 확산이나 산화의 영향을 덜 받는 금속물질인 경우에는 확산 방지층이나 반응 방지층을 형성하지 않을 수도 있다.
그리고 매립 플러그와 확장영역을 두단계로 분리 형성하는 방법으로 플러그 물질층의 표면이 거칠어지는 현상을 줄인 본 발명의 제2실시예에 따른 반도체 소자의 금속배선 구조 및 형성방법에 대하여 설명하면 다음과 같다.
제3도는 본 발명의 제2실시예에 따른 금속배선의 레이아웃도이고, 제4(a)도 내지 제4(d)도는 제3도 A-A'선에 따른 금속배선 공정단면도이다.
그리고 제5(a)도 내지 제5(d)도는 제3도 B-B'선에 따른 금속배선 공정단면도이다.
본 발명의 제2실시예에 따른 금속배선 형성은 매립 플러그를 평탄화시키고 확장영역은 별도로 얇은 두께로 형성하는 것으로 먼저, 제4(a)도 및 제5(a)도에서와 같이, 반도체 소자(21)에 하층배선 또는 하부 전도층(22)을 형성하고, 상기 하부 전도층(22)상에 이를 전기적으로 절연시키기 위해 산화막을 형성하여 절연층(23)을 형성한다.
이어, 상기 절연층(23)상에 상층배선 물질인 Cu의 반도체 소자(21)으로의 확산을 방지하기 위해 실리콘 산화막 등으로 이루어진 확산 방지층(24)을 형성한다.
그리고 상기 확산 방지층(24), 절연층(21)을 선택적으로 식각하여 상층배선과의 접속을 위한 접속구멍을 형성하고, 플러그 물질을 노출된 홀(Hole)에 선택적으로(또는 전면에) 증착하여 매립 플러그(26)를 형성한다.
플러그 물질로서는 알루미늄이나 텅스텐 등의 금속이나 금속 화합물을 사용할 수 있다.
특히 매립 플러그(26) 물질로서 Al막을 적용할 경우에는 MOCVD 장치를 사용하고, 유기금속 소스가스로서는 DMEAA(Dimethylethylamine Alane), 즉 [(CH3)2(CH3CH2)N]AlH3을 버블러(Bubbler)를 통하여 캐리어 가스를 통하여 혼입시키며 압력은 0.5-5torr, 유량이 100~1000 SCCM, 온도를 130~170℃로 매립 플러그(25)를 형성한다.
이어 제4(b)도 및 제5(b)도에서와 같이, CMP(Chemical Mechanical Polishing)등을 적용하여 절연층(23) 및 확산 방지층(24)상으로 과도성장된 플러그 물질을 제거하여 매립 플러그(26)를 평탄화한다.
그리고 제4(c)도 및 제5(c)도에서와 같이 Al, Cu, Au, W 등의 도전성 물질을 선택적 화학기상증착법으로 형성하여 표면의 거칠기가 양호한 확장영역(27)을 형성한다.
이어 제4(d)도 및 제5(d)도에서와 같이, Al, Cu, Au, W 등의 도전성 물질을 스퍼터링(Sputtering)법 등으로 형성하고 패터닝하여 확장영역(27)을 갖는 매립 플러그(26)상에 상부 전도층(29)을 형성한다.
상기와 같은 본 발명의 반도체 소자의 금속배선 구조 및 형성방법에 있어서는 확장된 부분을 갖는 매립 플러그의 패턴을 이용하여 다층배선을 형성하므로 상층배선의 단차 피복성을 본 발명의 금속배선의 구조단면도인 제6(a)(b)도에서와 같이 개선할 수 있다(d1<d2).
그리고 매립플러그의 상층배선의 패턴이 오정렬(Misalign)된 경우에 있어서는 확장된 부분이 상층배선과 접속되므로 신뢰성이 개선된다.
또한 확장된 부분의 형성공정시에 홀에 대하여 수직방향보다 수평방향으로 성장속도가 크게 되는 조건을 이용하여 상층배선의 단차 피복성을 더욱 향상시킬 수 있다.
Claims (15)
- 서로 절연되는 상,하부 전도층을 전기적으로 접속하는 다층배선에 있어서, 상기 하부 전도층을 포함하는 전면에 형성되는 절연층과, 상기 하부 전도층상의 절연층이 부분적으로 제거되어 형성되는 홀영역과, 상기 하부 전도층과 상부 전도층을 접속시키기 위하여 홀영역에 완전 매립되고, 상기 절연층상으로 부분적으로 확장되어 형성되는 플러그와, 상기 확장영역을 갖는 매립 플러그를 포함하는 절연층상의 일정영역에 형성되는 상부 전도층을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 금속배선 구조.
- 제1항에 있어서, 절연층상에 상부 전도층의 기판으로의 확산을 방지하기 위한 확산 방지층이 더 구성됨을 특징으로 하는 반도체 소자의 금속배선 구조.
- 제2항에 있어서, 확산 방지층은 실리콘 질화막으로 이루어짐을 특징으로 하는 반도체 소자 금속배선 구조.
- 제1항에 있어서, 플러그를 포함하는 전면에 상부 전도층의 플러그 물질과의 반응 또는 기판으로서의 확산을 방지하기 위한 반응 방지층이 더 구성됨을 특징으로 하는 반도체 소자의 금속배선 구조.
- 제4항에 있어서, 반응 방지층은 TiN으로 이루어진 것을 특징으로 하는 반도체 소자의 금속배선 구조.
- 제4항에 있어서, 반응 방지층은 500Å 이하의 두께로 구성됨을 특징으로 하는 반도체 소자의 금속배선 구조.
- 제1항에 있어서, 플러그의 매립부분과 확장부분은 서로 다른 물질로 구성됨을 특징으로 하는 반도체 소자의 금속배선 구조.
- 반도체 소자의 다층금속 배선형성에 있어서, 반도체 기판에 하부 전도층을 형성하고 이를 전기적으로 절연시키기 위한 절연층을 형성하는 공정과, 상기 절연층상에 상부 전도층의 기판으로의 확산을 방지하기 위한 확산 방지층을 형성하는 공정과, 상기 하부 전도층상의 확산 방지층, 절연층을 선택적으로 식각하여 접속홀을 형성하는 공정과, 상기 접속홀에 플러그 형성물질을 선택적으로 증착하고, 과도 성장시켜 접속홀이 매립되고, 상기 확산 방지층상에 부분적으로 확장영역을 갖도록 플러그를 형성하는 공정과, 상기 플러그를 포함하는 전면에 상부 전도층의 플러그 물질과의 반응 또는 기판으로의 확산을 방지하기 위한 반응 방지층을 형성하는 공정과, 상기 반응 방지층상에 도전성 물질을 증착하고 패터닝하여 상부 전도층을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제8항에 있어서, 확산 방지층은 실리콘 질화막을 사용하여 형성함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제8항에 있어서, 플러그는 알루미늄 또는 텅스텐 등의 금속 또는 금속 화합물을 사용하여 형성함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제8항에 있어서, 플러그는 MOCVD 장치를 이용한 DMEAA(Dimethylethylamine Alane)를 소스가스(Source Gas)로 이용하여 과도성장시키는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제11항에 있어서, 플러그의 과도성장은 0.5~5torr의 압력과 130~170℃의 온도에서 소스가스의 유량을 100~1000 SCCM로 하여 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제8항에 있어서, 반응 방지층은 TiN 등의 도전성 물질을 사용하여 500Å 이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제8항에 있어서, 플러그는 접속홀에 플러그 형성물질을 선택적으로 증착하고, 과도성장시켜 접속홀이 매립되고 상단부에 부분적으로 확장영역을 갖도록 하는 공정과, 상단부의 과도성장된 플러그 물질을 제거하여 플러그를 평탄화하는 공정과, 상기 평탄화되어진 플러그를 포함하는 상단부에 도전성 물질을 선택적으로 증착하여 플러그 확장영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제14항에 있어서, 플러그 확장영역을 형성하기 위한 도전성 물질의 증착은 화학기상증착법에 의해 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019960003471A KR0179293B1 (ko) | 1996-02-13 | 1996-02-13 | 반도체 소자의 금속배선 구조 및 형성방법 |
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| KR1019960003471A KR0179293B1 (ko) | 1996-02-13 | 1996-02-13 | 반도체 소자의 금속배선 구조 및 형성방법 |
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Family Applications (1)
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Country Status (1)
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1996
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| KR970063384A (ko) | 1997-09-12 |
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