KR100297966B1 - 다층 배선구조를 형성하는 방법 - Google Patents

다층 배선구조를 형성하는 방법 Download PDF

Info

Publication number
KR100297966B1
KR100297966B1 KR1019990015445A KR19990015445A KR100297966B1 KR 100297966 B1 KR100297966 B1 KR 100297966B1 KR 1019990015445 A KR1019990015445 A KR 1019990015445A KR 19990015445 A KR19990015445 A KR 19990015445A KR 100297966 B1 KR100297966 B1 KR 100297966B1
Authority
KR
South Korea
Prior art keywords
layer
copper
film
photoresist mask
forming
Prior art date
Application number
KR1019990015445A
Other languages
English (en)
Other versions
KR19990083607A (ko
Inventor
마쓰바라요시히사
Original Assignee
가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP10120495A priority Critical patent/JP3102409B2/ja
Priority to JP98-120495 priority
Application filed by 가네꼬 히사시, 닛뽕덴끼 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR19990083607A publication Critical patent/KR19990083607A/ko
Application granted granted Critical
Publication of KR100297966B1 publication Critical patent/KR100297966B1/ko

Links

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

구리 배선 (24) 을 노출시키기 위한 개구 (30) 를 형성하기 위해 포토레지스트 마스크 (28) 를 사용하여 층간 절연막 (26) 을 에칭하는 단계, 및 160℃ 미만의 기판온도 및 약 0.7W/㎠ 이하의 RF 파워에서 플라즈마 애싱에 의해 포토레지스트 마스크 (28) 를 제거하는 단계를 포함하는 다층 구리배선 구조를 형성하는 방법이 개시된다. 플라즈마 애싱은 구리 배선의 표면상에 구리 산화막의 형성을 방지하여 비아 플러그 (34) 와 구리 배선 (24) 사이의 접촉 저항을 감소시킨다.

Description

다층 배선구조를 형성하는 방법{PROCESS FOR FORMING MULTILEVEL INTERCONNECTION STRUCTURE}
본 발명은 반도체 장치를 위한 다층 배선구조를 형성하는 공정에 관한 것으로, 특히, 낮은 전기저항 및 높은 레이아웃 밀도를 얻기 위해 구리층을 가진 다층배선구조를 형성하는 공정에 관한 것이다.
반도체 장치 제조에 사용되는 종래의 배선 공정에서는, 제 1 층 배선을 형성하기 위해, 알루미늄 또는 알루미늄 합금층이 포토리소그래피 및 에칭 단계들을 거친다. 그리고 나서, 층간 절연막이 제 1 층 배선들 상에 퇴적되며 평탄화된다. 이어서, 비아 홀이 층간 절연막내에 형성되며 텅스텐 플러그로 채워진다. 그리고 나서, 알루미늄 또는 알루미늄 합금층이 층간 절연막상에 퇴적되며, 제 2 층 배선을 형성하기 위해, 포토리소그래피 및 에칭 단계들을 거친다.
다층 배선구조의 배선층의 수가 증가함에 따라, 포토리소그래피 및 에칭 공정의 수의 증가로 인해, 반도체 장치의 제조 공정이 복잡해진다. 또한, 배선들간의 간격이 미세해짐에 따라, 층간 절연막의 피복성이 불완전해져 그 내부에 보이드(void) 가 형성되는 경향이 있다.
0.18㎛ 내지 0.20㎛의 선폭을 갖는 반도체 장치의 현 세대에서는, 배선 간격이 줄어들어 배선들간의 기생용량이 증가하며, 이에 의해 RC 시정수가 커져 반도체 장치의 성능이 열화되는 경향이 있다. 이러한 문제점을 해결하기 위한 한 방법이 알루이늄 또는 알루미늄 합금 배선보다 낮은 전기저항을 갖는 구리 배선을 사용하는 것이다. 그러나, 구리 성질을 에칭 제어하기가 어렵기 때문에, 퇴적 및 후속하는 에칭 단계들의 조합과 같은 통상적인 에칭 공정이 사용될 수 없게 된다.
다층 구리배선 구조를 형성하기 위한 공정으로서 다마신 (Damascene) 공정이 특히 주목을 받고 있다. 다마신 공정에 의한 다층 구리배선 구조의 형성이 도 1a 내지 도 1i 를 참조하여 이하에 설명된다.
도 1a 에서, BPSG (BoroPhospho-Silicate Glass) 막과 같은 제 1 SiO2막 (14) 이 실리콘 기판 (12) 상에 형성된다. 실리콘 기판 (12) 의 확산 영역 (소스/드레인 영역) 의 일부를 노출시키기 위해, 비아 홀 (도시되지 않음) 이 제 1 SiO2막 (14) 내에 형성된다. 그리고 나서, 텅스텐 플러그와 같은 도전성 플러그 (도시되지 않음) 가, 확산층과 그 위쪽에 위치하게 될 배선들을 연결하기 위해, 비아 홀내에 형성된다.
이어서, 도 1b 에 도시된 바와 같이, 제 2 SiO2막 (16) 이 플라즈마 CVD 공정에 의해 제 1 SiO2막 (14) 상에 형성된다. 플라즈마 CVD 공정은, 예를 들어, 실란 (SiH4) 및 산소를 반응 가스로서 사용한다.
다음으로, 도 1c 에 도시된 바와 같이, 포토레지스트막 (18) 이 제 2 SiO2막 (16) 상에 형성된다. 포토레지스트막 (18) 은 포토리소그래피 및 에칭 공정에 의해 패터닝되어, 배선을 위한 패턴을 가진 패터닝된 마스크 (18) 로 된다. 그리고 나서, 패터닝된 마스크 (18) 를 에칭 마스크로 사용하여 제 2 SiO2막 (16) 을 에칭하고, 이에 의해 배선 트렌치 (Wiring Trench) (20) 를 형성하는데, 배선 트렌치 (20) 는 그 저부에 제 1 SiO2막 (14) 에 형성된 도전성 플러그 (도시되지 않음) 를 노출시킨다.
그리고 나서, 마스크 (18) 는, 평행평판 전극들을 가진 것과 같은 플라즈마 애싱 (ashing) 시스템을 사용하여, 산소 플라즈마 애싱에 의해 제거된다. 애싱을 위해, 플라즈마 애싱 시스템의 상부 전극 및 하부 전극 사이에 RF 전압이 가해진다.
이어서, 도 1d 에 도시된 바와 같이, 배리어 (Barrier) 층으로 기능하는 TiN 막 (22) 을 웨이퍼상에 전면퇴적시킨다. 또한, 구리층 (24) 을 TiN 막 (22) 상에 퇴적시켜 배선 트렌치 (20) 을 메운다.
그리고 나서, SiO2막 (16) 의 상면이 노출될 때까지 구리층 (24) 및 TiN 막 (22) 을 화학적 기계적으로 연마하며, 이에 의해 도 1e 에 도시된 바와 같이 트렌치내에 제 1 층 구리 배선 (24) 을 형성한다. 제 1 층 구리 배선 (24) 은 그 저부에서 도전성 플러그 (도시되지 않음) 와 전기적으로 접촉되고 그 상면은 노출되며 양측은 SiO2막 (14) 으로 매립된다.
또한, BPSG막과 같은 제 3 SiO2막 (26) 을 제 2 SiO2막 (16) 및 제 1 층 배선 (24) 상에 형성한다. 그리고 나서, 포토레지스트막 (28) 이 제 3 SiO2막 (26) 상에 형성된다. 패터닝된 마스크 (28) 로 만들어지기 위해 포토레지스트막 (28) 은 패터닝된다. 다음으로, 도 1f 에 도시된 바와 같이, 패터닝된 마스크(28) 를 에칭 마스크로서 사용하여 플라즈마 에칭 공정에 의해 제 3 SiO2막 (26) 을 선택적으로 에칭하며, 이에 의해 제 1 층 구리 배선 (24) 의 상면을 노출시키는 비아 홀 (30) 을 형성한다.
이어서, 패터닝된 마스크 (28) 는, 패터닝된 마스크 (18) 의 경우에 사용된 것과 유사한 특정된 애싱 조건들하에서, 산소 플라즈마 애싱에 의해 제거된다. 산소 플라즈마 애싱 공정동안, 제 1 층 구리 배선 (24) 은 비아 홀 (30) 을 통해 산소 플라즈마 분위기에 노출된다.
그리고 나서, 도 1g 에 도시된 바와 같이, 배리어층으로 기능하는 TiN 막(32) 을 웨이퍼상에 전면퇴적하고, TiN 막 (32) 상에 텅스텐층 (34) 을 퇴적한다.
제 3 SiO2막 (26) 의 상면이 노출될 때까지, TiN 막 (32) 및 텅스텐층 (34) 을 화학적 기계적으로 연마하여, 이에 의해 도 1h 에 도시된 바와 같이 비아 홀 (30) 을 채우는 텅스텐 플러그 (34) 를 남긴다.
또한, 제 4 SiO2막 (38) 을 플라즈마 CVD 공정에 의해 제 3 SiO2막 (26) 상에 형성한다. 제 1 층 구리 배선 (24) 의 경우에서와 같이, 제 4 SiO2막 (38) 내에 배선 트렌치가 형성된다. TiN 막 (40) 은 제 4 SiO2막 (38) 상에 형성되며, TiN 막 (40) 상에는 다른 구리층 (42) 이 퇴적된다. 트렌치내에 제 2 층 구리 배선 (42) 을 남기기 위해, TiN 막 (40) 및 구리층 (42) 은 CMP 공정에 의해 연마된다. 배선 트렌치 형성후에 에칭 마스크를 제거하기 위해, 마스크들 (18 및 28) 의 제거에 사용된 것들과 유사한 특정된 애싱 조건하에서 산소 플라즈마 애싱을 수행한다. 산소 플라즈마 애싱 공정동안, 텅스텐 플러그 (34) 는 제 4 SiO2막 (38) 내의 배선 트렌치를 통해 산소 플라즈마 분위기에 노출된다.
다층 구리배선 구조를 형성하기 위한 상기의 다마신 공정은 제 1 및 제 2 층 구리 배선들의 전기 저항의 필연적인 증가 및 배선들과 텅스텐 플러그 사이의 접촉 저항의 필연적인 증가를 수반한다.
전기 저항 또는 접촉 저항의 이러한 증가는 더 미세한 간격의 배선들의 구현 및 다층 배선 구조에서 층수를 늘리는 것을 제한하며, 따라서 더 높은 집적도의 반도체 장치를 구현하는 것을 방해한다.
상기한 문제들은, 구리층을 형성하는 단계; 구리 배선을 형성하기 위해 구리층을 패터닝하는 단계; 층간 절연막으로 구리배선들을 매몰시키는 단계; 비아 홀 패턴을 층간 절연막상에 전사시키는 단계; 및 비아 홀을 형성시키는 단계들을 포함하는 종래의 일반적 공정에 있어서도 발생한다.
상기한 바의 관점에서, 본 발명의 목적은 배선들이 낮은 전기 저항 및 낮은 접촉 저항을 가지는 다층 구리배선 구조를 형성하는 공정을 제공하는 것이다.
도 1a 내지 1i 는 종래 공정 및 2층 구리배선 구조를 형성하기 위한 본 발명의 실시예에 따른 공정의 단계들을 도시하는 웨이퍼의 단면도.
도 2 는 플라즈마 애싱동안 형성된 구리 산화막의 두께와 기판온도간의 일반적 관계를 도시하는 그래프.
도 3 은 플라즈마 애싱동안 기판온도와 포토레지스트 제거 속도사이의 일반적인 관계를 도시하는 그래프.
도 4 는 플라즈마 애싱 시스템의 구조를 도시하는 모식적 블럭도.
* 도면의 주요부분에 대한 설명 *
12 : 실리콘 기판
14 : 제 1 SiO2
16 : 제 2 SiO2
18 : 포토레지스트막, 마스크
20 : 배선 트렌치
22 : TiN 막
24 : 제 1 층 구리배선
26 : 제 3 SiO2
28 : 포토레지스트막, 마스크
30 : 비아 홀
32 : TiN 막
34 : 구리층, 구리 플러그
38 : 제 4 SiO2
40 : TiN 막
42 : 제 2 층 구리배선
본 발명은, 상부 구리층을 가지며 기판위쪽에 위치하는 제 1 층 배선을 형성하는 단계; 제 1 층 배선상에 제 1 층간 절연막을 형성하는 단계; 제 1 층 배선의 일부의 위쪽에 위치하는 개구(開口)를 가지는 포토레지스트 마스크를 제 1 층간 절연막상에 형성하는 단계; 제 1 층 배선의 일부를 노출시키는 비아 홀을 형성하기 위해 포토레지스트 마스크를 사용하여 제 1 층간 절연막을 선택적으로 에칭하는 단계; 160℃ 미만의 기판온도 및 기판의 1㎠ 당 0.7W 미만의 RF 파워의 조건하에서 플라즈마 애싱을 사용하여 적어도 포토레지스트 마스크의 표층 부분을 제거하는 단계; 및 비아 홀을 통해 제 1 층 배선에 접속된 제 2 층 배선을 형성하는 단계를 구비하는 반도체 장치의 다층 배선구조의 제조 방법을 제공한다.
본 발명의 공정에 의하면, 적어도 에칭 마스크의 표층 부분이, 구리 배선들이 산소 플라즈마 분위기에 노출된 상태에서, 산소 플라즈마 애싱에 의해 제거된다. 160℃ 미만의 기판온도 및 0.7W/㎠ 이하의 웨이퍼 표면의 단위 면적당 RF 출력 파워에서 수행되는 산소 플라즈마 애싱 공정은 구리 배선의 산화를 방지하고 낮은 전기 저항을 가진 다층 구리배선 구조를 구현할 수 있도록 해준다. 본 발명의 방법을 사용함으로써, 반도체 장치의 집적도 또는 레이아웃 밀도가 증가될 수 있다.
구리 배선을 형성하기 위한 본 발명의 공정은 특정한 공정들에 한정되지 않는다. 이러한 공정들의 예들은 다마신 공정, 듀얼 다마신 공정, 및 구리층을 퇴적하는 단계; 마스크로 기능하는 포토레지스트막을 형성하는 단계; 및 구리 배선을 형성하기 위해 마스크를 사용하여 구리층을 에칭하는 단계들을 포함하는 일반적인 공정을 포함한다.
상기한 그리고 그 외의 본 발명의 목적들, 특징들 및 효과들은, 첨부한 도면들을 참조하여, 다음의 설명으로부터 자명해질 것이다.
본 발명의 실시예를 설명하기 전에, 본 발명의 이해를 위해 우선 본 발명의 원리를 설명한다. 우리는 구리 다층배선 구조를 형성하기 위한 다마신 공정과 관련된 구리 배선의 전기 저항의 증가의 원인에 대해 연구하여 다음과 같은 원인들을 발견해냈다.
종래 다마신 공정에 의하면, 텅스텐 플러그를 형성하기 위해, 층간 절연막내에 형성된 비아홀이 텅스텐으로 채워질 때, 에칭 마스크로 기능하는 포토레지스트막이, 하지 배선들이 산소 플라즈마 분위기에 노출된 상태에서, 산소 플라즈마 애싱에 의해 제거된다.
이 점에서, 우리는 구리 배선들의 노출된 표면이 산화되어 Cu2O 또는 CuO 와 같은 구리 산화막을 형성하며, 이는 텅스텐 플러그와 구리배선간의 접촉저항을 증가시킨다는 것을 발견해냈다. 또한, 구리 배선의 노출된 표면상에 형성된 구리 산화막의 두께에 비례하여 전기 저항이 커진다는 것을 발견하였다.
기판의 단위면적당 RF 출력 파워의 여러 값들에 대한, 구리 배선상에 형성된 구리 산화막의 두께와 기판온도간의 관계를 연구하였다. 그 결과가 도 2 에 도시된다.
도 2 에서, 기판 온도가 160℃를 넘으면, RF 출력 파워에 관계없이 구리 산화막의 두께가 급격히 증가하며, 이는 구리 배선과 텅스텐 플러그 사이의 접촉저항을 증가시킨다. 또한, 주어진 기판 온도에서, 기판의 단위 면적당 RF 출력 파워가 0.7W/㎠를 초과하면, 구리 산화막의 두께가 급격히 증가하여 구리 배선과 텅스텐 플러그 사이의 접촉 저항을 증가시킨다. RF 출력 파워가 0.0W 인 경우는 단지 비교의 목적상 도시된 것이며, 포토레지스트 마스크의 애싱은 0.0W의 RF 출력 파워에서는 이루어지지 않기 때문에, 실제적으로 존재하지 않는 것임에 유의해야 한다.
포토레지스트 제거 속도의 하한에 대해 설명한다. 포토레지스트 제거 속도는 바이어스 파워의 감소에 따라 감소한다. 도 3 은 포토레지스트 제거 속도가 기판 온도에 의존함을 도시한다. 일반적인 포토레지스트 막두께가 약 700㎚이므로, 7W/㎠의 바이어스 파워 밀도 및 100℃ 이하의 기판온도에서 포토레지스트 제거 속도는 100㎚/min 로 감소된다. 이 경우, 포토레지스트 마스크의 제거는 적어도 10분이 소요되게 되며, 이는 공정 시간의 관점에서 볼 때 비실용적이다. 따라서, 포토레지스트 제거를 위한 실용적인 기판온도는 약 100℃ 에서부터 160℃미만의 온도 범위에 걸친다.
상기 발견에 기초하여, 본 발명에서는, 에칭 마스크로서 기능하는 포토레지스트막을 산소 플라즈마 애싱에 의해 제거하기 위한 공정 조건이 160℃ 미만의 기판 온도 및 0.7W/㎠ 이하의 기판 단위 면적당 RF 출력 파워를 포함해야 한다고 결론지었다.
구리 배선을 형성하기 위한 본 발명의 공정에서, 구리층을 퇴적시키는 방법은 특별히 한정되지 않는다. 그러한 방법의 예들은 스퍼터링, 도금, 및 CVD 를 포함한다. 퇴적된 구리층의 구리순도는 거의 100% 일 수 있다.
본 발명에서 사용되는 플라즈마 애싱 시스템의 종류도 특별히 한정되지 않는다. 그러한 플라즈마 애싱 시스템의 예들은 평행평판형, 다운스트림형 (downstream type), 및 ICP 형을 포함한다.
플라즈마 애싱 시스템의 체임버내의 산소 압력은, 산소 플라즈마가 발생될 수 있는 한, 구리 산화의 방지의 관점에서 되도록 낮은 것이 바람직하다.
이제, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다. 본 실시예는, 예를 들어, 구리로 이루어지는 배선들을 가지며 2000 내지 3000Å의 두께를 가진 2층 배선 구조를 제조하기 위한 다마신 공정에 대한 것이다. 도 4 는 본 실시예의 다마신 공정에서 플라즈마 애싱을 실시하기 위해 사용되는 플라즈마 애싱시스템을 모식적으로 도시한다.
도 4 에서, 플라즈마 애싱 시스템 (50) 은 평행평판형이며 애싱 체임버 (52), 평행평판형의 상부 전극 (54), 및 평행평판형의 하부 전극 (56) 을 포함한다. 상부 및 하부 전극들 (54 및 56) 은 평행하도록 배열되며 애싱 체임버 (52) 내에 수납된다.
플라즈마 애싱 시스템 (50) 은, 또한, 애싱 체임버 (52) 를 진공화시키기 위한 진공 펌프 (58), 상부 전극 (54) 과 하부 전극 (56) 사이에 RF 전압을 가하기 위한 RF 소스 (60), 및 애싱 체임버 (52) 내에 반응성 가스를 공급하기 위한 가스 공급 시스템 (62) 을 포함한다. 플라즈마는 상부 전극 (54) 과 하부 전극 (56) 사이에 발생되며 하부 전극 (56) 상에 배치된 웨이퍼를 플라즈마 애싱시킨다.
가스 공급 시스템 (62) 은 반응성 가스 소스로서 기능하는 가스 실린더 (64) 및 반응성 가스의 유량을 조절하기 위한 질량 유량 제어기 (66) 를 포함한다.
본 실시예의 공정이 도 1a 내지 1i 를 참조하여 설명된다. 본 실시예의 공정은 산소 플라즈마 애싱 단계에서 채용된 애싱 조건들 및 본 실시예에서는 텅스텐 플러그 대신에 구리 플러그를 사용할 수 있다는 점을 제외하고는 구리 배선을 형성하기 위해 사용되는 종래의 공정과 유사하다.
도 1a 에 도시된 바와 같이, 제 1 SiO2막 (예를 들어, BPSG) (14) 이 실리콘 기판 (12) 상에 형성된다. 실리콘 기판 (12) 의 확산 영역 (소스/드레인 영역) 의 일부를 노출시키기 위해 비아 홀 (도시되지 않음) 이 제 1 SiO2막 (14) 내에 형성된다. 확산 영역과 그 위쪽에 위치하는 배선을 접속시키기 위해 텅스텐 플러그와 같은 도전성 플러그 (도시되지 않음) 가 비아 홀내에 형성된다.
이어서, 도 1b 에 도시된 바와 같이, 플라즈마 CVD 공정에 의해 제 2 SiO2막 (16) 이 제 1 SiO2막 (14) 상에 형성된다. 플라즈마 CVD 공정은, 예를 들어, 실란 (SiH4) 및 산소 (O2) 를 반응성 가스로서 사용한다.
다음으로, 도 1c 에 도시된 바와 같이, 포토레지스트막 (18) 이 제 2 SiO2막 (16) 상에 형성된다. 포토레지스트막 (18) 은 포토리소그래피 및 에칭 공정들에 의해 패터닝되어, 배선 패턴이 전사된 패터닝된 마스크 (18) 로 된다. 이어서, 패터닝된 마스크 (18) 를 에칭 마스크로 사용하여 제 2 SiO2막 (16) 을 선택적으로 에칭하여 배선 트렌치 (20) 를 형성하는데, 배선 트렌치 (20) 는 개구(開口)된 상부를 가지며 그 하부에는 제 1 SiO2막 (14) 에 형성된 도전성 플러그 (도시되지 않음) 가 노출된다.
본 실시예는 PFI-15 (스미토모 케미칼사의 제품임) 와 같은 포토레지스트 마스크용 포토레지스트 물질을 사용한다.
그리고 나서, 플라즈마 애싱 시스템을 사용하여 산소 플라즈마 애싱에 의해 마스크 (18) 를 제거한다. 예를 들어, 도전성 플러그가 구리로 이루어진 경우, 마스크 (18) 를 제거하기 위한 산소 플라즈마 애싱은 다음의 조건들하에서 플라즈마 애싱 시스템 (50) 을 사용하여 수행된다.
애싱 조건
기판 온도 : 150℃
반응 가스 및 유량 : O2/30sccm
체임버 압력 : 3 mTorr
단위 면적당 RF 출력 파워 : 0.7W/㎠
이어서, 도 1d 에 도시된 바와 같이, 배리어층으로 기능하는 TiN 막 (22) 이 웨이퍼상에 전면 퇴적된다. 또한, 배선 트렌치 (20) 를 채우기 위해 TiN 막 (22) 상에 구리층 (24) 을 퇴적시킨다.
그리고 나서, 제 2 SiO2막 (16) 의 상면이 노출될 때까지 구리층 (24) 및 TiN 막 (22) 을 화학적 기계적으로 연마 (CMP) 하며, 이에 의해 도 1e 에 도시된 바와 같이 트렌치내에 제 1 층 구리 배선 (24) 을 형성한다. 도시된 제 1 층 구리 배선 (24) 은 그 저부에서 도전성 플러그 (도시되지 않음) 와 전기적으로 접촉하며, 그 상부 표면은 노출되며, 그 양측은 제 2 SiO2막 (16) 으로 매립된다.
또한, 제 3 SiO2막 (예를 들어, BPSG) (26) 이 제 2 SiO2막 (16) 상에 형성된다. 다른 포토레지스트막 (28) 이 제 3 SiO2막 (26) 상에 형성된다. 포토레지스트막 (28) 은 패터닝되어, 패터닝된 마스크 (28) 로 된다. 다음으로, 도 1f 에 도시된 바와 같이, 제 3 SiO2막 (26) 이 산소 플라즈마 에칭 공정에 의해 에칭되며, 이에 의해 제 1 층 구리배선 (24) 을 노출시키는 비아 홀 (30) 을형성한다. 본 실시예는 PFI-15 (스미토모 케미칼사의 제품임) 와 같은 포토레지스트 마스크용 포토레지스트 물질을 사용한다.
이어서, 마스크 (28) 는, 위에서 특정된 것들과 유사한 애싱 조건들하에서, 플라즈마 애싱 시스템 (50) 을 사용하여 산소 플라즈마 애싱에 의해 제거된다. 산소 플라즈마 애싱 공정동안, 제 1 층 구리 배선 (24) 의 상면은 비아 홀 (30) 을 통해 산소 플라즈마 분위기에 노출된다.
그리고 나서, 도 1g 에 도시된 바와 같이, 배리어층으로 기능하는 TiN 막 (32) 을 웨이퍼 전면에 퇴적시키고 TiN 막 (32) 상에 구리층 (34) 을 퇴적시킨다.
TiN 막 (32) 및 구리층 (34) 은, 제 3 SiO2막 (26) 의 상면이 노출될 때까지 화학적 기계적으로 연마되며, 이에 의해 도 1h 에 도시된 바와 같이 비아 홀 (30) 을 채우는 구리 플러그 (34) 를 형성한다.
또한, 제 4 SiO2막 (38) 이 플라즈마 CVD 공정에 의해 제 3 SiO2막 (26) 상에 형성된다. 제 1 층 구리배선 (24) 의 경우에서와 같이, 배선 트렌치가 제 4 SiO2막 (38) 내에 형성된다. TiN 막 (40) 이 제 4 SiO2막 (38) 상에 형성되며, TiN 막 (40) 상에는 구리층 (42) 이 퇴적된다. TiN 막 (40) 및 구리층 (42) 은 화학적 기계적으로 연마되어 제 2 층 구리배선 (42) 을 형성한다.
제 2 층 구리배선 (42) 를 위한 배선 트렌치의 형성후에 에칭 마스크를 제거하기 위해, 마스크 (28) 의 제거에 사용된 것들과 유사한 애싱 조건들하에서 플라즈마 애싱 시스템 (50) 을 사용하여 산소 플라즈마 애싱을 수행한다. 산소 플라즈마 애싱 공정동안, 구리 플러그 (34) 는 배선 트렌치를 통해 산소 플라즈마 분위기에 노출된다.
상기 실시예는 마스크 (18 또는 28) 전체를 제거하는 산소 플라즈마 애싱에 대해 설명되었다. 그러나, 산소 플라즈마 애싱의 적용은 이에 한정되지 않는다. 예를 들어, 마스크 (18 또는 28) 의 표층 부분만이 산소 플라즈마 애싱에 의해 제거될 수도 있으며 마스크의 나머지 부분은 아세톤 또는 임의의 다른 유기용제와 같은 세정액을 사용하여 제거될 수도 있다.
본 발명에 의하면, 구리배선이 노출된 상태에서, 산소 플라즈마 애싱에 의해 적어도 에칭 마스크의 표층을 제거하는 동안, 기판온도를 160℃ 미만, RF 출력을 기판면의 1㎠당 0.7W 이하로 함에 의해, 구리배선의 산화를 방지하여 전기저항이 낮은 구리배선구조를 실현하는 것이 가능해진다.
구리배선구조의 형성에 본 발명의 방법을 적용함으로써, 반도체 장치의 고집적화 및 미세화를 한층 향상시키는 것이 가능해진다.
상기 실시예는 단지 예로서만 기재된 것이며, 본 발명은 상기 실시예들에 한정되지 않으며 당업자는 본 발명의 범위를 벗어나지 않고도 다양한 변형을 용이하게 가할 수 있다.

Claims (7)

  1. 상부 구리층을 가지며 기판 (12) 위쪽에 위치하는 제 1 층 배선 (24) 을 형성하는 단계;
    상기 제 1 층 배선 (24) 상에 제 1 층간 절연막 (26) 을 형성하는 단계;
    상기 제 1 층간 절연막 (26) 상에, 상기 제 1 층 배선 (24) 의 일부의 위쪽에 위치한 개구를 가지는 포토레지스트 마스크 (28) 를 형성하는 단계;
    상기 제 1 층 배선 (24) 의 상기 부분을 노출시키기 위한 비아 홀 (30) 을 형성하기 위해, 상기 포토레지스트 마스크 (28) 를 사용하여 상기 제 1 층간 절연막 (26) 을 선택적으로 에칭하는 단계;
    160℃ 미만의 기판온도 및 약 0.7W/㎠ 이하의 RF 파워에서 플라즈마 애싱을 사용하여 적어도 상기 포토레지스트 마스크 (28) 의 표층 부분을 제거하는 단계; 및
    상기 비아 홀 (30) 을 통해 상기 제 1 층 배선 (24) 에 접속되는 제 2 층 배선들 (40, 42) 을 형성하는 단계를 구비하는 것을 특징으로 하는, 반도체 장치를 위한 다층 배선구조를 형성하는 방법.
  2. 제 1 항에 있어서, 상기 제 1 층 배선 형성 단계가,
    개구된 트렌치 (20) 를 가지는 하지 절연막 (16) 상에 구리층 (24) 을 퇴적하는 단계; 및
    상기 개구된 트렌치 (20) 내에 상기 구리층 (24) 의 일부를 남겨 상기 제 1 층 배선 (24) 을 형성하기 위해, 상기 구리층 (24) 을 화학적 기계적으로 연마하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서, 상기 제 2 층 배선 형성 단계전에, 상기 제 2 층 배선들 (40,42) 과 상기 제 1 층 배선 (24) 을 접속하기 위해 상기 비아 홀 (30) 을 채우는 비아 플러그 (34) 를 형성하는 단계를 더 구비하는 것을 특징으로 하는 방법.
  4. 제 3 항에 있어서, 상기 비아 플러그 (34) 가 구리를 포함하는 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서, 상기 제 2 층 배선 형성 단계가,
    상기 제 1 층간 절연막 (26) 상에 제 2 층간 절연막 (38) 을 퇴적하는 단계;
    상기 제 2 층간 절연막 (38) 상에 다른 포토레지스트 마스크를 형성하는 단계;
    상기 다른 포토레지스트 마스크를 사용하여 상기 제 2 층간 절연막 (38) 을 선택적으로 에칭함으로써 다른 트렌치를 형성하고, 이에 의해 그 저부에서 상기 비아 플러그 (34) 를 노출시키는 단계;
    160℃ 미만의 기판온도 및 약 0.7W/㎠ 이하의 기판 단위 면적당 RF 파워에서 상기 다른 포토레지스트 마스크를 제거하는 단계; 및
    상기 다른 트렌치내에 상기 제 2 층 배선들 (40,42) 을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서, 상기 포토레지스트 마스크 제거 단계가 상기 플라즈마 애싱을 사용하여 상기 포토레지스트 마스크 (28) 의 표층 부분을 제거하는 단계 및 상기 포토레지스트 마스크 (28) 의 나머지 부분을 세정액을 사용하여 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서, 상기 포토레지스트 마스크 제거 단계가 상기 포토레지스트 마스크 (28) 전부를 제거하는 것을 특징으로 하는 방법.
KR1019990015445A 1998-04-30 1999-04-29 다층 배선구조를 형성하는 방법 KR100297966B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP10120495A JP3102409B2 (ja) 1998-04-30 1998-04-30 配線の形成方法及びプラズマアッシング装置
JP98-120495 1998-04-30

Publications (2)

Publication Number Publication Date
KR19990083607A KR19990083607A (ko) 1999-11-25
KR100297966B1 true KR100297966B1 (ko) 2001-09-26

Family

ID=14787621

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990015445A KR100297966B1 (ko) 1998-04-30 1999-04-29 다층 배선구조를 형성하는 방법

Country Status (6)

Country Link
US (1) US6037250A (ko)
JP (1) JP3102409B2 (ko)
KR (1) KR100297966B1 (ko)
CN (1) CN1115725C (ko)
GB (1) GB2336944B (ko)
TW (1) TW418447B (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3149846B2 (ja) * 1998-04-17 2001-03-26 日本電気株式会社 半導体装置及びその製造方法
JPH11345877A (ja) * 1998-06-03 1999-12-14 Mitsubishi Electric Corp 半導体装置
JPH11354637A (ja) * 1998-06-11 1999-12-24 Oki Electric Ind Co Ltd 配線の接続構造及び配線の接続部の形成方法
JP3137087B2 (ja) * 1998-08-31 2001-02-19 日本電気株式会社 半導体装置の製造方法
JP3293792B2 (ja) * 1999-01-12 2002-06-17 日本電気株式会社 半導体装置及びその製造方法
US6177347B1 (en) * 1999-07-02 2001-01-23 Taiwan Semiconductor Manufacturing Company In-situ cleaning process for Cu metallization
US6777344B2 (en) * 2001-02-12 2004-08-17 Lam Research Corporation Post-etch photoresist strip with O2 and NH3 for organosilicate glass low-K dielectric etch applications
KR100720403B1 (ko) * 2001-06-27 2007-05-22 매그나칩 반도체 유한회사 구리배선의 표면 처리방법
US6815333B2 (en) * 2002-04-02 2004-11-09 Dow Global Technologies Inc. Tri-layer masking architecture for patterning dual damascene interconnects
US6849559B2 (en) * 2002-04-16 2005-02-01 Tokyo Electron Limited Method for removing photoresist and etch residues
US7008872B2 (en) * 2002-05-03 2006-03-07 Intel Corporation Use of conductive electrolessly deposited etch stop layers, liner layers and via plugs in interconnect structures
US6831363B2 (en) * 2002-12-12 2004-12-14 International Business Machines Corporation Structure and method for reducing thermo-mechanical stress in stacked vias
JP3834004B2 (ja) * 2003-01-29 2006-10-18 株式会社日立ハイテクノロジーズ エッチング後処理方法
KR101750122B1 (ko) * 2012-04-17 2017-06-22 현대중공업 주식회사 선박
CN103956353A (zh) * 2014-04-30 2014-07-30 上海华力微电子有限公司 半导体器件及其形成方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0744176B2 (ja) * 1989-08-30 1995-05-15 株式会社東芝 プラズマアッシング方法
US5739579A (en) * 1992-06-29 1998-04-14 Intel Corporation Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections
US5561082A (en) * 1992-07-31 1996-10-01 Kabushiki Kaisha Toshiba Method for forming an electrode and/or wiring layer by reducing copper oxide or silver oxide
JPH08139194A (ja) * 1994-04-28 1996-05-31 Texas Instr Inc <Ti> 半導体デバイス上に電気接続を作製する方法および該方法により作製された電気接続を有する半導体デバイス
US5744376A (en) * 1996-04-08 1998-04-28 Chartered Semiconductor Manufacturing Pte, Ltd Method of manufacturing copper interconnect with top barrier layer
US5909637A (en) * 1996-09-20 1999-06-01 Sharp Microelectronics Technology, Inc. Copper adhesion to a diffusion barrier surface and method for same
US5891799A (en) * 1997-08-18 1999-04-06 Industrial Technology Research Institute Method for making stacked and borderless via structures for multilevel metal interconnections on semiconductor substrates

Also Published As

Publication number Publication date
GB2336944A (en) 1999-11-03
KR19990083607A (ko) 1999-11-25
TW418447B (en) 2001-01-11
JPH11312669A (ja) 1999-11-09
GB2336944B (en) 2002-11-20
JP3102409B2 (ja) 2000-10-23
CN1115725C (zh) 2003-07-23
US6037250A (en) 2000-03-14
GB9909960D0 (en) 1999-06-30
CN1233853A (zh) 1999-11-03

Similar Documents

Publication Publication Date Title
US6090700A (en) Metallization method for forming interconnects in an integrated circuit
KR100297966B1 (ko) 다층 배선구조를 형성하는 방법
JP3193335B2 (ja) 半導体装置の製造方法
KR100552812B1 (ko) 반도체 소자의 구리 배선 형성 방법
KR100277377B1 (ko) 콘택트홀/스루홀의형성방법
US6133143A (en) Method of manufacturing interconnect
KR20080024066A (ko) 절연층들에 대한 식각 선택성을 증가시키기 위해 폴리머잔류물을 이용한 배선 구조 형성 방법
US6258709B1 (en) Formation of electrical interconnect lines by selective metal etch
KR100571696B1 (ko) 반도체 소자의 제조 방법
KR0165379B1 (ko) 반도체 장치의 층간접속방법
KR100628227B1 (ko) 반도체 소자의 배선 형성방법
KR100602079B1 (ko) 반도체 소자의 플러그 형성 방법
KR20050070626A (ko) 반도체 소자의 장벽금속층 형성 방법
JPH11111842A (ja) 多層配線構造およびその製造方法
JP4232215B2 (ja) 半導体装置の製造方法
KR20030002119A (ko) 듀얼 다마신 공정에 의한 비아홀 형성 방법
KR100450241B1 (ko) 플러그 형성 방법 및 이 플러그를 갖는 반도체 소자
KR100349346B1 (ko) 반도체장치의 배선패턴 형성방법
KR100457740B1 (ko) 반도체소자의 다층 금속배선 형성방법
KR100249130B1 (ko) 반도체장치의 금속배선 형성방법
JPH10173051A (ja) 配線形成方法
KR100253368B1 (ko) 반도체소자의 콘택 형성방법
KR100770533B1 (ko) 반도체 소자 및 이를 제조하는 방법
KR100458589B1 (ko) 반도체 소자 제조 방법
KR100198653B1 (ko) 반도체 소자의 금속배선방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee