JPH11312669A - 配線の形成方法及びプラズマアッシング装置 - Google Patents
配線の形成方法及びプラズマアッシング装置Info
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Abstract
(57)【要約】
【課題】 電気抵抗の低いＣｕ多層配線構造の形成方法
を提供する。 【解決手段】 配線の本形成方法は、半導体装置のため
のＣｕ配線を基板上に形成する方法であって、パターニ
ングに使ったエッチングマスクの少なくとも表層を、Ｃ
ｕ配線が露出した状態で、酸素プラズマアッシングによ
り除去する際、基板温度を１６０℃未満、プラズマアッ
シング装置に印加するＲＦ出力を基板面の１cm2 当たり
０．７Ｗ以下にする。
を提供する。 【解決手段】 配線の本形成方法は、半導体装置のため
のＣｕ配線を基板上に形成する方法であって、パターニ
ングに使ったエッチングマスクの少なくとも表層を、Ｃ
ｕ配線が露出した状態で、酸素プラズマアッシングによ
り除去する際、基板温度を１６０℃未満、プラズマアッ
シング装置に印加するＲＦ出力を基板面の１cm2 当たり
０．７Ｗ以下にする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のため
のＣｕ配線を基板上に形成する方法に関し、更に詳細に
は、電気抵抗の低い微細なＣｕ多層配線構造を形成する
方法に関するものである。
のＣｕ配線を基板上に形成する方法に関し、更に詳細に
は、電気抵抗の低い微細なＣｕ多層配線構造を形成する
方法に関するものである。
【０００２】
【従来の技術】半導体装置の製造過程での従来の標準的
な配線プロセスは、先ず、Ａｌ又はＡｌ合金からなる第
１配線層をフォトリソグラフィ及びエッチングにより加
工して第１配線を形成し、第１配線上に層間絶縁膜を堆
積し、これを平坦化する。次いで、ビアホールを開口
し、タングステン埋め込みを行い、更に、Ａｌ又はＡｌ
合金からなる第２配線層を堆積し、フォトリソグラフィ
及びエッチングにより加工して第２配線を形成する方法
であった。ところで、この従来の配線プロセスでは、配
線構造の多層化が進むにつれて、フォトリソグラフィ工
程及びエッチング工程の工程数が増加してプロセスが複
雑になると共に、また、配線ピッチの微小化につれて層
間絶縁膜の被覆性（カバレッジ）が厳しくなって、ボイ
ドを形成することなく配線間を埋めることが難しくなっ
ている。また、線幅０．１８μm から０．２０μm の世
代になると、配線ピッチが狭くなり、これまで問題とな
らなかった配線間容量の増大が無視できなくなり、配線
遅延によるＬＳＩの性能低下を招く。これを防ぐ一つの
方法として、Ａｌ又はＡｌ合金に比べて電気抵抗の低い
Ｃｕ配線が注目されているものの、Ｃｕはエッチングの
制御が難しいために、従来のＡｌ配線のようにＡｌ層を
成膜してから配線形状にエッチングして加工することが
難しい。そこで、ダマシンプロセスによりＣｕの多層配
線構造を形成する方法が注目されている。
な配線プロセスは、先ず、Ａｌ又はＡｌ合金からなる第
１配線層をフォトリソグラフィ及びエッチングにより加
工して第１配線を形成し、第１配線上に層間絶縁膜を堆
積し、これを平坦化する。次いで、ビアホールを開口
し、タングステン埋め込みを行い、更に、Ａｌ又はＡｌ
合金からなる第２配線層を堆積し、フォトリソグラフィ
及びエッチングにより加工して第２配線を形成する方法
であった。ところで、この従来の配線プロセスでは、配
線構造の多層化が進むにつれて、フォトリソグラフィ工
程及びエッチング工程の工程数が増加してプロセスが複
雑になると共に、また、配線ピッチの微小化につれて層
間絶縁膜の被覆性（カバレッジ）が厳しくなって、ボイ
ドを形成することなく配線間を埋めることが難しくなっ
ている。また、線幅０．１８μm から０．２０μm の世
代になると、配線ピッチが狭くなり、これまで問題とな
らなかった配線間容量の増大が無視できなくなり、配線
遅延によるＬＳＩの性能低下を招く。これを防ぐ一つの
方法として、Ａｌ又はＡｌ合金に比べて電気抵抗の低い
Ｃｕ配線が注目されているものの、Ｃｕはエッチングの
制御が難しいために、従来のＡｌ配線のようにＡｌ層を
成膜してから配線形状にエッチングして加工することが
難しい。そこで、ダマシンプロセスによりＣｕの多層配
線構造を形成する方法が注目されている。
【０００３】以下に、図４から図６を参照して、ダマシ
ンプロセスを適用して、Ｃｕ配線の多層配線を形成する
方法を説明する。先ず、図４（ａ）に示すように、シリ
コン基板１２上にＢＰＳＧ等のＳｉＯ2膜１４を成膜
し、次いでシリコン基板１２内の拡散領域（ソース／ド
レイン領域）を露出するスルーホール（図示せず）を開
口し、シリコン基板１２の拡散領域に導通するタングス
テン・プラグ等の導通プラグ（図示せず）を設ける。続
いて、図４（ｂ）に示すように、プラズマＣＶＤ法によ
り、ＳｉＯ2 膜１４上にプラズマＳｉＯ2 膜１６を成膜
する。プラズマＳｉＯ2 膜１６の成膜の際には、反応ガ
スとして、例えばシラン（ＳｉＨ4 ）と酸素（Ｏ2 ）を
使用する。次いで、図４（ｃ）に示すように、プラズマ
ＳｉＯ2 膜１６上にフォトレジスト膜１８を成膜し、フ
ォトリソグラフィ及びエッチングによりパターニングし
て、配線パターンを転写したマスク１８を形成する。続
いて、マスク１８をエッチングマスクとしてエッチング
して、プラズマＳｉＯ2 膜１６に貫入してＳｉＯ2膜１
４内に形成された導通プラグ（図示せず）を露出させる
配線溝２０を形成する。次いで、酸素プラズマアッシン
グにより、マスク１８を除去する。マスク１８のアッシ
ングでは、平行平板型プラズマアッシング装置等のプラ
ズマアッシング装置を使い、上部電極と下部電極の間に
ＲＦ電圧を印加している。続いて、図４（ｄ）に示すよ
うに、基板全面にバリア層としてＴｉＮ膜２２を堆積
し、更にＴｉＮ膜２２上にＣｕ層２４を堆積して、配線
溝２０を埋め込む。
ンプロセスを適用して、Ｃｕ配線の多層配線を形成する
方法を説明する。先ず、図４（ａ）に示すように、シリ
コン基板１２上にＢＰＳＧ等のＳｉＯ2膜１４を成膜
し、次いでシリコン基板１２内の拡散領域（ソース／ド
レイン領域）を露出するスルーホール（図示せず）を開
口し、シリコン基板１２の拡散領域に導通するタングス
テン・プラグ等の導通プラグ（図示せず）を設ける。続
いて、図４（ｂ）に示すように、プラズマＣＶＤ法によ
り、ＳｉＯ2 膜１４上にプラズマＳｉＯ2 膜１６を成膜
する。プラズマＳｉＯ2 膜１６の成膜の際には、反応ガ
スとして、例えばシラン（ＳｉＨ4 ）と酸素（Ｏ2 ）を
使用する。次いで、図４（ｃ）に示すように、プラズマ
ＳｉＯ2 膜１６上にフォトレジスト膜１８を成膜し、フ
ォトリソグラフィ及びエッチングによりパターニングし
て、配線パターンを転写したマスク１８を形成する。続
いて、マスク１８をエッチングマスクとしてエッチング
して、プラズマＳｉＯ2 膜１６に貫入してＳｉＯ2膜１
４内に形成された導通プラグ（図示せず）を露出させる
配線溝２０を形成する。次いで、酸素プラズマアッシン
グにより、マスク１８を除去する。マスク１８のアッシ
ングでは、平行平板型プラズマアッシング装置等のプラ
ズマアッシング装置を使い、上部電極と下部電極の間に
ＲＦ電圧を印加している。続いて、図４（ｄ）に示すよ
うに、基板全面にバリア層としてＴｉＮ膜２２を堆積
し、更にＴｉＮ膜２２上にＣｕ層２４を堆積して、配線
溝２０を埋め込む。
【０００４】続いて、Ｃｕ層２４及びＴｉＮ膜２２にＣ
ＭＰを施して、プラズマＳｉＯ2 膜１６を露出させるま
で研削し、図４（ｅ）に示すように、底部で導通プラグ
（図示せず）に電気的に接触し、上面を露出させ、両側
でＳｉＯ2 膜１４に埋め込まれた第１Ｃｕ配線２４を形
成する。更に、基板面に層間絶縁膜としてＢＰＳＧ等の
ＳｉＯ2 膜２６を成膜し、続いてフォトレジスト膜２８
を成膜し、パターニングしてマスク２８を形成し、次い
で、図５（ｆ）に示すように、プラズマエッチング法に
よりＳｉＯ2 膜２６をエッチングして、第１Ｃｕ配線２
４を露出させるスルーホール３０を形成する。続いて、
マスク１８と同じアッシング条件で、酸素プラズマアッ
シングにより、マスク２８を除去する。この時、第１Ｃ
ｕ配線２４は、スルーホール３０を介して酸素プラズマ
雰囲気に露出している。
ＭＰを施して、プラズマＳｉＯ2 膜１６を露出させるま
で研削し、図４（ｅ）に示すように、底部で導通プラグ
（図示せず）に電気的に接触し、上面を露出させ、両側
でＳｉＯ2 膜１４に埋め込まれた第１Ｃｕ配線２４を形
成する。更に、基板面に層間絶縁膜としてＢＰＳＧ等の
ＳｉＯ2 膜２６を成膜し、続いてフォトレジスト膜２８
を成膜し、パターニングしてマスク２８を形成し、次い
で、図５（ｆ）に示すように、プラズマエッチング法に
よりＳｉＯ2 膜２６をエッチングして、第１Ｃｕ配線２
４を露出させるスルーホール３０を形成する。続いて、
マスク１８と同じアッシング条件で、酸素プラズマアッ
シングにより、マスク２８を除去する。この時、第１Ｃ
ｕ配線２４は、スルーホール３０を介して酸素プラズマ
雰囲気に露出している。
【０００５】続いて、図５（ｇ）に示すように、基板全
面にバリア層としてＴｉＮ膜３２を堆積し、続いてＴｉ
Ｎ膜３２上にタングステン層３４を堆積する。
面にバリア層としてＴｉＮ膜３２を堆積し、続いてＴｉ
Ｎ膜３２上にタングステン層３４を堆積する。
【０００６】次に、ＴｉＮ膜３２及びタングステン層３
４にＣＭＰを施して、ＳｉＯ2 膜２６を露出させるまで
タングステン層３４及びＴｉＮ膜３２を研削し、図６
（ｈ）に示すように、スルーホール３０を埋め込んだタ
ングステン・プラグ３４を形成する。更に、プラズマＳ
ｉＯ2 膜３８を成膜し、第１Ｃｕ配線２４の形成と同様
にして、配線溝を形成し、ＴｉＮ膜４０、次いでＣｕ層
４２を堆積して、ＣＭＰを施して、第２Ｃｕ配線４２を
形成する。配線溝を形成する際のエッチングマスクの除
去には、マスク１８、２８の除去と同じ条件で、酸素プ
ラズマアッシングを行っている。このとき、タングステ
ン３４は、配線溝を介して酸素プラズマ雰囲気に露出し
ている。
４にＣＭＰを施して、ＳｉＯ2 膜２６を露出させるまで
タングステン層３４及びＴｉＮ膜３２を研削し、図６
（ｈ）に示すように、スルーホール３０を埋め込んだタ
ングステン・プラグ３４を形成する。更に、プラズマＳ
ｉＯ2 膜３８を成膜し、第１Ｃｕ配線２４の形成と同様
にして、配線溝を形成し、ＴｉＮ膜４０、次いでＣｕ層
４２を堆積して、ＣＭＰを施して、第２Ｃｕ配線４２を
形成する。配線溝を形成する際のエッチングマスクの除
去には、マスク１８、２８の除去と同じ条件で、酸素プ
ラズマアッシングを行っている。このとき、タングステ
ン３４は、配線溝を介して酸素プラズマ雰囲気に露出し
ている。
【０００７】
【発明が解決しようとする課題】ところで、従来のダマ
シンプロセスによるＣｕ配線の形成方法では、第１Ｃｕ
配線及び第２Ｃｕ配線の電気抵抗、並びにタングステン
・プラグと第１Ｃｕ配線及び第２Ｃｕ配線との接続部の
電気抵抗がどうしても高くなるという問題があった。こ
れは、配線の微細化及び多層構造化の制約となり、半導
体装置の高集積化を図る上で障害となっていた。以上の
説明では、ダマシンプロセスによるＣｕ配線の形成を例
にして、Ｃｕ配線の電気抵抗が高くなる問題を説明して
いるが、この問題は、ダマシンプロセスによるＣｕ配線
の形成のみならず、Ｃｕ層を成膜し、パターニングして
Ｃｕ配線を形成し、次いで絶縁膜で埋め込み、絶縁膜に
スルーホールパターンを転写してスルーホールを開口す
るという従来の方法でも、同じ問題が生じている。
シンプロセスによるＣｕ配線の形成方法では、第１Ｃｕ
配線及び第２Ｃｕ配線の電気抵抗、並びにタングステン
・プラグと第１Ｃｕ配線及び第２Ｃｕ配線との接続部の
電気抵抗がどうしても高くなるという問題があった。こ
れは、配線の微細化及び多層構造化の制約となり、半導
体装置の高集積化を図る上で障害となっていた。以上の
説明では、ダマシンプロセスによるＣｕ配線の形成を例
にして、Ｃｕ配線の電気抵抗が高くなる問題を説明して
いるが、この問題は、ダマシンプロセスによるＣｕ配線
の形成のみならず、Ｃｕ層を成膜し、パターニングして
Ｃｕ配線を形成し、次いで絶縁膜で埋め込み、絶縁膜に
スルーホールパターンを転写してスルーホールを開口す
るという従来の方法でも、同じ問題が生じている。
【０００８】そこで、本発明の目的は、電気抵抗の低い
Ｃｕ多層配線構造の形成方法を提供することである。
Ｃｕ多層配線構造の形成方法を提供することである。
【０００９】
【課題を解決するための手段】本発明者は、従来のダマ
シンプロセスによるＣｕ配線の形成方法によりＣｕ多層
配線構造を形成する際に、Ｃｕ配線等の電気抵抗が高く
なる原因を研究し、以下のことを見い出した。従来のＣ
ｕ配線の形成方法では、層間絶縁膜にスルーホールを開
口し、タングステン・プラグを形成する際、上述のよう
に、スルーホールを介してＣｕ配線を露出させた状態
で、フォトレジスト膜のエッチングマスクを酸素プラズ
マアッシングにより除去している。本発明者は、酸素プ
ラズマアッシングによりエッチングマスクを除去する際
に、露出したＣｕ配線の表層が酸化してＣｕ2 Ｏ、又は
ＣｕＯに転化するために、タングステン・プラグとの電
気的接続の電気抵抗値が上昇することを見い出し、また
電気抵抗値はＣｕ配線に生成するＣｕ酸化膜の膜厚に比
例して高くなることも見い出した。
シンプロセスによるＣｕ配線の形成方法によりＣｕ多層
配線構造を形成する際に、Ｃｕ配線等の電気抵抗が高く
なる原因を研究し、以下のことを見い出した。従来のＣ
ｕ配線の形成方法では、層間絶縁膜にスルーホールを開
口し、タングステン・プラグを形成する際、上述のよう
に、スルーホールを介してＣｕ配線を露出させた状態
で、フォトレジスト膜のエッチングマスクを酸素プラズ
マアッシングにより除去している。本発明者は、酸素プ
ラズマアッシングによりエッチングマスクを除去する際
に、露出したＣｕ配線の表層が酸化してＣｕ2 Ｏ、又は
ＣｕＯに転化するために、タングステン・プラグとの電
気的接続の電気抵抗値が上昇することを見い出し、また
電気抵抗値はＣｕ配線に生成するＣｕ酸化膜の膜厚に比
例して高くなることも見い出した。
【００１０】そこで、本発明者は、基板の単位面積当た
りのＲＦ出力をパラメータとして、、Ｃｕ配線に生成し
たＣｕ酸化膜の膜厚と基板温度との関係を調べ、図１に
示すような結果を得た。図１によれば、基板温度が１６
０℃を超えると、ＲＦ出力のいかんに関せず、急激にＣ
ｕ酸化膜の膜厚が厚くなり、従ってタングステン・プラ
グとの接続の電気抵抗値が上昇することを判る。また、
基板温度が同じでも、ＲＦ出力が基板の単位面積当たり
０．７Ｗを超えると、急激にＣｕ酸化膜の膜厚が厚くな
り、従って接続の電気抵抗値が上昇することを判る。
尚、ＲＦ出力が０．０Ｗである場合は、単に比較のため
の例であって、この場合にはフォトレジスト・マスクの
エッチングが進行しないので、実際にはあり得ない。こ
こで、レジスト剥離の下限に関して記す。パワーを下げ
ることにより、レジスト剥離のレートも低下する。図２
にレジストエッチング速度の基板温度依存性を示す。一
般的にレジスト膜厚は７００ｎｍ程度であることから、
バイアスパワー密度が７Ｗ／ｃｍ2 で、１００℃以下で
は剥離レートが１００ｎｍ／ｍｉｎ以下に低下し、剥離
時間が１０分以上となるため、工程時間の面から現実的
でない。したがって、実際には１００℃から１６０℃未
満が剥離条件となる。以上のことから、本発明者は、フ
ォトレジスト膜のエッチングマスクを酸素プラズマアッ
シングにより除去する際のプロセス条件として、プラズ
マアッシング工程での基板温度を１６０℃未満、ＲＦ出
力を基板面の１cm2 当たり０．７Ｗ以下にすることが必
須であると考え、実験を重ねて本発明を完成するに到っ
た。
りのＲＦ出力をパラメータとして、、Ｃｕ配線に生成し
たＣｕ酸化膜の膜厚と基板温度との関係を調べ、図１に
示すような結果を得た。図１によれば、基板温度が１６
０℃を超えると、ＲＦ出力のいかんに関せず、急激にＣ
ｕ酸化膜の膜厚が厚くなり、従ってタングステン・プラ
グとの接続の電気抵抗値が上昇することを判る。また、
基板温度が同じでも、ＲＦ出力が基板の単位面積当たり
０．７Ｗを超えると、急激にＣｕ酸化膜の膜厚が厚くな
り、従って接続の電気抵抗値が上昇することを判る。
尚、ＲＦ出力が０．０Ｗである場合は、単に比較のため
の例であって、この場合にはフォトレジスト・マスクの
エッチングが進行しないので、実際にはあり得ない。こ
こで、レジスト剥離の下限に関して記す。パワーを下げ
ることにより、レジスト剥離のレートも低下する。図２
にレジストエッチング速度の基板温度依存性を示す。一
般的にレジスト膜厚は７００ｎｍ程度であることから、
バイアスパワー密度が７Ｗ／ｃｍ2 で、１００℃以下で
は剥離レートが１００ｎｍ／ｍｉｎ以下に低下し、剥離
時間が１０分以上となるため、工程時間の面から現実的
でない。したがって、実際には１００℃から１６０℃未
満が剥離条件となる。以上のことから、本発明者は、フ
ォトレジスト膜のエッチングマスクを酸素プラズマアッ
シングにより除去する際のプロセス条件として、プラズ
マアッシング工程での基板温度を１６０℃未満、ＲＦ出
力を基板面の１cm2 当たり０．７Ｗ以下にすることが必
須であると考え、実験を重ねて本発明を完成するに到っ
た。
【００１１】上記目的を達成するために、以上の知見に
基づいて、本発明に係る配線の形成方法は、半導体装置
のためのＣｕ配線を基板上に形成する方法であって、パ
ターニングに使ったエッチングマスクの少なくとも表層
を、Ｃｕ配線が露出した状態で、酸素プラズマアッシン
グにより除去する際、基板温度を１６０℃未満、プラズ
マアッシング装置に印加するＲＦ出力を基板面の１cm2
当たり０．７Ｗ以下にすることを特徴としている。
基づいて、本発明に係る配線の形成方法は、半導体装置
のためのＣｕ配線を基板上に形成する方法であって、パ
ターニングに使ったエッチングマスクの少なくとも表層
を、Ｃｕ配線が露出した状態で、酸素プラズマアッシン
グにより除去する際、基板温度を１６０℃未満、プラズ
マアッシング装置に印加するＲＦ出力を基板面の１cm2
当たり０．７Ｗ以下にすることを特徴としている。
【００１２】本発明のＣｕ配線形成工程で行うＣｕ層の
堆積方法には制約はなく、例えば既知のスパッタ法、メ
ッキ法、ＣＶＤ法等を採用できる。また、Ｃｕ層として
堆積されたＣｕは、純度ほぼ１００％のＣｕである。本
発明で使用するプラズマアッシング装置は、特に制約は
なく、例えば平行平板型プラズマアッシング装置、ダウ
ンストリーム型プラズマアッシング装置、ＩＣＰ型プラ
ズマアッシング装置等を使用する。プラズマアッシング
装置のチャンバ内の酸素の圧力は、酸素プラズマが生成
する限り、低い圧力がＣｕの酸化を防止する上で好まし
い。本発明に係る配線の形成方法は、Ｃｕ配線を形成す
る限り、配線の形成方法のいかんを問わず適用でき、例
えばダマシンプロセスによるＣｕ配線の形成、デュアル
ダマシンプロセスによるＣｕ配線の形成、更にはＣｕ層
を成膜し、次いでフォトレジストのマスクを形成し、マ
スクを使ってＣｕ層をエッチングしてＣｕ配線を形成す
る、従来の方法による配線の形成にも適用できる。
堆積方法には制約はなく、例えば既知のスパッタ法、メ
ッキ法、ＣＶＤ法等を採用できる。また、Ｃｕ層として
堆積されたＣｕは、純度ほぼ１００％のＣｕである。本
発明で使用するプラズマアッシング装置は、特に制約は
なく、例えば平行平板型プラズマアッシング装置、ダウ
ンストリーム型プラズマアッシング装置、ＩＣＰ型プラ
ズマアッシング装置等を使用する。プラズマアッシング
装置のチャンバ内の酸素の圧力は、酸素プラズマが生成
する限り、低い圧力がＣｕの酸化を防止する上で好まし
い。本発明に係る配線の形成方法は、Ｃｕ配線を形成す
る限り、配線の形成方法のいかんを問わず適用でき、例
えばダマシンプロセスによるＣｕ配線の形成、デュアル
ダマシンプロセスによるＣｕ配線の形成、更にはＣｕ層
を成膜し、次いでフォトレジストのマスクを形成し、マ
スクを使ってＣｕ層をエッチングしてＣｕ配線を形成す
る、従来の方法による配線の形成にも適用できる。
【００１３】ダマシンプロセスによるＣｕ配線の形成で
は、更に詳細には、本発明に係る配線の形成方法は、基
板上に第１の絶縁膜を成膜し、続いて第１の絶縁膜に配
線パターンを転写して、上方に開口した第１の配線溝を
第１の絶縁膜に形成する第１の配線溝形成工程と、次い
で、基板全面にＣｕを堆積して第１のＣｕ層を形成しつ
つ第１の配線溝をＣｕで埋め込む第１のＣｕ堆積工程
と、基板に堆積した第１のＣｕ層にＣＭＰ処理を施し
て、第１の絶縁膜を露出させるまで第１のＣｕ層を研削
し、上面で露出し、両側面で第１の絶縁膜中に埋め込ま
れた第１のＣｕ配線を形成する第１のＣＭＰ工程と第１
のＣｕ配線上を含む基板上に第１の層間絶縁膜を成膜
し、次いで第１の層間絶縁膜にスルーホールパターンを
転写して、上方に開口し、底部で第１のＣｕ配線を露出
させた第１のスルーホールを第１の層間絶縁膜に開口す
る第１の開口工程と第１のスルーホールを介して第１の
Ｃｕ配線を露出させた状態で、酸素プラズマアッシング
によりエッチングマスクの少なくとも表層を除去する第
１のプラズマアッシング工程とを備えて、半導体装置の
ためのＣｕ配線を基板上に形成する方法であって、第１
のプラズマアッシング工程での基板温度を１６０℃未
満、プラズマアッシング装置に印加するＲＦ出力を基板
面の１cm2 当たり０．７Ｗ以下にすることを特徴として
いる。
は、更に詳細には、本発明に係る配線の形成方法は、基
板上に第１の絶縁膜を成膜し、続いて第１の絶縁膜に配
線パターンを転写して、上方に開口した第１の配線溝を
第１の絶縁膜に形成する第１の配線溝形成工程と、次い
で、基板全面にＣｕを堆積して第１のＣｕ層を形成しつ
つ第１の配線溝をＣｕで埋め込む第１のＣｕ堆積工程
と、基板に堆積した第１のＣｕ層にＣＭＰ処理を施し
て、第１の絶縁膜を露出させるまで第１のＣｕ層を研削
し、上面で露出し、両側面で第１の絶縁膜中に埋め込ま
れた第１のＣｕ配線を形成する第１のＣＭＰ工程と第１
のＣｕ配線上を含む基板上に第１の層間絶縁膜を成膜
し、次いで第１の層間絶縁膜にスルーホールパターンを
転写して、上方に開口し、底部で第１のＣｕ配線を露出
させた第１のスルーホールを第１の層間絶縁膜に開口す
る第１の開口工程と第１のスルーホールを介して第１の
Ｃｕ配線を露出させた状態で、酸素プラズマアッシング
によりエッチングマスクの少なくとも表層を除去する第
１のプラズマアッシング工程とを備えて、半導体装置の
ためのＣｕ配線を基板上に形成する方法であって、第１
のプラズマアッシング工程での基板温度を１６０℃未
満、プラズマアッシング装置に印加するＲＦ出力を基板
面の１cm2 当たり０．７Ｗ以下にすることを特徴として
いる。
【００１４】ダマシンプロセスによりＣｕの多層配線構
造を形成する際には、上述のプラズマアッシング工程に
次いで、基板全面にＣｕを堆積して第２のＣｕ層を形成
しつつ第１のスルーホールをＣｕで埋め込む第２のＣｕ
堆積工程と、基板に堆積した第２のＣｕ層にＣＭＰ処理
を施して、第１の層間絶縁膜を露出させるまで第２のＣ
ｕ層を除去し、上面を露出するともに第１の層間絶縁膜
を貫通して底部で第１のＣｕ配線に接触するＣｕプラグ
を形成する第２のＣＭＰ工程と基板上に第２の絶縁膜を
成膜し、次いで第２の絶縁膜に配線パターンを転写し
て、上方に開口し、底部でＣｕプラグを露出させた第２
の配線溝を第２の絶縁膜に形成する第２の配線溝形成工
程と、第２の配線溝を介してＣｕプラグを露出させた状
態で、酸素プラズマアッシングによりエッチングマスク
の少なくとも表層を除去する第２のプラズマアッシング
工程とを備え、第２のプラズマアッシング工程での基板
温度を１６０℃未満、プラズマアッシング装置に印加す
るＲＦ出力を基板面の１cm2 当たり０．７Ｗ以下にす
る。
造を形成する際には、上述のプラズマアッシング工程に
次いで、基板全面にＣｕを堆積して第２のＣｕ層を形成
しつつ第１のスルーホールをＣｕで埋め込む第２のＣｕ
堆積工程と、基板に堆積した第２のＣｕ層にＣＭＰ処理
を施して、第１の層間絶縁膜を露出させるまで第２のＣ
ｕ層を除去し、上面を露出するともに第１の層間絶縁膜
を貫通して底部で第１のＣｕ配線に接触するＣｕプラグ
を形成する第２のＣＭＰ工程と基板上に第２の絶縁膜を
成膜し、次いで第２の絶縁膜に配線パターンを転写し
て、上方に開口し、底部でＣｕプラグを露出させた第２
の配線溝を第２の絶縁膜に形成する第２の配線溝形成工
程と、第２の配線溝を介してＣｕプラグを露出させた状
態で、酸素プラズマアッシングによりエッチングマスク
の少なくとも表層を除去する第２のプラズマアッシング
工程とを備え、第２のプラズマアッシング工程での基板
温度を１６０℃未満、プラズマアッシング装置に印加す
るＲＦ出力を基板面の１cm2 当たり０．７Ｗ以下にす
る。
【００１５】本発明は、配線溝、次いでスルーホールを
形成し、配線溝とスルーホールのＣｕ埋め込みを同時に
行うときにも適用できる。即ち、前記基板上に前記第１
又は第２絶縁膜と前記第１又は第２の層間絶縁膜を足し
合わせた膜厚に相当する第３の絶縁膜を成膜し、配線パ
ターンを転写し、上方に開口した配線溝を前記第３の絶
縁膜に形成し、次いで、前記絶縁膜にスルーホールパタ
ーンを転写して、上方に開口し、底部で下層配線を露出
させたスルーホールを第３の絶縁膜に開口する開口工程
と、次いで、基板全面にＣｕを堆積してＣｕ堆積層を形
成しつつ配線溝とスルーホールを同時にＣｕで埋め込む
Ｃｕ堆積工程と、基板に堆積した前記Ｃｕ堆積層にＣＭ
Ｐ処理を施して、第３の絶縁膜を露出させるまでＣｕ堆
積層を研削し、上面で露出し、両側面で第３の絶縁膜中
に埋め込まれたＣｕ配線及びＣｕプラグを形成するＣＭ
Ｐ工程とを備え、Ｃｕ配線及びＣｕプラグ上を含む基板
上に層間絶縁膜を成膜し、次いで層間絶縁膜にスルーホ
ールパターンを転写して、上方に開口し、底部でＣｕ配
線を露出させたスルーホールを層間絶縁膜に開口する開
口工程と、スルーホールを介してＣｕ配線を露出させた
状態で、酸素プラズマアッシングによりエッチングマス
クの少なくとも表層を除去するプラズマアッシング工程
とを備えて、半導体装置のためのＣｕ配線を基板上に形
成する方法であって、プラズマアッシング工程での基板
温度を１６０℃未満、プラズマアッシング装置に印加す
るＲＦ出力を基板面の１cm2 当たり０．７Ｗ以下にす
る。
形成し、配線溝とスルーホールのＣｕ埋め込みを同時に
行うときにも適用できる。即ち、前記基板上に前記第１
又は第２絶縁膜と前記第１又は第２の層間絶縁膜を足し
合わせた膜厚に相当する第３の絶縁膜を成膜し、配線パ
ターンを転写し、上方に開口した配線溝を前記第３の絶
縁膜に形成し、次いで、前記絶縁膜にスルーホールパタ
ーンを転写して、上方に開口し、底部で下層配線を露出
させたスルーホールを第３の絶縁膜に開口する開口工程
と、次いで、基板全面にＣｕを堆積してＣｕ堆積層を形
成しつつ配線溝とスルーホールを同時にＣｕで埋め込む
Ｃｕ堆積工程と、基板に堆積した前記Ｃｕ堆積層にＣＭ
Ｐ処理を施して、第３の絶縁膜を露出させるまでＣｕ堆
積層を研削し、上面で露出し、両側面で第３の絶縁膜中
に埋め込まれたＣｕ配線及びＣｕプラグを形成するＣＭ
Ｐ工程とを備え、Ｃｕ配線及びＣｕプラグ上を含む基板
上に層間絶縁膜を成膜し、次いで層間絶縁膜にスルーホ
ールパターンを転写して、上方に開口し、底部でＣｕ配
線を露出させたスルーホールを層間絶縁膜に開口する開
口工程と、スルーホールを介してＣｕ配線を露出させた
状態で、酸素プラズマアッシングによりエッチングマス
クの少なくとも表層を除去するプラズマアッシング工程
とを備えて、半導体装置のためのＣｕ配線を基板上に形
成する方法であって、プラズマアッシング工程での基板
温度を１６０℃未満、プラズマアッシング装置に印加す
るＲＦ出力を基板面の１cm2 当たり０．７Ｗ以下にす
る。
【００１６】プラズマアッシング工程では、エッチング
マスクの少なくとも表層を酸素プラズマアッシングによ
り除去し、洗浄液によるウエット洗浄処理により残部を
除去するようにしても、また、エッチングマスクの全層
を酸素プラズマアッシングにより除去するようにしても
良い。洗浄液は、フォトレジスト膜の材質により異な
り、有機溶剤に溶解する性質のフォトレジスト膜に対し
ては、例えばアセトンを使用することできる。
マスクの少なくとも表層を酸素プラズマアッシングによ
り除去し、洗浄液によるウエット洗浄処理により残部を
除去するようにしても、また、エッチングマスクの全層
を酸素プラズマアッシングにより除去するようにしても
良い。洗浄液は、フォトレジスト膜の材質により異な
り、有機溶剤に溶解する性質のフォトレジスト膜に対し
ては、例えばアセトンを使用することできる。
【００１７】
【発明の実施の形態】以下に、添付図面を参照し、実施
形態例を挙げて本発明の実施の形態を具体的かつ詳細に
説明する。実施形態例 本実施形態例は、配線厚さ２０００Å〜３０００ÅのＣ
ｕ配線の２層配線構造をダマシンプロセスにより形成す
る場合に、本発明に係る配線の形成方法を適用した実施
形態の一例である。図３は本実施形態例の配線の形成方
法のプラズマアッシング工程を実施する際のプラズマア
ッシング装置の構成を示す模式図である。本実施形態例
の配線の形成方法で使用するプラズマアッシング装置５
０は、図３に示すように、アッシング・チャンバ５２内
に平板型の上部電極５４と、上部電極５４に平行で同じ
く平板型の下部電極５６とを備えた平行平板型のプラズ
マアッシング装置である。プラズマアッシング装置５０
は、上部電極５２と下部電極５４との間でプラズマを生
成させて下部電極５４上の基板にプラズマアッシングを
施すアッシング・チャンバ５２と、アッシング・チャン
バ５２を排気する真空ポンプ５８と、上部電極５２と下
部電極５４との間にＲＦ電圧を印加するＲＦ電源６０
と、アッシング・チャンバ５６に反応ガスを供給するガ
ス供給系統６２とを備えている。ガス供給系統６２は、
反応ガスの供給源としてガスボンベ６４と、ガス流量を
制御するマスフローコントローラ６６とを備えている。
形態例を挙げて本発明の実施の形態を具体的かつ詳細に
説明する。実施形態例 本実施形態例は、配線厚さ２０００Å〜３０００ÅのＣ
ｕ配線の２層配線構造をダマシンプロセスにより形成す
る場合に、本発明に係る配線の形成方法を適用した実施
形態の一例である。図３は本実施形態例の配線の形成方
法のプラズマアッシング工程を実施する際のプラズマア
ッシング装置の構成を示す模式図である。本実施形態例
の配線の形成方法で使用するプラズマアッシング装置５
０は、図３に示すように、アッシング・チャンバ５２内
に平板型の上部電極５４と、上部電極５４に平行で同じ
く平板型の下部電極５６とを備えた平行平板型のプラズ
マアッシング装置である。プラズマアッシング装置５０
は、上部電極５２と下部電極５４との間でプラズマを生
成させて下部電極５４上の基板にプラズマアッシングを
施すアッシング・チャンバ５２と、アッシング・チャン
バ５２を排気する真空ポンプ５８と、上部電極５２と下
部電極５４との間にＲＦ電圧を印加するＲＦ電源６０
と、アッシング・チャンバ５６に反応ガスを供給するガ
ス供給系統６２とを備えている。ガス供給系統６２は、
反応ガスの供給源としてガスボンベ６４と、ガス流量を
制御するマスフローコントローラ６６とを備えている。
【００１８】以下に、図４から図６を参照して、本実施
形態例の配線の形成方法を説明する。本実施形態例で
は、酸素プラズマアッシング工程でのアッシング条件
と、タングステン・プラグに代えてＣｕプラグを使用す
ることを除いて、前述したＣｕ配線の従来の形成方法と
同じである。
形態例の配線の形成方法を説明する。本実施形態例で
は、酸素プラズマアッシング工程でのアッシング条件
と、タングステン・プラグに代えてＣｕプラグを使用す
ることを除いて、前述したＣｕ配線の従来の形成方法と
同じである。
【００１９】先ず、図４（ａ）に示すように、シリコン
基板１２上にＢＰＳＧ等のＳｉＯ2膜１４を成膜し、次
いでシリコン基板１２内の拡散領域（ソース／ドレイン
領域）を露出するスルーホール（図示せず）を開口し、
シリコン基板１２の拡散領域に導通するタングステン・
プラグ等の導通プラグ（図示せず）を設ける。続いて、
図４（ｂ）に示すように、ＳｉＯ2 膜１４上にプラズマ
ＣＶＤ法によりプラズマＳｉＯ2 膜１６を成膜する。プ
ラズマＳｉＯ2 膜１６の成膜の際には、反応ガスとし
て、例えばシラン（ＳｉＨ4 ）と酸素（Ｏ2 ）を使用す
る。次いで、図４（ｃ）に示すように、プラズマＳｉＯ
2 膜１６上にフォトレジスト膜１８を成膜し、フォトリ
ソグラフィ及びエッチングによりパターニングして、配
線パターンを転写したマスク１８を形成する。続いて、
マスク１８をエッチングマスクとしてエッチングして、
上方に開口し、プラズマＳｉＯ2 膜１６に貫入してＳｉ
Ｏ2 膜１４内に形成された導通プラグ（図示せず）を露
出させる配線溝２０を形成する。本実施形態例では、フ
ォトレジストとして、住友化学（株）製のＰＦＩ−１５
を使用した。
基板１２上にＢＰＳＧ等のＳｉＯ2膜１４を成膜し、次
いでシリコン基板１２内の拡散領域（ソース／ドレイン
領域）を露出するスルーホール（図示せず）を開口し、
シリコン基板１２の拡散領域に導通するタングステン・
プラグ等の導通プラグ（図示せず）を設ける。続いて、
図４（ｂ）に示すように、ＳｉＯ2 膜１４上にプラズマ
ＣＶＤ法によりプラズマＳｉＯ2 膜１６を成膜する。プ
ラズマＳｉＯ2 膜１６の成膜の際には、反応ガスとし
て、例えばシラン（ＳｉＨ4 ）と酸素（Ｏ2 ）を使用す
る。次いで、図４（ｃ）に示すように、プラズマＳｉＯ
2 膜１６上にフォトレジスト膜１８を成膜し、フォトリ
ソグラフィ及びエッチングによりパターニングして、配
線パターンを転写したマスク１８を形成する。続いて、
マスク１８をエッチングマスクとしてエッチングして、
上方に開口し、プラズマＳｉＯ2 膜１６に貫入してＳｉ
Ｏ2 膜１４内に形成された導通プラグ（図示せず）を露
出させる配線溝２０を形成する。本実施形態例では、フ
ォトレジストとして、住友化学（株）製のＰＦＩ−１５
を使用した。
【００２０】次いで、酸素プラズマアッシングにより、
マスク１８を除去する。この場合、導通プラグ（図示せ
ず）が、Ｃｕプラグであるときには、プラズマアッシン
グ装置５０を使用し、以下に示す条件で、酸素プラズマ
アッシングによりマスク１８を除去する。アッシング条件 基板温度 ：１５０℃ 反応ガス ：Ｏ2 ／３０sccm チャンバの圧力：３ｍTorr ＲＦ出力 ：基板面の１cm2 当たり０．７Ｗ
マスク１８を除去する。この場合、導通プラグ（図示せ
ず）が、Ｃｕプラグであるときには、プラズマアッシン
グ装置５０を使用し、以下に示す条件で、酸素プラズマ
アッシングによりマスク１８を除去する。アッシング条件 基板温度 ：１５０℃ 反応ガス ：Ｏ2 ／３０sccm チャンバの圧力：３ｍTorr ＲＦ出力 ：基板面の１cm2 当たり０．７Ｗ
【００２１】続いて、図４（ｄ）に示すように、基板全
面にバリア層としてＴｉＮ膜２２を堆積し、更に、Ｔｉ
Ｎ膜２２上にＣｕ層２４を堆積して、配線溝２０を埋め
込む。
面にバリア層としてＴｉＮ膜２２を堆積し、更に、Ｔｉ
Ｎ膜２２上にＣｕ層２４を堆積して、配線溝２０を埋め
込む。
【００２２】次に、Ｃｕ層２４及びＴｉＮ膜２２にＣＭ
Ｐを施して、プラズマＳｉＯ2 膜１６を露出させるまで
研削し、図５（ｅ）に示すように、上面を露出させ、底
部で導通プラグ（図示せず）に電気的に接触し、両側で
ＳｉＯ2 膜１４に埋め込まれた第１Ｃｕ配線２４を形成
する。更に、基板面に層間絶縁膜としてＢＰＳＧ等のＳ
ｉＯ2 膜２６を成膜し、続いてフォトレジスト膜２８を
成膜し、パターニングしてマスク２８を形成する。次い
で、図６（ｆ）に示すように、酸素プラズマエッチング
法によりＳｉＯ2 膜２６をエッチングして、第１Ｃｕ配
線２４を露出させるスルーホール３０を形成する。本実
施形態例では、フォトレジストとして、住友化学（株）
製のＰＦＩ−１５を使用した。
Ｐを施して、プラズマＳｉＯ2 膜１６を露出させるまで
研削し、図５（ｅ）に示すように、上面を露出させ、底
部で導通プラグ（図示せず）に電気的に接触し、両側で
ＳｉＯ2 膜１４に埋め込まれた第１Ｃｕ配線２４を形成
する。更に、基板面に層間絶縁膜としてＢＰＳＧ等のＳ
ｉＯ2 膜２６を成膜し、続いてフォトレジスト膜２８を
成膜し、パターニングしてマスク２８を形成する。次い
で、図６（ｆ）に示すように、酸素プラズマエッチング
法によりＳｉＯ2 膜２６をエッチングして、第１Ｃｕ配
線２４を露出させるスルーホール３０を形成する。本実
施形態例では、フォトレジストとして、住友化学（株）
製のＰＦＩ−１５を使用した。
【００２３】続いて、プラズマアッシング装置５０を用
いて、上述の酸素プラズマアッシングと同じようにして
同じ条件で、酸素プラズマアッシングによりマスク２８
を除去する。このとき、第１Ｃｕ配線２４は、スルーホ
ール３０を介して酸素プラズマ雰囲気に露出している。
いて、上述の酸素プラズマアッシングと同じようにして
同じ条件で、酸素プラズマアッシングによりマスク２８
を除去する。このとき、第１Ｃｕ配線２４は、スルーホ
ール３０を介して酸素プラズマ雰囲気に露出している。
【００２４】続いて、図６（ｇ）に示すように、基板全
面にバリア層としてＴｉＮ膜３２を堆積し、続いてＴｉ
Ｎ膜３２上にＣｕ層３４を堆積する。
面にバリア層としてＴｉＮ膜３２を堆積し、続いてＴｉ
Ｎ膜３２上にＣｕ層３４を堆積する。
【００２５】次に、ＴｉＮ膜３２及びＣｕ層３４にＣＭ
Ｐを施して、ＳｉＯ2 膜２６を露出させるまでＣｕ層３
４及びＴｉＮ膜３２を研削し、図６（ｈ）に示すよう
に、スルーホール３０を埋め込んだＣｕプラグ３４を形
成する。更に、プラズマＳｉＯ2 膜３８を成膜し、第１
Ｃｕ配線２４の形成と同様にして、配線溝を形成し、Ｔ
ｉＮ膜４０、次いでＣｕ層４２を堆積して、ＣＭＰを施
して、第２Ｃｕ配線４２を形成する。第２Ｃｕ配線４２
のための配線溝の形成の際に形成したエッチングマスク
の除去には、プラズマアッシング装置５０を用いて、マ
スク２８を除去する際の酸素プラズマアッシングと同じ
ようにして同じ条件で、酸素プラズマアッシングにより
エッチングマスクを除去する。このとき、Ｃｕプラグ３
４は、配線溝を介して酸素プラズマ雰囲気に露出してい
る。
Ｐを施して、ＳｉＯ2 膜２６を露出させるまでＣｕ層３
４及びＴｉＮ膜３２を研削し、図６（ｈ）に示すよう
に、スルーホール３０を埋め込んだＣｕプラグ３４を形
成する。更に、プラズマＳｉＯ2 膜３８を成膜し、第１
Ｃｕ配線２４の形成と同様にして、配線溝を形成し、Ｔ
ｉＮ膜４０、次いでＣｕ層４２を堆積して、ＣＭＰを施
して、第２Ｃｕ配線４２を形成する。第２Ｃｕ配線４２
のための配線溝の形成の際に形成したエッチングマスク
の除去には、プラズマアッシング装置５０を用いて、マ
スク２８を除去する際の酸素プラズマアッシングと同じ
ようにして同じ条件で、酸素プラズマアッシングにより
エッチングマスクを除去する。このとき、Ｃｕプラグ３
４は、配線溝を介して酸素プラズマ雰囲気に露出してい
る。
【００２６】本実施形態例のように、酸素プラズマアッ
シングによりマスク１８、２８の全層をプラズマ剥離す
ることは、必ずしも必要ではなく、例えばマスク１８、
２８の一部上層を酸素プラズマアッシングによりプラズ
マ剥離し、次いで残部を洗浄液、例えばアセトン等の有
機溶剤により除去しても良い。
シングによりマスク１８、２８の全層をプラズマ剥離す
ることは、必ずしも必要ではなく、例えばマスク１８、
２８の一部上層を酸素プラズマアッシングによりプラズ
マ剥離し、次いで残部を洗浄液、例えばアセトン等の有
機溶剤により除去しても良い。
【００２７】
【発明の効果】本発明によれば、Ｃｕ配線が露出した状
態で、酸素プラズマアッシングによりエッチングマスク
の少なくとも表層を除去する際に、基板温度を１６０℃
未満、ＲＦ出力を基板面の１cm2 当たり０．７Ｗ以下に
することにより、Ｃｕ配線の酸化を防止して電気抵抗の
低いＣｕ配線構造を実現することができる。Ｃｕ配線構
造の形成に本発明方法を適用することにより、半導体装
置の高集積化及び微細化を一層進めることができる。
態で、酸素プラズマアッシングによりエッチングマスク
の少なくとも表層を除去する際に、基板温度を１６０℃
未満、ＲＦ出力を基板面の１cm2 当たり０．７Ｗ以下に
することにより、Ｃｕ配線の酸化を防止して電気抵抗の
低いＣｕ配線構造を実現することができる。Ｃｕ配線構
造の形成に本発明方法を適用することにより、半導体装
置の高集積化及び微細化を一層進めることができる。
【図１】プラズマアッシングの際の基板温度と銅酸化膜
の膜厚の関係を示すグラフである。
の膜厚の関係を示すグラフである。
【図２】レジスト剥離レートと基板温度との関係を示す
グラフである。
グラフである。
【図３】プラズマアッシング装置の構成を示す模式図で
ある。
ある。
【図４】図４（ａ）から図４（ｄ）は、それぞれ、２層
Ｃｕ配線構造を形成する際の各工程を示す基板断面図で
ある。
Ｃｕ配線構造を形成する際の各工程を示す基板断面図で
ある。
【図５】図５（ｅ）から図５（ｇ）は、それぞれ、図４
（ｄ）に続く、２層Ｃｕ配線構造を形成する際の各工程
を示す基板断面図である。
（ｄ）に続く、２層Ｃｕ配線構造を形成する際の各工程
を示す基板断面図である。
【図６】図６（ｈ）及び図５（ｉ）は、それぞれ、図５
（ｇ）に続く、２層Ｃｕ配線構造を形成する際の各工程
を示す基板断面図である。
（ｇ）に続く、２層Ｃｕ配線構造を形成する際の各工程
を示す基板断面図である。
１２ シリコン基板 １４ ＳｉＯ2 膜 １６ プラズマＳｉＯ2 膜 １８ フォトレジスト膜、マスク ２０ 溝 ２２ ＴｉＮ膜 ２４ Ｃｕ層、第１Ｃｕ配線 ２６ ＳｉＯ2 膜 ２８ フォトレジスト膜、マスク ３０ スルーホール ３２ ＴｉＮ膜 ３４ タングステン層、Ｃｕ層、タングステン・プラ
グ、Ｃｕプラグ ３８ プラズマＳｉＯ2 膜 ４０ ＴｉＮ膜 ４２ Ｃｕ層、第２Ｃｕ配線 ５０ プラズマアッシング装置 ５２ アッシング・チャンバ ５４ 上部電極 ５６ 下部電極 ５８ 真空ポンプ ６０ ＲＦ電源 ６２ ガス供給系統 ６４ ガスボンベ ６６ マスフローコントローラ
グ、Ｃｕプラグ ３８ プラズマＳｉＯ2 膜 ４０ ＴｉＮ膜 ４２ Ｃｕ層、第２Ｃｕ配線 ５０ プラズマアッシング装置 ５２ アッシング・チャンバ ５４ 上部電極 ５６ 下部電極 ５８ 真空ポンプ ６０ ＲＦ電源 ６２ ガス供給系統 ６４ ガスボンベ ６６ マスフローコントローラ
Claims (7)
- 【請求項１】 半導体装置のためのＣｕ配線を基板上に
形成する方法であって、 パターニングに使ったエッチングマスクの少なくとも表
層を、Ｃｕ配線が露出した状態で、酸素プラズマアッシ
ングにより除去する際、基板温度を１６０℃未満、プラ
ズマアッシング装置に印加するＲＦ出力を基板面の１cm
2 当たり０．７Ｗ以下にすることを特徴とする配線の形
成方法。 - 【請求項２】 基板上に第１の絶縁膜を成膜し、続いて
第１の絶縁膜に配線パターンを転写して、上方に開口し
た第１の配線溝を第１の絶縁膜に形成する第１の配線溝
形成工程と、 次いで、基板全面にＣｕを堆積して第１のＣｕ層を形成
しつつ第１の配線溝をＣｕで埋め込む第１のＣｕ堆積工
程と、 基板に堆積した第１のＣｕ層にＣＭＰ処理を施して、第
１の絶縁膜を露出させるまで第１のＣｕ層を研削し、上
面で露出し、両側面で第１の絶縁膜中に埋め込まれた第
１のＣｕ配線を形成する第１のＣＭＰ工程と第１のＣｕ
配線上を含む基板上に第１の層間絶縁膜を成膜し、次い
で第１の層間絶縁膜にスルーホールパターンを転写し
て、上方に開口し、底部で第１のＣｕ配線を露出させた
第１のスルーホールを第１の層間絶縁膜に開口する第１
の開口工程と第１のスルーホールを介して第１のＣｕ配
線を露出させた状態で、酸素プラズマアッシングにより
エッチングマスクの少なくとも表層を除去する第１のプ
ラズマアッシング工程とを備えて、半導体装置のための
Ｃｕ配線を基板上に形成する方法であって、第１のプラ
ズマアッシング工程での基板温度を１６０℃未満、プラ
ズマアッシング装置に印加するＲＦ出力を基板面の１cm
2 当たり０．７Ｗ以下にすることを特徴とする配線の形
成方法。 - 【請求項３】 請求項２に記載のプラズマアッシング工
程に次いで、基板全面にＣｕを堆積して第２のＣｕ層を
形成しつつ第１のスルーホールをＣｕで埋め込む第２の
Ｃｕ堆積工程と、 基板に堆積した第２のＣｕ層にＣＭＰ処理を施して、第
１の層間絶縁膜を露出させるまで第２のＣｕ層を除去
し、上面を露出するともに第１の層間絶縁膜を貫通して
底部で第１のＣｕ配線に接触するＣｕプラグを形成する
第２のＣＭＰ工程と基板上に第２の絶縁膜を成膜し、次
いで第２の絶縁膜に配線パターンを転写して、上方に開
口し、底部でＣｕプラグを露出させた第２の配線溝を第
２の絶縁膜に形成する第２の配線溝形成工程と、 第２の配線溝を介してＣｕプラグを露出させた状態で、
酸素プラズマアッシングによりエッチングマスクの少な
くとも表層を除去する第２のプラズマアッシング工程と
を備え、 第２のプラズマアッシング工程での基板温度を１６０℃
未満、プラズマアッシング装置に印加するＲＦ出力を基
板面の１cm2 当たり０．７Ｗ以下にすることを特徴とす
る請求項２に記載の配線の形成方法。 - 【請求項４】 前記基板上に前記第１又は第２絶縁膜と
前記第１又は第２の層間絶縁膜を足し合わせた膜厚に相
当する第３の絶縁膜を成膜し、配線パターンを転写し、
上方に開口した配線溝を前記第３の絶縁膜に形成し、 次いで、前記絶縁膜にスルーホールパターンを転写し
て、上方に開口し、底部で下層配線を露出させたスルー
ホールを第３の絶縁膜に開口する開口工程と、 次いで、基板全面にＣｕを堆積してＣｕ堆積層を形成し
つつ配線溝とスルーホールを同時にＣｕで埋め込むＣｕ
堆積工程と、 基板に堆積した前記Ｃｕ堆積層にＣＭＰ処理を施して、
第３の絶縁膜を露出させるまでＣｕ堆積層を研削し、上
面で露出し、両側面で第３の絶縁膜中に埋め込まれたＣ
ｕ配線及びＣｕプラグを形成するＣＭＰ工程とを備え、 Ｃｕ配線及びＣｕプラグ上を含む基板上に層間絶縁膜を
成膜し、次いで層間絶縁膜にスルーホールパターンを転
写して、上方に開口し、底部でＣｕ配線を露出させたス
ルーホールを層間絶縁膜に開口する開口工程と、 スルーホールを介してＣｕ配線を露出させた状態で、酸
素プラズマアッシングによりエッチングマスクの少なく
とも表層を除去するプラズマアッシング工程とを備え
て、半導体装置のためのＣｕ配線を基板上に形成する方
法であって、 プラズマアッシング工程での基板温度を１６０℃未満、
プラズマアッシング装置に印加するＲＦ出力を基板面の
１cm2 当たり０．７Ｗ以下にすることを特徴とする請求
項２又は３に記載の配線の形成方法。 - 【請求項５】 プラズマアッシング工程では、エッチン
グマスクの少なくとも表層を酸素プラズマアッシングに
より除去し、洗浄液によるウエット洗浄処理により残部
を除去することを特徴とする請求項１から４のうちのい
ずれか１項に記載の配線の形成方法。 - 【請求項６】 プラズマアッシング工程では、エッチン
グマスクの全層を酸素プラズマアッシングにより除去す
ることを特徴とする請求項１から４のうちのいずれか１
項に記載の配線の形成方法。 - 【請求項７】 上部電極と、基板を載せた下部電極とを
有し、電極間に酸素プラズマを生成するチャンバを備
え、基板上のフォトレジスト膜を酸素プラズマにより除
去する平行平板型のプラズマアッシング装置であって、 下部電極上の基板温度が１６０℃未満、上部電極と下部
電極との間に印加されるＲＦ出力が基板面の１cm2 当た
り０．７Ｗ以下であることを特徴とするプラズマアッシ
ング装置。
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