JP2002208633A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2002208633A
JP2002208633A JP2001002965A JP2001002965A JP2002208633A JP 2002208633 A JP2002208633 A JP 2002208633A JP 2001002965 A JP2001002965 A JP 2001002965A JP 2001002965 A JP2001002965 A JP 2001002965A JP 2002208633 A JP2002208633 A JP 2002208633A
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interlayer insulating
insulating film
film
connection holes
conductive material
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Shinichi Imai
伸一 今井
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Panasonic Holdings Corp
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 配線ピッチの狭い半導体装置において、互い
に隣接する接続孔同士が繋がることによる配線のショー
トを抑制・防止する。 【解決手段】 半導体基板１上に、配線層２を、続いて
層間絶縁膜３を形成し、層間絶縁膜３を平坦化する。次
に、開口部５を形成したレジスト膜４をエッチングマス
クとして層間絶縁膜３をドライエッチングすることによ
って、配線層２もしくは不純物拡散領域に達する接続孔
７を形成する。次に、基板上に導体材料膜８を堆積す
る。次に、層間絶縁膜３の表面が露出するまで導体材料
膜８を平坦化し、接続孔７に埋め込まれた導体材料膜８
からなるプラグ９を形成する。さらに基板表面を研磨す
ることによって、テーパー状に形成された接続孔７の上
部の層間絶縁膜３を除去する。このことによって、互い
に隣接する接続孔７の上部を分離する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、その微細化対策に関する。
【０００２】
【従来の技術】近年、半導体デバイスの集積度の向上は
目覚しいものがある。集積度の向上とともに、配線ピッ
チはどんどん狭くなっている。配線ピッチが狭くなる
と、配線層間を貫通する接続孔においても、互いに隣接
する接続孔の間の層間絶縁膜の最小幅（接続孔の分離
幅）が狭くなる。つまり、接続孔に埋め込まれた導体材
料膜からなり、配線層間を接続するプラグにおいても、
プラグの分離幅が狭くなる。
【０００３】例えば、デザインルールが０．１８μｍの
デバイスでは、配線ピッチが０．４７μｍで、接続孔
（プラグ）の直径は０．２６μｍである。従って、接続
孔の分離幅（プラグの分離幅）は、０．２１μｍであ
る。このような接続孔の分離幅の狭い半導体デバイスを
製造する場合、密集した多数の接続孔を形成するため
に、接続孔に対応する密集した多数の開口部を有するエ
ッチングマスクを作製する必要がある。しかし、エッチ
ングマスクを作製するためにレジスト膜をパターニング
する際には、開口部の上部が下部よりも拡がった形状に
なりやすい。つまり、開口部の断面形状がテーパー状に
形成されやすい。例えば、膜厚０．７μｍのレジスト膜
を用いて、直径０．２６μｍの接続孔を形成する場合、
レジスト膜のパターニングにおいて開口部の上部の直径
が１０％（０．０２６μｍ）広がると、開口部の側壁の
基板表面からの傾き角度（テーパー角）は８９°にな
る。
【０００４】テーパー状の断面形状を有する開口部は、
例えば、リソグラフィー工程におけるパターニングの際
に、設定されている中央値からフォーカス値がずれたと
きに形成される。このようなテーパー状の断面形状を有
する開口部が形成されると、互いに隣接する開口部の間
に位置するレジスト膜の膜厚が、塗布した時のレジスト
膜の膜厚よりも薄くなり、互いに隣接する開口部の上部
が繋がることがある。
【０００５】上記のようなレジスト膜をエッチングマス
クとして層間絶縁膜をエッチングすることによって接続
孔を形成すると、接続孔の上部が下部よりも拡がった形
状になりやすい。つまり、上部がテーパー状の断面形状
を有する接続孔が形成される。
【０００６】図１１は従来の半導体装置の製造方法を示
す模式的な断面図および上面図であり、工程（ａ）、
（ｂ）および（ｄ）の断面図は、それぞれ上面図のα11
−α11、β11−β11、δ11−δ11線に沿った断面を表す
図である。
【０００７】まず、図１１（ａ）に示す工程で、半導体
基板１に不純物拡散領域（不図示）を形成し、スイッチ
ングトランジスタ等（不図示）を形成する。次いで、半
導体基板１上に配線層２を形成し、さらに基板上に層間
絶縁膜３を形成する。
【０００８】次に、層間絶縁膜３を化学的機械研磨法
（Ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈｉｎｇ：以下、ＣＭＰ法と称す）によって平坦化し
た後に、レジスト膜４を形成する。次いで、フォトリソ
グラフィーによってレジスト膜４に接続孔に対応する開
口部５を形成する。このとき、開口部５の側壁６が基板
表面に対して垂直である断面形状となることが理想的で
ある。しかし、実際は上述のように、わずかに順テーパ
ー形状となることが多い。
【０００９】次に、図１１（ｂ）に示す工程で、上記の
レジスト膜４をエッチングマスクとするエッチングによ
って層間絶縁膜３に接続孔７を形成する。このとき、エ
ッチング後の接続孔７の上部が、テーパー状に形成され
る。
【００１０】次に、図１１（ｃ）に示す工程で、基板上
に導体材料膜８（例えば、ポリシリコン、タングステン
および銅等）を堆積する。
【００１１】次に、図１１（ｄ）に示す工程で、ＣＭＰ
法を用いて層間絶縁膜３の表面が露出するまで導体材料
膜８を平坦化し、接続孔７に埋め込まれた導体材料膜８
からなるプラグ９を形成する。
【００１２】以上の工程によって、半導体装置１００を
作製する。
【００１３】
【発明が解決しようとする課題】しかしながら、上述の
従来の半導体装置の製造方法では、図１１（ｂ）の平面
図に示すように、互いに隣接する接続孔の上部が繋がっ
てしまうことがある。このため、図１１（ｄ）の平面図
に示すように、互いに隣接するプラグの上部が繋がり、
これらのプラグ間でショートが起こるという不具合が生
じやすい。
【００１４】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、複数の導体層を備える基板上に層間絶縁膜を
堆積する工程（ａ）と、上端部にテーパー部を有し、上
記層間絶縁膜を貫通して上記複数の導体層のそれぞれに
到達する複数の接続孔を形成する工程（ｂ）と、 上記
複数の接続孔の内部を含む上記層間絶縁膜上に導体材料
膜を堆積する工程（ｃ）と、上記層間絶縁膜の表面が露
出するまで上記導体材料膜を除去することによって、上
記複数の接続孔を埋める上記導体材料膜からなる複数の
プラグを形成する工程（ｄ）と、上記工程（ｄ）で露出
した上記層間絶縁膜のうち、上記テーパー部を除去する
工程（ｅ）とを含む。
【００１５】このことによって、複数の接続孔を形成す
る工程（ｂ）で互いに隣接する接続孔の上部が繋がって
いる場合でも、接続孔を埋めるプラグがショートする不
具合を防止することができる。
【００１６】本発明の別の半導体装置の製造方法は、複
数の導体層を備える基板上に層間絶縁膜を堆積する工程
（ａ）と、基板上に第１導体材料膜を堆積する工程
（ｂ）と、 上記第１導体材料膜および上記層間絶縁膜
を貫通して、上記複数の導体層のそれぞれに到達する複
数の接続孔を形成する工程（ｃ）と、上記複数の接続孔
の内部を含む上記層間絶縁膜上および上記第１導体材料
膜上に第２導体材料膜を堆積する工程（ｄ）と、上記層
間絶縁膜の表面が露出するまで上記第２導体材料膜およ
び上記第１導体材料膜を除去することによって、上記複
数の接続孔を埋める上記導体材料膜からなる複数のプラ
グを形成する工程（ｅ）とを含む。
【００１７】このことによって、接続孔の形成工程で互
いに隣接する接続孔の上部が繋がっている場合でも、接
続孔を埋めるプラグがショートする不具合を防止するこ
とができる。特に、第１および第２導体材料膜を平坦化
するだけで、互いに隣接する接続孔を分離することがで
きる。つまり、第１および第２導体材料膜に応じた条件
に調整された方法で層間絶縁膜を平坦化することがな
い。従って、第１および第２導体材料膜に応じた条件に
調整された方法で層間絶縁膜を平坦化することによる不
具合が生じる場合に、特に好適に用いることができる。
【００１８】本発明の別の半導体装置の製造方法は、複
数の導体層を備える基板上に層間絶縁膜を堆積する工程
（ａ）と、上端部にテーパー部を有し、上記層間絶縁膜
を貫通して上記複数の導体層のそれぞれに到達する複数
の接続孔を形成する工程（ｂ）と、上記層間絶縁膜のう
ち、上記テーパー部を除去する工程（ｃ）と、上記複数
の接続孔の内部を含む上記層間絶縁膜上に導体材料膜を
堆積する工程（ｄ）と、上記層間絶縁膜の表面が露出す
るまで上記導体材料膜を除去することによって、上記複
数の接続孔を埋める上記導体材料膜からなる複数のプラ
グを形成する工程（ｅ）とを含む。
【００１９】導体材料膜を堆積する前に、層間絶縁膜の
うち、テーパー部を除去することによって、互いに隣接
する接続孔を分離することができる。従って、接続孔を
埋めるプラグがショートする不具合を防止することがで
きる。
【００２０】上記工程（ｃ）では、エッチングまたは化
学的機械研磨法によって上記テーパー部を除去してもよ
い。
【００２１】本発明の別の半導体装置の製造方法は、複
数の導体層を備える基板上に層間絶縁膜を堆積する工程
（ａ）と、上端部にテーパー部を有し、上記層間絶縁膜
を貫通して上記複数の導体層のそれぞれに到達する複数
の接続孔を形成する工程（ｂ）と、上記複数の接続孔の
内部に有機材料膜を埋め込む工程（ｃ）と、上記層間絶
縁膜のうち、上記テーパー部を除去する工程（ｄ）と、
上記有機材料膜を除去する工程（ｅ）と、上記複数の接
続孔の内部を含む上記層間絶縁膜上に導体材料膜を堆積
する工程（ｆ）と、上記層間絶縁膜の表面が露出するま
で上記導体材料膜を除去することによって、上記複数の
接続孔を埋める上記導体材料膜からなる複数のプラグを
形成する工程（ｇ）とを含む。
【００２２】導体材料膜を堆積する前に、層間絶縁膜の
テーパー部を除去することによって、互いに隣接する接
続孔を分離することができる。従って、接続孔を埋める
プラグがショートする不具合を防止することができる。
特に、基板全面に亘ってＣＭＰ法によって平坦化を行な
う場合、接続孔の内部にスラリーが残ることがある。高
アスペクト比の接続孔が形成されている場合、スラリー
の除去が困難となる場合があるが、本発明によれば、接
続孔の内部は有機材料膜が埋め込まれているので、ＣＭ
Ｐ法で使用するスラリーが接続孔の内部に残ること無
い。従って、プラグの形成の際に導体材料膜の中にスラ
リーが不純物として混在することを抑制・防止できる。
【００２３】上記工程（ｄ）では、エッチングまたは化
学的機械研磨法によって上記テーパー部を除去してもよ
い。
【００２４】本発明の別の半導体装置の製造方法は、複
数の導体層を備える基板上に層間絶縁膜を堆積する工程
（ａ）と、上記層間絶縁膜上にレジスト膜を塗布し、上
記レジスト膜をパターニングすることによって複数の接
続孔を有するエッチングマスクを形成する工程（ｂ）
と、上記エッチングマスクを用いたエッチングによっ
て、上記層間絶縁膜を貫通して上記複数の導体層のそれ
ぞれに到達する複数の接続孔を形成する工程（ｃ）と、
上記複数の接続孔の内部を含む上記層間絶縁膜上に導体
材料膜を堆積する工程（ｄ）と、上記層間絶縁膜の表面
が露出するまで上記導体材料膜を除去することによっ
て、上記複数の接続孔を埋める上記導体材料膜からなる
プラグを形成する工程（ｅ）とを含み、上記工程（ｂ）
では、上記レジスト膜を上記工程（ｃ）で形成される上
記複数の接続孔の上端部がテーパー状にならない膜厚で
塗布する。
【００２５】レジスト膜を工程（ｃ）で形成される複数
の接続孔の上部がテーパー状にならない膜厚で塗布する
ことで、接続孔をエッチングによって形成する工程で、
隣接する接続孔の上部が繋がらないように加工すること
によって、接続孔の内部に導体材料膜を埋め込む前後
に、上部で繋がった接続孔を分離するための追加工程が
発生しない。従って、プラグのショートを抑制・防止
し、尚かつ製造コストを削減することができる。
【００２６】上記工程（ｃ）では、上記複数の接続孔の
側壁に位置する上記レジスト膜のエッチング速度に対す
る上記層間絶縁膜のエッチング速度の比が３．５以上で
あることが好ましい。
【００２７】本発明の半導体装置は、複数の導体層を備
える基板と、上記基板上に設けられた層間絶縁膜と、上
記層間絶縁膜に貫通して設けられ、上記複数の導体層の
それぞれに到達する複数のプラグとを備え、上記複数の
プラグのうち、任意の互いに隣接する２つのプラグは層
間絶縁膜によって分離され、且つ、最短距離で互いに隣
接する２つのプラグの間に位置する層間絶縁膜の幅は
０．３０μｍ以下である。
【００２８】このことによって、プラグのショートが抑
制・防止された半導体装置が得られる。
【００２９】
【発明の実施の形態】以下、図面を参照しながら本発明
による実施形態を説明する。簡単のため、各実施形態に
共通する構成要素は、同一の参照符号で示す。
【００３０】（実施形態１）図１は、実施形態１の半導
体装置１０の製造方法を示す模式的な断面図および上面
図であり、工程（ａ）、（ｂ）、（ｄ）および（ｅ）の
断面図は、それぞれ上面図のα1−α1、β1−β1、δ1
−δ1およびε1−ε1線に沿った断面を表す図である。
【００３１】まず、図１（ａ）に示す工程で、半導体基
板１に不純物拡散領域（不図示）を形成し、スイッチン
グトランジスタ等（不図示）を形成する。次いで、半導
体基板１上に配線層２を形成する。本実施形態では、配
線層の配線ピッチは０．４７μｍである。
【００３２】次に、半導体基板１上に層間絶縁膜３を形
成する。本実施形態では、層間絶縁膜３として酸化膜を
用いている。次に、層間絶縁膜３を、ＣＭＰ法を用いて
平坦化する。この後、層間絶縁膜３を覆うようにレジス
ト膜４を形成する。続いて、フォトリソグラフィーによ
ってレジスト膜４に開口部５を形成する。開口部５の側
壁６は、下方に向かってテーパー状に形成される。
【００３３】次に、図１（ｂ）に示す工程で、開口部５
を形成したレジスト膜４をエッチングマスクとして層間
絶縁膜３をドライエッチングすることによって、配線層
２もしくは不純物拡散領域（不図示）に達する接続孔７
を形成する。図１（ｂ）の上面図に示すように、エッチ
ング後の接続孔７の上部は、上述のように、テーパー状
に形成されやすい。このため、互いに隣接する接続孔７
の上部が繋がることがある。
【００３４】次に、図１（ｃ）に示す工程で、基板上に
導体材料膜８（例えば、ポリシリコン、タングステン
膜、銅等）を堆積する。
【００３５】次に、図１（ｄ）に示す工程で、ＣＭＰ法
を用いて層間絶縁膜３の表面が露出するまで導体材料膜
８を平坦化し、接続孔７に埋め込まれた導体材料膜８か
らなるプラグ９を形成する。
【００３６】次に、図１（ｅ）に示す工程で、ＣＭＰ法
によってさらに研磨（オーバー研磨）することによっ
て、テーパー状に形成された接続孔７の上部の層間絶縁
膜３を除去する。このことによって、互いに隣接する接
続孔７の上部を分離する。
【００３７】以上の工程によって、半導体装置１０を作
製する。
【００３８】本実施形態によれば、半導体装置１０の製
造において、接続孔７の形成工程で互いに隣接する接続
孔７の上部が繋がっている場合でも、接続孔７を埋める
プラグ９がショートする不具合を防止することができ
る。本実施形態の方法は、最短距離で互いに隣接する２
つのプラグの間に位置する層間絶縁膜の幅が０．３０μ
ｍ以下である半導体装置の製造に有効であり、特に、配
線層２の配線ピッチが０．５０μｍ以下である半導体装
置の製造において著効を発揮する。
【００３９】（実施形態２）図２は、実施形態２の半導
体装置２０の製造方法を示す模式的な断面図および上面
図であり、工程（ａ）、（ｂ）および（ｄ）の断面図
は、それぞれ上面図のα2−α2、β2−β2、δ2−δ2線
に沿った断面を表す図である。
【００４０】まず、図２（ａ）に示す工程で、半導体基
板１に不純物拡散領域（不図示）を形成し、スイッチン
グトランジスタ等（不図示）を形成する。次いで、半導
体基板１上に配線層２を形成する。本実施形態では、配
線層２の配線ピッチは０．４７μｍである。
【００４１】次に、半導体基板１上に層間絶縁膜３を形
成する。本実施形態では、層間絶縁膜３として酸化膜を
用いている。続いて、層間絶縁膜３をＣＭＰを用いて平
坦化する。次に、層間絶縁膜３を覆うように導体材料膜
１１を形成する。この後、導体材料膜１１を覆うように
レジスト膜４を形成する。続いて、フォトリソグラフィ
ーによってレジスト膜４に開口部５を形成する。開口部
５の側壁６は、上面図に示すように、下方に向かってテ
ーパー状に形成される。
【００４２】次に、図２（ｂ）に示す工程で、開口部５
を形成したレジスト膜４をエッチングマスクとして、ま
ずフッ素または塩素を主成分とし、活性種を含むプラズ
マエッチングによって、導体材料膜１１をエッチングす
る。続いて、層間絶縁膜３をドライエッチングすること
によって、配線層２もしくは不純物拡散領域（不図示）
に達する接続孔７を形成する。図２（ｂ）の上面図に示
すように、エッチング後の接続孔７の上部、つまり導体
材料膜１１の部分は、上述のように、テーパー状に形成
されやすい。このため、互いに隣接する接続孔７の上部
が繋がることがある。
【００４３】次に、図２（ｃ）に示す工程で、基板上に
導体材料膜８を堆積する。
【００４４】次に、図２（ｄ）に示す工程で、ＣＭＰ法
を用いて平坦化を行なう。ＣＭＰ法では導体材料膜１１
を除去し、層間絶縁膜３の表面が露出するまで行なう。
このことによって、導体材料膜８からなるプラグ９を形
成する。
【００４５】以上の工程によって、半導体装置２０を作
製する。
【００４６】なお、本実施形態では導体材料膜８および
１１として、タングステンを用いたが、タングステンの
代わりにポリシリコンなどを用いてもよい。
【００４７】本実施形態によれば、半導体装置２０の製
造において、接続孔７の形成工程で互いに隣接する接続
孔７の上部が繋がっている場合でも、接続孔７を埋める
プラグ９がショートする不具合を防止することができ
る。最短距離で互いに隣接する２つのプラグの間に位置
する層間絶縁膜の幅が０．３０μｍ以下である半導体装
置の製造に有効であり、特に、配線層２の配線ピッチが
０．５０μｍ以下である半導体装置の製造において著効
を発揮する。
【００４８】さらに、本実施形態では、導体材料膜８お
よび１１をＣＭＰ法によって平坦化するだけで、互いに
隣接する接続孔７を分離することができる。つまり、導
体材料膜８および１１に応じた条件に調整されたＣＭＰ
法で層間絶縁膜３を平坦化することがない。従って、導
体材料膜８および１１に応じた条件に調整されたＣＭＰ
法で層間絶縁膜３を平坦化することによる不具合が生じ
る場合に、特に好適に用いることができる。さらに、導
体材料膜８および１１と層間絶縁膜３との２層構造とす
ることによって、ＣＭＰ研磨の際のエンドポイントもと
りやすくなる。
【００４９】なお、導体材料膜８および１１には、それ
ぞれ別の材料を用いても構わないが、同じ材料を用いる
ことが好ましい。このことによって、ＣＭＰ法による研
磨条件（スラリー種など）を同一にすることができる。
【００５０】（実施形態３）図３は、実施形態３の半導
体装置３０の製造方法を示す模式的な断面図および上面
図であり、工程（ａ）、（ｂ）、（ｃ）および（ｅ）の
断面図は、それぞれ上面図のα3−α3、β3−β3、γ3
−γ3、ε3−ε3線に沿った断面を表す図である。
【００５１】図３（ａ）および（ｂ）に示すように、層
間絶縁膜３に接続孔７を形成する工程は上記実施形態１
と同じである。
【００５２】次に、図３（ｃ）に示す工程で、基板全面
に亘ってエッチバックを行なう。このとき、接続孔７の
上部のテーパー状部が除去される。このことによって、
互いに隣接する接続孔を分離できる。本実施形態では、
基板全面に亘るエッチバックの手段としてＣＭＰ法を用
いているが、ＣＭＰ法に代えてプラズマエッチングによ
る基板全面のエッチングを行なってもよい。特にＣＭＰ
法は、上部のテーパー部分を効率的に取り除くことがで
きるので好ましい。
【００５３】次に、図３（ｄ）に示す工程で、導体材料
膜８を基板上に堆積する。
【００５４】次に、図３（ｅ）に示す工程で、ＣＭＰ法
を用いて層間絶縁膜３の表面が露出するまで導体材料膜
８を平坦化し、接続孔７に埋め込まれた導体材料膜８か
らなるプラグ９を形成する。
【００５５】以上の工程によって、半導体装置３０を作
製する。
【００５６】本実施形態によれば、導体材料膜８を堆積
する前にＣＭＰ等によるエッチバックで接続孔７の上部
のテーパー状部を除去することによって、互いに隣接す
る接続孔７を分離する。従って、接続孔７を埋めるプラ
グ９がショートする不具合を防止することができる。最
短距離で互いに隣接する２つのプラグの間に位置する層
間絶縁膜の幅が０．３０μｍ以下である半導体装置の製
造に有効であり、特に、配線層２の配線ピッチが０．５
０μｍ以下である半導体装置の製造において著効を発揮
する。
【００５７】特に、本実施形態では、導体材料膜８を堆
積する前に行なうエッチバックにおいて、層間絶縁膜３
に条件を最適化したＣＭＰ法を用いることができる。
【００５８】また、本実施形態の半導体装置の製造方法
は、導体材料膜としてプラズマエッチングしにくい銅な
どを用いる場合に特に好適である。
【００５９】一般に、銅をプラズマエッチングするに
は、基板の温度を２００℃以上に高くする必要があるた
め、レジスト膜を用いる方法ではエッチングが難しい。
このため、レジスト膜に代えて温度に対して変形の少な
い膜（例えば、酸化膜などのハードマスク）を用いるこ
とが多い。
【００６０】しかしながら、本実施形態によれば、プラ
ズマエッチング工程が無いので、上記のような問題は生
じない。
【００６１】（実施形態４）図４は、実施形態４の半導
体装置４０の製造方法を示す模式的な断面図および上面
図であり、工程（ａ）、（ｂ）、（ｃ）、（ｄ）および
（ｆ）の断面図は、それぞれ上面図のα4−α4、β4−
β4、γ4−γ4、δ4−δ4、ζ4−ζ4線に沿った断面を
表す図である。
【００６２】図４（ａ）に示すように、層間絶縁膜３に
接続孔７を形成する工程までは上記実施形態１と同じで
ある。
【００６３】次に、図４（ｂ）に示す工程で、レジスト
膜４を除去し、洗浄する。その後、有機材料膜１２（例
えば、レジスト膜またはＡＲＣ（Ａｎｔｉ−ｒｅｆｌｅ
ｃｔｉｖｅ ｃｏａｔｉｎｇ）等）を接続孔７内に埋め
込む。
【００６４】次に、図４（ｃ）に示す工程で、ＣＭＰ法
によってテーパー状に形成された接続孔７の上部の層間
絶縁膜３を除去する。このことによって、互いに隣接す
る接続孔７を分離する。続いて、基板全面を洗浄する。
【００６５】次に、図４（ｄ）に示す工程で、酸素を主
成分とするプラズマエッチングによって、もしくは溶剤
を用いて有機材料膜１２を除去する。
【００６６】次に、図４（ｅ）に示す工程で、基板上に
導体材料膜８（例えば、ポリシリコン、タングステン膜
および銅等）を堆積する。
【００６７】次に、図４（ｆ）に示す工程で、ＣＭＰ法
を用いて層間絶縁膜３の表面が露出するまで導体材料膜
８を平坦化し、接続孔７に埋め込まれた導体材料膜８か
らなるプラグ９を形成する。
【００６８】以上の工程によって、半導体装置４０を作
製する。
【００６９】本実施形態によれば、導体材料膜８を堆積
する前にＣＭＰ等によるエッチバックで接続孔７の上部
のテーパー状部を除去することによって、互いに隣接す
る接続孔７を分離する。従って、接続孔７を埋めるプラ
グ９がショートする不具合を防止することができる。最
短距離で互いに隣接する２つのプラグの間に位置する層
間絶縁膜の幅が０．３０μｍ以下である半導体装置の製
造に有効であり、特に、配線層２の配線ピッチが０．５
０μｍ以下である半導体装置の製造において著効を発揮
する。
【００７０】接続孔７を開口した状態で接続孔７の上部
のテーパー状部をＣＭＰ等によるエッチバックで除去す
る場合、接続孔７の内部にスラリーが残ったり、エッチ
バックによるダメージが入ったりすることがある。通常
はこのスラリーを除去するために洗浄を行なう。しか
し、接続孔７の直径対して層間絶縁膜３の膜厚の比が大
きい、いわゆる高アスペクト比の接続孔７が形成されて
いる場合、スラリーの除去が困難となる場合がある。
【００７１】しかし、本実施形態では、接続孔７の内部
は有機材料膜が埋め込まれているので、ＣＭＰ法で使用
するスラリーが接続孔７の内部に残ること無い。従っ
て、プラグ９の形成の際に導体材料膜の中にスラリーが
不純物として混在することを抑制・防止できる。また、
エッチバックによるダメージを抑制できる。
【００７２】（実施形態５）上述のように、従来の半導
体装置の製造方法では、接続孔の上部が繋がる不具合が
ある。この不具合の原因を、図６（ａ）から（ｄ）を参
照しながら以下にさらに説明する。図６（ａ）から
（ｄ）は、図１１の（ａ）と（ｂ）の間の状態を模式的
に表す図である。
【００７３】開口部５が設けられたレジスト膜４を、図
６（ａ）に示すようにエッチングマスクとして用いるド
ライエッチングの際には、レジスト膜４も同時にエッチ
ングされる。従って、エッチングが進行すると、図６
（ｂ）に示すように、レジスト膜４の膜厚は全体的に薄
くなり、特に、開口部５は、テーパー状にエッチングさ
れる。このため、図６（ｂ）中の矢印Ｂが指す領域のよ
うに、互いに隣接する開口部５の上部が繋がることがあ
る。さらにエッチングが進行すると、図６（ｃ）に示す
ように、テーパー状にエッチングされた開口部５の直径
が大きくなり、開口部５内に位置する層間絶縁膜３の上
部がエッチングされる。つまり、本来開口部５内に位置
していなかった部分の層間絶縁膜３がエッチングされる
こととなる。従って、接続孔７の上部がテーパー状に形
成される。
【００７４】接続孔７の上部にわずかなテーパー状部が
できると、次の工程で導体材料膜８の堆積前に行なう不
活性ガス（アルゴンなど）を用いたスパッタで、わずか
なテーパー状部がさらに大きくなる。このため、互いに
隣接する接続孔７の上部が繋がることがある。
【００７５】上記の現象を式で表すと以下のようにな
る。ここで、図７に示すように、レジスト膜４の初期膜
厚をｔ0、側壁６のレジスト膜４の膜厚をｔ1、レジスト
膜４のテーパー状部のテーパー角度をθ、平坦部のレジ
ストエッチングレートをＲ、エッチング時間をＴとする
と、ｔ1は以下の式（１）で表現できる。
【００７６】ｔ1＝ｔ0−ＲＴ／ｃｏｓθ （１） 接続孔７の上部にテーパー状部が形成されるレジスト膜
４の臨界的な膜厚をｔｃとすると、ｔ1＞ｔｃであると
きにテーパー状部が形成されない。従って、ｔ0−ＲＴ
／ｃｏｓθ＞ｔｃとなる。実験の結果、ｔｃは１５０〜
２００ｎｍの範囲内の値であることがわかっている。つ
まり、最低でも１５０ｎｍのレジスト膜厚があれば、接
続孔７の上部にテーパー状部は形成されない。ただし、
安全を見込んで、２００ｎｍ程度のレジスト膜厚を確保
しておくことが好ましい。従って、ｔｃ＝２００ｎｍと
して、以下の式（２）、 （ｔ0−２００）ｃｏｓθ＞ＲＴ （２） を満足すれば、接続孔７の上部にはテーパー状部は発生
しない。
【００７７】さらに、レジスト膜４のエッチング速度に
対する層間絶縁膜３のエッチング速度の比（選択比）を
ｓとして、エッチングすべき接続孔の層間絶縁膜３の表
面からの深さ（エッチング膜厚）をＬとすると、前述の
式（２）はさらに以下の式（３）のように変形できる。
【００７８】 ｓ＞Ｌ／（（ｔ0−２００）ｃｏｓθ） （３） ここで、Ｌはオーバーエッチング（ＯＥ）を含めた深さ
であり、ＯＥは通常、実際の接続孔７の深さの３０％か
ら７０％の値である。つまり、実際の接続孔７の深さを
ＬaとするとＬ＝Ｌa（１＋ＯＥ／１００）となる。
【００７９】上記式（３）を用いると、接続孔７の上部
にテーパー状部が発生しないために必要な選択比が求め
られる。図８、９、１０にその結果を示す。図８がｔ0
＝７００ｎｍ、図９がｔ0＝５００ｎｍ、図１０がｔ0＝
９００ｎｍの場合を示している。ここで、θはエッチン
グ条件に大きく依存する。イオンエネルギーを大きくす
るとθは大きくなる。イオンエネルギーはセルフバイア
ス値に等しく、また、ドライエッチング装置のカソード
に印加する高周波電力のピークツーピーク電圧の約１／
２にも等しい。
【００８０】図８、９、１０の結果から分かるように、
いずれの場合も、一般的な深さ（約５００ｎｍ）の接続
孔７を形成するためには、選択比ｓが３．５以上であれ
ばよいことが分かる。
【００８１】本実施形態は、以上の点に着目して実施し
ている。本実施形態による半導体装置の製造方法を、図
５（ａ）から（ｄ）を参照しながら以下に説明する。
【００８２】図５は、実施形態５の半導体装置５０の製
造方法を示す模式的な断面図および上面図であり、工程
（ａ）および（ｄ）の断面図は、それぞれ上面図のα5
−α5およびδ5−δ5線に沿った断面を表す図である。
【００８３】まず、図５（ａ）に示す工程で、半導体基
板１に不純物拡散領域（不図示）を形成し、スイッチン
グトランジスタ等（不図示）を形成する。次いで、半導
体基板１上に配線層２を形成する。本実施形態では、配
線層２の配線ピッチは０．４７μｍである。
【００８４】次に、半導体基板１上に層間絶縁膜３を形
成する。本実施形態では、層間絶縁膜３として酸化膜を
用いている。次に、層間絶縁膜３を、ＣＭＰ法を用いて
平坦化する。この後、層間絶縁膜３を覆うようにレジス
ト膜４を形成する。このとき、上述のように、レジスト
膜４の膜厚は、上記式（２）を満足する厚さとしてお
く。続いて、フォトリソグラフィーによってレジスト膜
４に開口部５を形成する。開口部５の側壁６は、下方に
向かってテーパー状に形成される。
【００８５】次に、図５（ｂ）に示す工程で、開口部５
を形成したレジスト膜４をエッチングマスクとして層間
絶縁膜３をドライエッチングすることによって、配線層
２もしくは不純物拡散領域（不図示）に達する接続孔７
を形成する。このとき、ドライエッチングは、上記式
（３）を満たす条件で行なわれる。
【００８６】次に、図５（ｃ）に示す工程で、基板上に
導体材料膜８（例えば、ポリシリコン、タングステン膜
および銅等）を堆積する。
【００８７】次に、図５（ｄ）に示す工程で、ＣＭＰ法
を用いて層間絶縁膜３の表面が露出するまで導体材料膜
８を平坦化し、接続孔７に埋め込まれた導体材料膜８か
らなるプラグ９を形成する。
【００８８】以上の工程によって、半導体装置５０を作
製する。
【００８９】本実施形態によれば、接続孔の形成におい
て、接続孔の上部が繋がることなく加工することができ
る。最短距離で互いに隣接する２つのプラグの間に位置
する層間絶縁膜の幅が０．３０μｍ以下である半導体装
置の製造に有効であり、特に、配線層２の配線ピッチが
０．５０μｍ以下である半導体装置の製造において著効
を発揮する。
【００９０】特に、本実施形態では、レジスト膜４の膜
厚およびエッチング条件を調整することで、接続孔７を
エッチングによって形成する工程で、隣接する接続孔の
上部が繋がらないように加工する。このことによって、
接続孔７の内部に導体材料膜を埋め込む前後に、上部で
繋がった接続孔７を分離するための追加工程が発生しな
い。従って、プラグのショートを抑制・防止し、尚かつ
製造コストを削減することができる。
【００９１】
【発明の効果】配線ピッチの狭い半導体デバイスにおい
て、接続孔をエッチングによって形成した後に、互いに
隣接する接続孔の上部が繋がっている場合、接続孔内部
に導体材料膜を埋め込む前工程または後工程でＣＭＰま
たは全面プラズマエッチングを用いて接続孔の上部の層
間絶縁膜を除去して隣接する接続孔を分離することによ
って、接続孔を埋めるプラグがショートする不具合を防
止することができる。
【図面の簡単な説明】
【図１】図１は、実施形態１の半導体装置１０の製造方
法を示す模式的な断面図および上面図であり、工程
（ａ）、（ｂ）、（ｄ）および（ｅ）の断面図は、それ
ぞれ上面図のα1−α1、β1−β1、δ1−δ1およびε1
−ε1線に沿った断面を表す図である。
【図２】図２は、実施形態２の半導体装置２０の製造方
法を示す模式的な断面図および上面図であり、工程
（ａ）、（ｂ）および（ｄ）の断面図は、それぞれ上面
図のα2−α2、β2−β2、δ2−δ2線に沿った断面を表
す図である。
【図３】図３は、実施形態３の半導体装置３０の製造方
法を示す模式的な断面図および上面図であり、工程
（ａ）、（ｂ）、（ｃ）および（ｅ）の断面図は、それ
ぞれ上面図のα3−α3、β3−β3、γ3−γ3、ε3−ε3
線に沿った断面を表す図である。
【図４】図４は、実施形態４の半導体装置４０の製造方
法を示す模式的な断面図および上面図であり、工程
（ａ）、（ｂ）、（ｃ）、（ｄ）および（ｆ）の断面図
は、それぞれ上面図のα4−α4、β4−β4、γ4−γ4、
δ4−δ4、ζ4−ζ4線に沿った断面を表す図である。
【図５】図５は、実施形態５の半導体装置５０の製造方
法を示す模式的な断面図および上面図であり、工程
（ａ）および（ｄ）の断面図は、それぞれ上面図のα5
−α5およびδ5−δ5線に沿った断面を表す図である。
【図６】図６は、従来の半導体装置の製造方法を示す模
式的な断面図および上面図であり、工程（ａ）および
（ｄ）における断面図は、それぞれ上面図のα6−α6お
よびδ6−δ6線に沿った断面を表す図である。
【図７】接続孔形成時の開口部および接続孔の上部の拡
大図である。
【図８】図８は、実施形態５における初期レジスト膜厚
７００ｎｍの場合のエッチング膜厚に対する必要選択比
を示す図である。
【図９】図９は、実施形態５における初期レジスト膜厚
５００ｎｍの場合のエッチング膜厚に対する必要選択比
を示す図である。
【図１０】図１０は、実施形態５における初期レジスト
膜厚９００ｎｍの場合のエッチング膜厚に対する必要選
択比を示す図である。
【図１１】図１１は、従来の半導体装置の製造方法を示
す模式的な断面図および上面図であり、工程（ａ）、
（ｂ）および（ｄ）における断面図は、それぞれ上面図
のα 11−α11、β11−β11およびδ11−δ11線に沿った
断面を表す図である。
【符号の説明】
１ 半導体基板 ２ 配線層 ３ 層間絶縁膜 ４ レジスト膜 ５ 開口部 ６ レジスト膜の側壁 ７ 接続孔 ８、１１ 導体材料膜 ９ プラグ １０、２０、３０、４０、５０、１００ 半導体装置 １２ 有機材料膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB01 BB04 BB18 DD08 DD37 DD75 FF01 HH12 HH13 HH14 5F033 JJ04 JJ11 JJ19 KK07 PP15 QQ09 QQ11 QQ12 QQ21 QQ31 QQ35 QQ37 QQ39 QQ48 QQ92 QQ96 RR02 WW00 WW02 XX01 XX02 XX03

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 複数の導体層を備える基板上に層間絶縁
    膜を堆積する工程（ａ）と、 上端部にテーパー部を有し、上記層間絶縁膜を貫通して
    上記複数の導体層のそれぞれに到達する複数の接続孔を
    形成する工程（ｂ）と、 上記複数の接続孔の内部を含む上記層間絶縁膜上に導体
    材料膜を堆積する工程（ｃ）と、 上記層間絶縁膜の表面が露出するまで上記導体材料膜を
    除去することによって、上記複数の接続孔を埋める上記
    導体材料膜からなる複数のプラグを形成する工程（ｄ）
    と、 上記工程（ｄ）で露出した上記層間絶縁膜のうち、上記
    テーパー部を除去する工程（ｅ）と、を含む半導体装置
    の製造方法。
  2. 【請求項２】 複数の導体層を備える基板上に層間絶縁
    膜を堆積する工程（ａ）と、 基板上に第１導体材料膜を堆積する工程（ｂ）と、 上記第１導体材料膜および上記層間絶縁膜を貫通して、
    上記複数の導体層のそれぞれに到達する複数の接続孔を
    形成する工程（ｃ）と、 上記複数の接続孔の内部を含む上記第１導体材料膜上に
    第２導体材料膜を堆積する工程（ｄ）と、 上記層間絶縁膜の表面が露出するまで上記第２導体材料
    膜および上記第１導体材料膜を除去することによって、
    上記複数の接続孔を埋める上記導体材料膜からなる複数
    のプラグを形成する工程（ｅ）と、を含む半導体装置の
    製造方法。
  3. 【請求項３】 複数の導体層を備える基板上に層間絶縁
    膜を堆積する工程（ａ）と、 上端部にテーパー部を有し、上記層間絶縁膜を貫通して
    上記複数の導体層のそれぞれに到達する複数の接続孔を
    形成する工程（ｂ）と、 上記層間絶縁膜のうち、上記テーパー部を除去する工程
    （ｃ）と、 上記複数の接続孔の内部を含む上記層間絶縁膜上に導体
    材料膜を堆積する工程（ｄ）と、 上記層間絶縁膜の表面が露出するまで上記導体材料膜を
    除去することによって、上記複数の接続孔を埋める上記
    導体材料膜からなる複数のプラグを形成する工程（ｅ）
    と、を含む半導体装置の製造方法。
  4. 【請求項４】 請求項３に記載の半導体装置の製造方法
    において、 上記工程（ｃ）では、エッチングまたは化学的機械研磨
    法によって上記テーパー部を除去することを特徴とする
    半導体装置の製造方法。
  5. 【請求項５】 複数の導体層を備える基板上に層間絶縁
    膜を堆積する工程（ａ）と、 上端部にテーパー部を有し、上記層間絶縁膜を貫通して
    上記複数の導体層のそれぞれに到達する複数の接続孔を
    形成する工程（ｂ）と、 上記複数の接続孔の内部に有機材料膜を埋め込む工程
    （ｃ）と、 上記層間絶縁膜のうち、上記テーパー部を除去する工程
    （ｄ）と、 上記有機材料膜を除去する工程（ｅ）と、 上記複数の接続孔の内部を含む上記層間絶縁膜上に導体
    材料膜を堆積する工程（ｆ）と、 上記層間絶縁膜の表面が露出するまで上記導体材料膜を
    除去することによって、上記複数の接続孔を埋める上記
    導体材料膜からなる複数のプラグを形成する工程（ｇ）
    と、を含む半導体装置の製造方法。
  6. 【請求項６】 請求項５に記載の半導体装置の製造方法
    において、 上記工程（ｄ）では、エッチングまたは化学的機械研磨
    法によって上記テーパー部を除去することを特徴とする
    半導体装置の製造方法。
  7. 【請求項７】 複数の導体層を備える基板上に層間絶縁
    膜を堆積する工程（ａ）と、 上記層間絶縁膜上にレジスト膜を塗布し、上記レジスト
    膜をパターニングすることによって複数の接続孔を有す
    るエッチングマスクを形成する工程（ｂ）と、 上記エッチングマスクを用いたエッチングによって、上
    記層間絶縁膜を貫通して上記複数の導体層のそれぞれに
    到達する複数の接続孔を形成する工程（ｃ）と、 上記複数の接続孔の内部を含む上記層間絶縁膜上に導体
    材料膜を堆積する工程（ｄ）と、 上記層間絶縁膜の表面が露出するまで上記導体材料膜を
    除去することによって、上記複数の接続孔を埋める上記
    導体材料膜からなるプラグを形成する工程（ｅ）とを含
    み、 上記工程（ｂ）では、上記レジスト膜を上記工程（ｃ）
    で形成される上記複数の接続孔の上端部がテーパー状に
    ならない膜厚で塗布することを特徴とする半導体装置の
    製造方法。
  8. 【請求項８】 請求項７に記載の半導体装置の製造方法
    において、 上記工程（ｃ）では、上記複数の接続孔の側壁に位置す
    る上記レジスト膜のエッチング速度に対する上記層間絶
    縁膜のエッチング速度の比が３．５以上であることを特
    徴とする半導体装置の製造方法。
  9. 【請求項９】 複数の導体層を備える基板と、 上記基板上に設けられた層間絶縁膜と、 上記層間絶縁膜に貫通して設けられ、上記複数の導体層
    のそれぞれに到達する複数のプラグとを備え、 上記複数のプラグのうち、任意の互いに隣接する２つの
    プラグは層間絶縁膜によって分離され、最短距離で互い
    に隣接する２つのプラグの間に位置する層間絶縁膜の幅
    は０．３０μｍ以下であることを特徴とする半導体装
    置。
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