JP3172832B2 - 半導体装置のキャパシタの製造方法 - Google Patents

半導体装置のキャパシタの製造方法

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JP3172832B2 JP29581197A JP29581197A JP3172832B2 JP 3172832 B2 JP3172832 B2 JP 3172832B2 JP 29581197 A JP29581197 A JP 29581197A JP 29581197 A JP29581197 A JP 29581197A JP 3172832 B2 JP3172832 B2 JP 3172832B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置のキャ
パシタの製造方法に係り、特に高集積半導体装置で蓄電
容量の減少を防止する技術に関する。
【０００２】
【従来の技術】半導体装置の高集積化に伴ってセル面積
が縮小してもキャパシタが一定の蓄電容量を有するよう
に、蓄電密度を増加させるための多くの研究が行われて
いる。従来、蓄電容量を増加させるためには、キャパシ
タを積層(stacked) 或はトレンチ(trench)の３次元構造
で形成して誘電体の表面積を増加させるようにしてい
る。しかし、積層キャパシタ或はトレンチキャパシタは
製造工程が複雑なので、誘電体の表面積を増加させるに
は限界がある。
【０００３】したがって、キャパシタの誘電体を酸化タ
ンタル(Ta2O5) やＰＺＴ(Pb(ZrTi)O 3)やＢＳＴ((BaSr)T
iO3)などの高誘電物質で形成して蓄電容量を増加させる
方法が開発されている。以下、添付図面を参照してかか
る従来のキャパシタの製造方法を説明する。図４〜図５
の（Ａ）〜（Ｄ）はそのキャパシタの製造方法を示す工
程図である。
【０００４】まず、図４（Ａ）に示すように、半導体基
板１１上のフィールド酸化膜によって限定された活性領
域内にトランジスタが形成される。このトランジスタは
ゲート電極１９、ソース及びドレイン領域１５，１７を
含む。そして、ドレイン領域１７と接触するビットライ
ン２３が形成される。また、上述した構造の全表面に絶
縁膜２１が形成され、この絶縁膜２１上に酸化シリコン
からなる絶縁膜が形成される。前記絶縁膜２５上にエッ
チングストップ層２７を形成する。そして、エッチング
ストップ層２７、炭化層２５及び絶縁膜２１の所定部分
をフォトリソグラフィ(photolitho-graphy）方法で除去
してコンタクトホール２９を形成し、ソース領域１５を
露出させる。
【０００５】次に、図４（Ｂ）に示すように、エッチン
グストップ層２７上に、コンタクトホール２９を満たし
てソース領域１５と接触する第１導電層３１を形成す
る。この第１導電層３１は不純物のドーピングされた多
結晶シリコンを化学気相蒸着(Chemical Vapor Depositi
on: 以下、ＣＶＤという。) 方法で厚く蒸着することに
より形成される。そして、第１導電層３１上に酸化シリ
コンを蒸着した後、コンタクトホール２９に対応する部
分にのみ残るようにパターニングしてマスクパターン３
３を形成する。その後、マスクパターン３３を含む第１
導電層３１上に、窒化シリコンをＣＶＤ方法で蒸着した
後、エッチバックしてマスクパターン３３の側面に側壁
３５を形成する。
【０００６】次に、図５（Ｃ）に示すように、マスクパ
ターン３３と側壁３５をマスクとしてエッチングストッ
プ層２７が露出するように第１導電層３１をエッチング
する。そして、マスクパターン３３を除去し、残留した
第１導電層３１を露出させた後、側壁３５をマスクとし
て第１導電層３１が露出した部分を所定の厚さだけ残る
ようにエッチングする。エッチングストップ層２７によ
りマスクパターン３３の除去時に絶縁膜２５が除去され
るのが防止される。そして、第１導電層３１上に残留し
た側壁３５を除去する。この時、エッチングストップ層
２７の露出した部分も除去される。残留した第１導電層
３１はストレージ電極になる。
【０００７】次に、図５（Ｄ）に示すように、第１導電
層２９の表面に酸化タンタル(Ta2O5) やＰＺＴ(Pb(ZrT
i)O3)やＢＳＴ((BaSr)TiO3)などの高誘電物質を蒸着
し、熱処理して誘電体膜３７を形成する。そして、誘電
体膜３７上に不純物のドーピングされた多結晶シリコン
を蒸着してプレート電極として用いられる第２導電層３
９を形成する。
【０００８】
【発明が解決しようとする課題】ところで、上述した従
来のキャパシタの製造方法では、誘電体膜の形成時にス
トレージ電極として用いられる第１導電層の表面が誘電
体膜の構成成分の酸素によって酸化されるので、誘電体
膜の厚さが増加して蓄電容量が減少するという問題点が
あった。また、第１導電層によって第２導電層の平坦度
も低下するといった問題点があった。
【０００９】本発明は、このような従来の課題に鑑みて
なされたもので、平坦度を向上させることのできるキャ
パシタの製造方法を提供することを目的とする。また、
ストレージ電極の酸化を防止して誘電体膜の厚さ増加に
よる蓄電容量の減少を防止し得るキャパシタの製造方法
を提供することを目的とする。
【００１０】
【００１１】
【課題を解決するための手段】このため、請求項１の発
明にかかるキャパシタの製造方法は、半導体基板上に絶
縁膜とエッチングストップ層を順次形成する工程と、前
記エッチングストップ層及び前記絶縁膜を選択エッチン
グしてコンタクトホールを形成する工程と、前記コンタ
クトホール内にプラグを形成する工程と、前記プラグに
隣接するエッチングストップ層と前記プラグ上にフィラ
を形成する工程と、前記フィラ及び前記エッチングスト
ップ層の表面に誘電体膜を形成した後、形成された誘電
体膜のうち前記フィラの側面に配置された部分以外を除
去して、前記エッチングストップ層上に垂直に誘電体膜
を形成する工程と、前記フィラを除去し、前記誘電体膜
上に伝導層を形成する工程と、前記伝導層上に絶縁膜を
形成し、前記誘電体膜の上層部が露出するように前記絶
縁膜及び伝導層をエッチングする工程と、を備えてい
る。
【００１２】かかる構成によれば、誘電体膜が形成され
た後に誘電体膜の電極となる伝導層が形成される。請求
項２の発明にかかるキャパシタの製造方法では、基板上
にフィラを形成する工程と、前記フィラの表面に誘電体
膜を形成した後、形成された誘電体膜のうち前記フィラ
の側面に配置された部分以外を除去して、前記基板上に
垂直に誘電体膜を形成する工程と、前記フィラを除去
し、前記基板と前記誘電体膜上に伝導層を形成する工程
と、前記伝導層の前記誘電体膜の上層部に対応する部分
をエッチングすることにより、前記伝導層のうち前記誘
電体膜の一方の第１側面に対応する部分と他方の第２側
面に対応する部分とを分離して、第１電極及び第２電極
を形成する工程と、を備えている。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図１
〜図３に基づいて説明する。図１は本発明の実施の形態
を示すキャパシタの断面図である。かかるキャパシタ
は、半導体基板４１上に形成される。この半導体基板４
１上には、フィールド酸化膜４３によって限定された活
性領域内にトランジスタが形成されている。このトラン
ジスタはゲート電極４９、ソース領域４５及びドレイン
領域４７を含む。そして、ビットライン５３がドレイン
領域４７と接触するように形成されている。また、上述
した構造の全表面に絶縁膜５１が形成され、この絶縁膜
５１上に、絶縁膜５５及びエッチングストップ層５７
が、順次、ＣＶＤ方法で蒸着されて形成される。絶縁膜
５５は酸化シリコンにより、エッチングストップ層５７
は窒化シリコンにより形成される。次に、エッチングス
トップ層５７、絶縁膜５５及び絶縁膜５１の所定部分を
フォトリソグラフィ方法で選択的に除去することによ
り、コンタクトホール５９が形成され、ソース領域４５
は、このコンタクトホール５９内に形成されたプラグ(p
lug)６１と接触して電気的に接続されている。プラグ６
１は不純物がドーピングされた多結晶シリコンやタング
ステン(W) やニッケル(Ni)やパラジウム(Pd)などの導電
性金属でコンタクトホール５９を満たすようにして形成
される。
【００１４】このプラグ６１の周辺のエッチングストッ
プ層５７上には、第１電極７１がプラグ６１と接触し、
電気的に接続されている。この第１電極７１は、ストレ
ージ電極として用いられる。第１電極７１の外壁には、
酸化タンタル(Ta2O5) やＰＺＴ(Pb(ZrTi)O3)やＢＳＴ
((BaSr)TiO3)などの高誘電物質からなる誘電体膜６５が
形成されている。そして、この誘電体膜６５に接触する
ように第２電極７３が形成されている。この第１電極７
１及び第２電極７３は、伝導層に相当し、タングステン
(W) やニッケル(Ni)やパラジウム(Pd)や窒化チタン(Ti
N) などの導電性金属から形成され、誘電体膜６５によ
り電気的に分離されている。
【００１５】第１電極７１及び第２電極７３上には、絶
縁膜６９が形成されている。この絶縁膜６９は、第１電
極７１及び第２電極７３上に酸化シリコンを厚く蒸着し
た後に、誘電体膜６５の上部が露出するように化学機械
的研磨(Chemidal-MechanicalPolishing) 方法で研磨さ
れて形成されているので、表面は平坦になっている。次
に、工程図である図２及び図３の（Ａ）〜（Ｅ）に基づ
いて、かかるキャパシタの製造方法について説明する。
【００１６】図２（Ａ）に示すように、半導体基板４１
上のフィールド酸化膜４３によって限定される活性領域
内にトランジスタが形成される。このトランジスタはゲ
ート電極４９とソース領域４５及びドレイン領域４７を
含む。そして、ドレイン領域４７と接触するビットライ
ン５３が形成される。また、上述した構造の全表面に絶
縁膜５１が形成され、この絶縁膜５１上に、絶縁膜５５
及びエッチングストップ層５７がＣＶＤ方法で順次蒸着
されて形成される。この絶縁膜５５は酸化シリコンによ
り、エッチングストップ層５７は窒化シリコンにより形
成される。そして、エッチングストップ層５７、絶縁膜
５５及び絶縁膜５１の所定部分をフォトリソグラフィ方
法で除去してコンタクトホール５９を形成し、ソース領
域４５を露出させる。
【００１７】次に、図２（Ｂ）に示すように、コンタク
トホール５９内にプラグ(plug)６１) を形成し、ソース
領域４５を電気的に接続する。前記プラグ６１は、エッ
チングストップ層５７上に不純物のドーピングされた多
結晶シリコンやタングステン(W) やニッケル(Ni)やパラ
ジウム(Pd)などの導電性金属をＣＶＤ方法で蒸着してソ
ース領域４５と接触するようにコンタクトホール５９を
満たし、エッチングストップ層５７が露出するようにエ
ッチバックすることによって形成される。
【００１８】次に、図２（Ｃ）に示すように、エッチン
グストップ層５７及びプラグ６１上に酸化シリコンなど
をＣＶＤ方法で厚く蒸着した後、ノードマスクとしてフ
ォトリソグラフィ方法でパターニングし、プラグ６１に
対応する部分にフィラ６３を形成する。そして、エッチ
ングストップ層５７及びフィラ６３の表面に酸化タンタ
ル(Ta2O5) やＰＺＴ(Pb(ZrTi)O3)やＢＳＴ((BaSr)TiO3)
などの高誘電物質を蒸着して誘電体膜６５を形成した
後、この誘電体膜６５を熱処理により安定化させる。こ
の後、エッチバックし、誘電体膜６５をフィラ６３の側
面にのみ側壁として残し、エッチングストップ層５７及
びフィラ６３の上部表面を露出させる。
【００１９】次に、フィラ６３をＨＦなどのエッチング
溶液によって除去する。この時、誘電体膜６５及びフィ
ラ６３を成す酸化シリコンは高いエッチング選択比を有
するので、図３（Ｄ）に示すように、誘電体膜６５はエ
ッチングされず、フィラ６３のみエッチングされて除去
される。そして、エッチングストップ層５７、プラグ６
１及び誘電体膜６５表面にタングステン(W) やニッケル
(Ni)やパラジウム(Pd)や窒化チタン(TiN) などの導電性
金属をＣＶＤ方法で蒸着して金属層６７を形成する。こ
の際、誘電体膜６５が熱処理により安定化されているの
で、構成成分の酸素によって金属層６７の接触面が酸化
しない。金属層６７はプラグ６１に電気的に接続され、
金属層６７上に酸化シリコンをＣＶＤ方法で厚く蒸着し
て絶縁膜６９が形成される。
【００２０】次に、図３（Ｅ）に示すように、誘電体膜
６５の上部が露出するように絶縁膜６９及び金属層６７
が化学機械的研磨(Chemical-Mechanical Polishing) 方
法で順次研磨されて除去される。この際、絶縁膜６９は
表面が平坦化され、金属層６７は誘電体膜を介してプラ
グ７１と接触する部分と接触しない部分に分離される。
この金属層６７のプラグ７１と接触する部分は第１電極
７１となり、ストレージ電極として用いられ、接触しな
い部分は第２電極７３となり、プレート電極として用い
られる。
【００２１】上述したように、かかるキャパシタの製造
方法では、半導体基板上に形成したトランジスタのソー
ス領域を露出させるコンタクトホールのプラグの周辺に
誘電体膜を形成し、熱処理により安定化させた後に金属
層が誘電体膜と接触するように形成され、これが誘電体
膜の両電極となる。即ち、従来は、金属層を形成した後
に、誘電体層の安定化のための熱処理が行われ、金属層
が酸化されてしまうため、結果として誘電体層の厚さが
増加するが、本実施の形態では、熱処理後に２つの金属
が形成されるので、酸素が熱処理に伴って金属層へ拡散
するようなことがなくなり、従って、誘電体膜の厚さは
増加せず、蓄電容量の減少を防止することができる。
【００２２】また、金属層上に絶縁膜を形成した後、こ
の絶縁膜及び金属層を誘電体膜の上部が露出するように
順次研磨されるので、金属層をストレージ電極とプレー
ト電極として用いられる第１電極と第２電極が分離され
ると共に、表面を平坦にすることができる。
【００２３】
【発明の効果】以上説明したように、本発明にかかる半
導体装置のキャパシタの製造方法によれば、誘電体膜の
厚さは増加せず、蓄電容量の減少を防止することができ
ることに加え、表面の平坦度を向上させることができる
という利点がある。また、フィラの表面に誘電体膜を形
成して熱処理を行うため、薄い誘電体膜を保護しつつ、
うまく熱処理を行うことができる。 特に、請求項１の発
明にかかる半導体装置のキャパシタの製造方法によれ
ば、蓄電容量の減少を防止し、また表面の平坦度を向上
させたキャパシタを備える半導体装置を製造することが
できる。
【００２４】また、請求項２の発明にかかる半導体装置
のキャパシタの製造方法によれば、蓄電容量の減少を防
止し、また表面の平坦度を向上させたキャパシタを製造
することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態を示すキャパシタの断面
図。
【図２】図１の製造方法を示す工程図。
【図３】同上製造方法を示す工程図。
【図４】従来の技術によるキャパシタの製造方法を示す
工程図。
【図５】同上キャパシタの製造方法を示す工程図。
【符号の説明】
４１ 半導体基板 ４３ フィールド酸化膜 ４５，４７ ソース及びドレイン領域 ４９ ゲート電極 ５１ 絶縁膜 ５３ ビットライン ５５ 絶縁膜 ５７ エッチングストップ層 ５９ コンタクトホール ６１ プラグ ６３ フィラ ６５ 誘電体膜 ６７ 金属層 ６９ 絶縁膜 ７１ 第１電極 ７３ プレート電極
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板上に絶縁膜とエッチングストッ
    プ層を順次形成する工程と、 前記エッチングストップ層及び前記絶縁膜を選択エッチ
    ングしてコンタクトホールを形成する工程と、 前記コンタクトホール内にプラグを形成する工程と、 前記プラグに隣接するエッチングストップ層と前記プラ
    グ上にフィラを形成する工程と、前記フィラ及び前記エッチングストップ層の表面 に誘電
    体膜を形成した後、形成された誘電体膜のうち前記フィ
    ラの側面に配置された部分以外を除去して、前記エッチ
    ングストップ層上に垂直に誘電体膜を形成する工程と、 前記フィラを除去し、前記誘電体膜上に伝導層を形成す
    る工程と、 前記伝導層上に絶縁膜を形成し、前記誘電体膜の上層部
    が露出するように前記絶縁膜及び伝導層をエッチングす
    る工程と、 を備えたことを特徴とする半導体装置のキャパシタの製
    造方法。
  2. 【請求項２】基板上にフィラを形成する工程と、前記フィラの表面 に誘電体膜を形成した後、形成された
    誘電体膜のうち前記フィラの側面に配置された部分以外
    を除去して、前記基板上に垂直に誘電体膜を形成する工
    程と、 前記フィラを除去し、前記基板と前記誘電体膜上に伝導
    層を形成する工程と、 前記伝導層の前記誘電体膜の上層部に対応する部分をエ
    ッチングすることにより、前記伝導層のうち前記誘電体
    膜の一方の第１側面に対応する部分と他方の第２側面に
    対応する部分とを分離して、第１電極及び第２電極を形
    成する工程と、 を備えたことを特徴とする半導体装置のキャパシタの製
    造方法。
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