JP3472932B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路に関す
る。

【０００２】

【従来の技術】ダイナミックランダムアクセスメモリ即
ち、ＤＲＡＭはコンピュータの記憶素子として記憶容量
が大きく高速であることから近年精力的に研究され、よ
り高速高集積化が進んでいる。ＤＲＡＭについての詳細
な技術は例えばサイエンスフォーラム社発行、赤坂洋一
他３名編集、最新版超ＬＳＩプロセスデータハンドブッ
クに詳細が述べられている。

【０００３】図２２は一般的なＤＲＡＭのメモリセル部
の回路図である。

【０００４】図２３は一般的なＤＲＡＭのメモリセル部
の縦断面図である。

【０００５】メモリセルはＭＯＳトランジスタ１８１と
コンデンサ１８２が１組となり構成され、コンデンサ１
８２に蓄積された電荷量の大小によって１ビットのデー
タを記憶する。ＭＯＳトランジスタのゲート電極１９１
はワード線１８３に接続され、さらにワード線は周辺回
路のＸデコーダドライバに連結されている。また、ＭＯ
Ｓトランジスタ１８１のソース電極はビット線１８４に
接続され、更にこのビット線はセンスアンプ１８５、読
み出し回路１８６、書き込み回路１８７等の周辺回路に
接続されている。また、ドレイン電極はコンデンサ１８
２の一方の電極に接続されており、もう一方の電極は各
ビット共通のプレート線１９３に接続されている。

【０００６】この、コンデンサ１８２の容量はα線によ
って作り出される電荷によるエラー（ソフトエラーと呼
ばれる）に対する耐性を備えるためには２００ｆＣ以上
の電荷が蓄積されていなければならない。仮に電源電圧
を３Ｖとすると、コンデンサ１８２には約７０ｆＦ以上
の容量が必要となる。

【０００７】コンデンサ１８２の容量は数１式に示した
ように、

【０００８】

【数１】

【０００９】絶縁膜の比誘電率ξγ及びコンデンサ１８
２の電極面積Ｓに比例し、絶縁膜の厚さｄに反比例し、
コンデンサ１８２の容量Ｃを大きくするためには電極の
表面積Ｓを大きくし、絶縁膜の厚さｄを薄くし、誘電率
の大きな絶縁膜を用いる必要である。しかし高集積化Ｄ
ＲＡＭにおいてはメモリセル１個当りの占める表面積が
縮小し、これまで量産に用いられてきた技術では充分な
コンデンサ１８２の電極面積Ｓを得ることが困難になっ
てきている。そのため表面積を増すための研究が行われ
ている。例えば1991 Symposium on VLSI Technology Di
gest of Technic-al Papers P7−P13に記載してある。
このように表面積を増大させるためには現在非常に複雑
なプロセスが必要とされている。また、絶縁膜の膜厚は
絶縁破壊電界強度との兼ね合いで絶縁膜の薄膜化には限
界がある。

【００１０】一方、例えば第８回強誘電体応用会議講演
予稿集ｐ３−ｐ２９に記載してあるように絶縁膜の比誘
電率の大きな物質を用いる研究が進められている。比誘
電率ξγの大きな物質としてはＴａ₂Ｏ₅、ＴｉＯ₂で２
０から１００程度、さらにそれ以上の物質としてはＰｂ
（ＺｒＴｉ）Ｏ₃、（ＰｂＬａ）（ＺｒＴｉ）Ｏ₃、Ｂａ
ＴｉＯ₃、ＳｒＴｉＯ₃などのペロブスカイト型の結晶構
造をもつ強誘電体がある。

【００１１】また、強誘電体には自発分極と呼ばれる電
界を印加しない場合においても分極を有するといった現
象がある。

【００１２】図２４は一般的な自発分極を説明する図表
である。

【００１３】この自発分極をメモリとして用いる強誘電
体メモリに関する技術は特開昭６３−２０１９９８号公
報、特開昭６４−０６６８９７号公報、特開平１−１５
８６９１号公報に記載されている。

【００１４】図２５は一般的な強誘電体の分極の履歴を
用いたメモリセルの等価回路図である。このメモリセル
は１個のトランジスタと１個の強誘電体容量素子により
構成されている。以下このような強誘電体の自発分極を
利用した不揮発性メモリを強誘電体メモリ（ＦＲＡＭ）
と呼びＤＲＡＭと区別する。

【００１５】

【発明が解決しようとする課題】上記従来技術において
は、誘電率が２０以上または分極に履歴を有するような
酸化物絶縁体を成膜し、良好な結晶を得るためには酸素
雰囲気下で基板温度を５００℃以上の高温とする必要が
ある。このために下地電極が高温で酸素雰囲気中にある
ために、アルミニウム等の貴金属以外の金属や、ポリシ
リコン等を下地電極として用いた場合にはこれらの金属
や半導体の表面が酸化され、Ａｌ₂Ｏ₃やＳｉＯ₂等の絶
縁体が形成される。

【００１６】図２６は従来の貴金属以外の金属を下地電
極として用いた場合の容量素子の構成を説明する説明図
である。この絶縁膜の誘電率は例えばＡｌ₂Ｏ₃で約９．
０、ＳｉＯ₂で約４．０であり、比誘電率が２０未満で
ある。また、このような表面が酸化されて形成される酸
化物の膜厚は５ｎｍ〜２０ｎｍ程度である。この結果、
堆積された高誘電率膜の容量と表面が酸化されて形成さ
れた低誘電率膜の容量との直列接合となり高誘電率膜の
膜厚を薄くしても大きな容量値が得られない。

【００１７】一方、膜厚薄くした際にはリーク電流が大
きく仮に書き込み時に充分な電荷が蓄えられたとして
も、それが時間とともに減少し、電荷が減少し、読み出
し時に充分な電荷量が残らなくなり、膜厚を薄く出来な
い。そのためこれを用い所望の容量を得ようとした場
合、容量の占有面積が増大し素子面積の縮小が図れない
といった問題がある。

【００１８】仮に表面に低誘電率の酸化物が形成されな
い金属を用いたとしても、誘電率が２０以上または分極
に履歴を有するような酸化物絶縁体を下地材である金属
や絶縁体上に形成すると、下地材とこの酸化物絶縁体膜
との格子定数の不整合より酸化物絶縁体膜の結晶性が界
面付近で悪化し界面付近の誘電率が低下する。この結
果、下地材を酸化されない金属とし、この金属を一方の
電極とする容量素子を構成すると、高誘電率層と下地材
との界面付近の低誘電率層とが直列に結合された容量と
なり、この低誘電率層が例え数ｎｍの薄膜であったとし
ても実効的な誘電率は低下するといった問題がある。

【００１９】図２７は従来の貴金属を下地電極として用
いた場合の容量素子の構成を説明する説明図である。こ
のような低誘電率の酸化物を形成しない物質として、白
金パラジウムのような貴金属を用いた場合に、膜厚が充
分厚い場合には金属の酸化物が形成されず、結晶性が優
れ誘電率の高い強誘電体膜が形成できる。しかし、この
技術において実効的な誘電率の高い絶縁体が形成されて
も、白金等の貴金属は反応性イオンエチングやドライエ
チングによる加工をすることができずイオンミリングま
たはウェトエッチングによよって加工せざるを得ない。
そのため微細加工を行うことができず高集積化が困難で
あるといった問題がある。

【００２０】図２８は強誘電体膜厚と容量の関係を示す
図表である。本図に強誘電体としてＢａＴｉＯ₃を用い
その誘電率を仮に２０００とし、下地電極をポリシリコ
ンとしＳｉとの界面に酸化膜としてＳｉＯ₂膜が５ｎｍ
形成された場合（図２２）と、電極面積１×１μｍ²と
したときのコンデンサ１８２の容量とＢａＴｉＯ₃膜厚
の関係をシミュレーションした結果と酸化膜が形成され
なかった場合（図２３）の関係をそれぞれ示した。この
ようにＤＲＡＭのような表面積が小さく、高誘電率膜を
用い、その膜厚を仮に薄くしたとしても所望の容量値を
得ることができないといった問題がある。

【００２１】本発明の目的は、基板面積に対して大きな
容量の容量素子を有する半導体集積回路を提供すること
にある。

【００２２】

【課題を解決するための手段】上記目的は、表面に半導
体素子が形成された半導体基板と、前記半導体基板表面
に垂直な側壁を有し前記半導体素子のソース層を囲んで
形成された壁状の金属酸化物強誘電体膜と、該金属酸化
物強誘電体膜の側壁を挟んで形成された一対の電極膜と
を備え、前記壁状の金属酸化物強誘電体膜は、前記半導
体素子のドレインとゲートの電極を構成する導電体を覆
う絶縁層を含む前記半導体基板表面の全体に金属酸化物
強誘電体膜を成膜した後、前記壁状の部分を残して該金
属酸化物強誘電体膜を除去することにより形成され、前
記一対の電極膜は、前記壁状の金属酸化物強誘電体膜の
全面及び前記ソース層を覆う電極膜を成膜した後、前記
側壁の両壁面及び前記ソース層を覆う電極膜を残して該
電極膜を除去することにより形成され、かつ前記側壁の
外壁面に形成された電極膜は前記絶縁膜を介して前記半
導体素子と絶縁されてなり、前記金属酸化物強誘電体膜
と前記一対の電極膜とで容量素子が形成され、前記金属
酸化物強誘電体膜が、誘電率が２０以上または分極に履
歴を有し、かつ前記側壁の高さが該側壁の厚みよりも大
きい半導体集積回路とすることにより達成される。

【００２３】

【００２４】上記目的は、前記金属酸化物強誘電体がＰ
ｂ（Ｚｒ_ｘＴｉ_１−ｘ）Ｏ_３、（Ｐｂ_ｙＬａ_１−ｙ）
（Ｚｒ_ｘＴｉ_１−ｘ）Ｏ_３ を主成分とする強誘電体物
質である半導体集積回路を提供することにより達成され
る。

【００２５】上記目的は、前記金属酸化物強誘電体がＢ
ａまたはＳｒと１０重量％以下のＰｂとを含み、結晶構
造がぺロブスカイト構造の強誘電体物質である半導体集
積回路を提供することにより達成される。

【００２６】上記目的は、前記金属酸化物強誘電体がＰ
ｂＭｇＮｂＯ_３またはＰｂＣｕＭｇＮｂＯ_３を主成分と
する半導体集積回路を提供することにより達成される。

【００２７】

【００２８】

【００２９】

【００３０】

【００３１】

【００３２】

【００３３】

【００３４】

【００３５】

【作用】上記構成によれば、半導体基板上に半導体素子
を形成後に誘電率が２０以上または分極に履歴を有し高
い比誘電率を有する金属酸化物強誘電体を成膜し、該金
属酸化物強誘電体を壁状に加工し、壁状に加工された金
属酸化物強誘電体に真空中で導電材を成膜し、頂部の導
電材を除去して金属酸化物強誘電体の双方の側壁に電極
を形成することにより、強誘電体と接する電極表面が高
温の酸素雰囲気に曝されることがないため、電極表面が
酸化され低誘電率の金属膜が形成され、実効的な誘電率
を低下させることを防止し高い比誘電率とリーク電流が
少ない誘電体が形成でき大きな容量をもつ半導体集積回
用容量素子が得られる。

【００３６】このため、従来高誘電体や分極に履歴を有
する絶縁体を用いた容量素子の電極材料として用いられ
てきた白金等の貴金属以外の電極材料を用いることがで
きる。このような貴金属以外の金属あるいは半導体はド
ライエッチング等による加工性に優れているために基板
上に微細な容量素子を構成することができる。

【００３７】また、下地材と上記金属酸化物強誘電体の
格子定数の不整合により上記金属酸化物強誘電体下地材
との界面に低誘電率層が形成される。このような低誘電
率層は下地材として例え白金などの貴金属を用いても形
成される。このため、下地材を電極の一つとして用い、
容量素子を構成した際にはこの低誘電率層が高誘電率層
とシリーズに形成され実効的な誘電率は低くなる。しか
し、下地材として絶縁膜を用い上記のような金属酸化物
強誘電体膜を形成し、さらに基板に対して縦型に加工し
その側壁部に電極を形成すると、下地材である絶縁膜と
の格子定数の不整合により形成された低誘電率層とその
上部に形成された高誘電率層が並列に接続されたことに
なるため実質的に高い誘電率の部分が支配的になり、実
効的な誘電率が高くなると共に、少ない電極面積で高い
容量値を持つ容量素子を構成することができる。

【００３８】図２９は上記の下地材と低誘電率層とその
上部に形成された高誘電率層の関係を説明する説明図で
ある。

【００３９】上記の誘電率が２０以上または分極に履歴
を有する金属酸化物強誘電体を用い、電極が基板に対し
てほぼ垂直であり、側壁部に電極を有する容量素子の電
極間隔に比べ垂直方向寸法を大きくすることにより、容
量素子の占める基板面積を縮小できる。

【００４０】金属酸化物強誘電体表面に凹凸を有するこ
とにより、容量素子の電極表面積を大きくし、より大き
な容量を小さな基板面積内に得ることができる。

【００４１】記憶セルを、半導体素子と上記の金属酸化
物強誘電体を用いた容量素子とを電気的に接続する際
に、この金属酸化物強誘電体が上記半導体素子と容量素
子との接合部を囲むように２次元あるいは３次元のマト
リクス状に多数配設することにより、記憶セル配設のた
めのレイアウトが容易になり、少ない基板上占有面積で
広い電極面積を得て高集積化を図ることができる。そし
て金属酸化物強誘電体の両側壁の電極を電気的に分離す
るためのリソグラフィ工程を省略することができる。

【００４２】上記容量素子を読み出し用の周辺回路に接
続し、ＤＲＡＭを構成することにより高速のメモリアク
セスを可能にする。

【００４３】基板上にトランジスタを形成後に強誘電体
を成膜し、その後該酸化物の加工、さらに金属または半
導体の成膜工程、さらに該金属または半導体の加工工程
により電極を形成することにより上記容量素子を形成す
ることができる。

【００４４】配線工程後に金属酸化物強誘電体を用いる
容量素子を構成することにより、トランジスタ中や絶縁
膜中に金属酸化物強誘電体に含まれている金属元素が混
入し素子特性を変化させることを防止している。

【００４５】上記スペーサに凹凸を有することにより金
属酸化物強誘電体膜にも凹凸を形成し、容量素子の電極
表面積を大きくし、少ない基板占有面積でより大きな容
量を得ることができる。

【００４６】Ｐｂ（Ｚｒ_ｘＴｉ_１−ｘ）Ｏ_３、（Ｐｂ_ｙ
Ｌａ_１−ｙ）（Ｚｒ_ｘＴｉ_１−ｘ）Ｏ_３系の金属酸化物
強誘電体は分極に履歴を有する温度範囲から、履歴が見
えなくなる温度範囲の境界温度（キュリー温度）が約４
００℃付近と高い物質である。そのため、室温において
大きな自発分極を有する。このため、これを金属酸化物
強誘電体として上記構造の強誘電体メモリ（ＦＲＡＭ）
として用いることにより良好なメモリー特性が得られ
る。

【００４７】同時にこれらの物質は抵抗率が大きくリー
ク電流が低いためにこれを金属酸化物強誘電体として上
記構造のＤＲＡＭとして用いることにより良好なメモリ
特性が得られる。

【００４８】ＢａまたはＳｒは、Ｐｂに比べ質量が小さ
いためこれらを用いたぺロブスカイト構造の結晶は１０
ＭＨZ以上の高周波領域においても高い誘電特性が得ら
れる。一方キュリー温度が室温付近であるために室温に
おいて大きな自発分極は得られないが比誘電率はキュリ
ー温度で最大値となる。このためにこれらの物質を容量
素子として用いると小面積で大きな容量値が得られ高速
のＤＲＡＭ動作を可能にする。

【００４９】金属酸化物強誘電体としてＰｂＭｇＮｂＯ
_３系の物質を用いるとキュリー温度が１０℃から４０℃
程度であり比誘電率が７０００以上となり、ＤＲＡＭ動
作温度範囲内での温度による誘電特性の変化が１０から
２０％と小さいためにより小面積で容量素子が構成で
き、レイアウトの面においても柔軟性を有するためより
高集積のＤＲＡＭを構成することができる。

【００５０】電極材料としてＳｉまたはＳｉとの合金を
６００℃以下の温度で形成、もしくはＡｌ、Ｃｕ、Ｔ
ｉ、Ｗまたはそれらの合金を１０００℃以下の温度で形
成することにより、従来確立されたプロセスとの互換性
が損なわれることはない。

【００５１】

【実施例】以下本発明の実施例について図を用い説明す
る。

【００５２】実施例１ 図６は本実施例の強誘電体を用いたダイナミックランダ
ムアクセスメモリ（以下ＤＲＡＭと略する）の最終工程
の状態を説明する説明図である。図２から図６にその製
造プロセスにおける状態を示した。これは、６４Ｍビッ
トＤＲＡＭ技術により、０．３μｍルールで設計され電
源電圧は１．５Ｖ、センスアンプピッチ０．８μｍ、ワ
ード線ピッチ０．７μｍで設計された例を示す。しか
し、以下の技術は上記程度の設計寸法に限られたもので
はない。

【００５３】図１は一般的なＭＯＳトランジスタの構成
を説明する説明図である。Ｓｉ基板上にソース、ドレイ
ンとなるｎ型拡散層１３、ゲート電極１１、ゲート絶縁
膜、素子分離等のＳｉＯ₂絶縁膜１２、ポリシリコンか
らなるビット線１４を形成しＭＯＳトランジスタが構成
される。

【００５４】図２は製造プロセスを説明する説明図であ
る。図１のＭＯＳトランジスタの上にＢａＴｉＯ₃（チ
タン酸バリウム）とＳｒＴｉＯ₃の強誘電体２１の固溶
体膜を膜厚１．０μｍに成膜する。成膜方法としてはＢ
ａ、Ｔｉ、Ｓｒの有機金属、あるいは有機金属錯体をキ
ャリアガスとしてオゾンを用い、基板温度を８００℃と
し有機金属化学気相堆積法を用いている。

【００５５】図３は製造プロセスを説明する説明図であ
る。強誘電体２１の固溶体膜を形成後、リゾグラフィ工
程を経て上記強誘電体膜のエッチングをし本図の断面と
なるように加工する。その際、ＭＯＳトランジスタのソ
ースコンタクト部上の強誘電体が除去されること、強誘
電体２１が所望の厚さに加工されていることが必要であ
る。また、ビット線上に強誘電体が残されていても何ら
問題はない。

【００５６】図４は製造プロセスを説明する説明図であ
る。上記加工した強誘電体２１の側壁に金属あるいはポ
リシリコンを成膜する。本実施例ではアルミニウムを成
膜温度３００℃で高周波スパッタ法により成膜を行なっ
た。上記加工された強誘電体膜を７ナインのアルミニウ
ムターゲットと対向させて配置させ、あらかじめ３×１
０のマイナス７乗Ｔｏｒｒまで排気し、スパッタガスと
してアルゴンを流し高周波電力を印加しアルミニウム４
１の成膜を行なう。その際、上記アルミニウム４１とト
ランジスタの電極とは電気的に接続されていなければな
らない。

【００５７】図５は製造プロセスを説明する説明図であ
る。上記アルミニウム薄膜４１の強誘電体２１の上部に
堆積された部分を取り除き強誘電体側壁部同士を分離し
電極とすることにより容量素子が形成される。なお、そ
の際の電極間隔は０．２μｍとしたものである。しかし
本発明は０.２μｍ程度の膜厚に限られたものではなく
必要とされる容量値、膜の比抵抗より決定される物であ
る。上記アルミニウム電極のうち、ＭＯＳトランジスタ
と接続されていない電極は他の容量素子と共通の電極と
電気的に接続されておりプレート電極５１として用いら
れる。

【００５８】図６に示すように上記容量素子上にＳｉＯ
₂膜を形成し保護膜６１としメモリーセルが構成され
る。なお、強誘電体膜中の金属が半導体特性や絶縁性に
悪影響を与えることを防止するために適当なバリア材を
成膜する必要がある。本実施例ではＴｉＮを用いた。

【００５９】ＤＲＡＭとして用いる場合、さらにその上
にアルミ配線等が配設され外部電極とのコンタクトがと
られ、パッケージに封入されて完成する。尚、センスア
ンプ、ドライバー回路、等の集辺回路及びそれらのプロ
セスについては説明を省略したが当然含まれている。

【００６０】本容量素子の容量値は本発明において、約
１００ｆＦが得られている。プレート電極５１に印加さ
れる電圧が電源電圧１．５Ｖの半分の０．７５Ｖが印加
されるため、蓄積される電荷量は７５ｆＣである。ま
た、強誘電体２１の側壁部を利用した際の抵抗率は約１
０の１３乗Ωｃｍであり電極間隔を０．２μｍとしたこ
とによりＤＲＡＭメモリセルとして用いるには充分にリ
ーク電流を小さく出来る。この物質の誘電率は約３００
０であった。

【００６１】本実施例により図２３に記載したような従
来ＳｉＯ₂膜を絶縁体として用いたメモリセル構造と比
較してメモリセルの占有面積が約３分の１以下に縮小で
きたことになる。

【００６２】図２７から図２９に本実施例の効果を説明
するための模式図を示した。図２７が従来の貴金属電極
を用いた容量素子である。本素子のような構造では白金
の加工のためにイオンミリングをしなければいけないた
め微細化が困難であり上記実施例と同じ容量値を得るた
めには本実施例と比較してメモリセル面積が約１.５倍
程度必要となる。これに対して、図２３に記載したアル
ミニウムやポリＳｉを電極として用いた場合には加工性
が優れている反面強誘電体膜の形成時に電極が酸化し低
誘電率の酸化アルミニウムやＳｉＯ₂膜が形成されるめ
に上記と同様の強誘電体膜厚及び電極面積で容量素子を
構成した際に容量値は図２８に示したように本実施例と
比較して約８分の１程度に低下する。図２９に記載した
本発明の強誘電体容量素子の場合電極はいずれも強誘電
体膜成膜後に形成されるために電極と強誘電体との界面
には低誘電率の酸化物が形成されることがなく、電極に
加工性の優れた金属やポリＳｉを利用することができ微
細加工が可能となる。

【００６３】さらに本実施例において図４に記載した電
極金属の形成後にＢＰＳＧ膜を成膜し、それを電極金属
の上部のみが露出するようにエッチバックし、さらに露
出した、強誘電体上部の金属のみエッチングし、電極を
分離する。さらにＳｉＯ₂等の絶縁膜を形成することに
よってもメモリセル部を構成することができる。このプ
ロセスにおいて容量素子構成に必要となるリソグラフィ
用マスク枚数は強誘電体のパターニング用に１枚のみし
か必要とせず、従来の複雑なメモリセルを構成する場合
に比べマスクの節約、必要とされるマスク併せ精度のた
めの素子の拡大化の防止、さらにマスク合せ不良による
歩止まりの低下を防ぐことができる。

【００６４】実施例２ 図７は実施例１に記載の高誘電体を用いたＤＲＡＭメモ
リセルの斜視図である。図８は実施例１に記載の高誘電
体を用いたＤＲＡＭメモリセルの平面図である。本実施
例においては強誘電体膜７２、８４がＭＯＳトランジス
タのソースのコンタクトホール８５を囲むように構成さ
れている。これにより、強誘電体を用いた容量値を実施
例１と同じ容量値とすれば、上記容量セルの高さを１μ
ｍから０．７μｍに低くできるために、メモリセル構成
後の段差が少なく、後工程のアルミ配線の配設時に発生
する段差が原因となる配線の切断が実施例１の場合より
１０％程度減少し、素子の歩止りを向上させることがで
きる。

【００６５】図９は実施例１に記載の高誘電体を用いた
他のＤＲＡＭメモリセルの平面図である。本図に記載し
たように、強誘電体膜がＭＯＳトランジスタの電極を囲
むように形成することにより、電極表面積を大きくする
ようなレイアウトが可能である。この場合、上記と同じ
容量値とすれば強誘電体の高さを０．４μｍと低くする
ことができ、上記と同様の原因による配線の切断を実施
例１の場合に比較して２５％減少させることができる。

【００６６】実施例３ 図１０から図１３に凹凸を有するスペーサを用い強誘電
体に凹凸を形成し容量素子の表面積を増大させたＤＲＡ
Ｍメモリセルの製造プロセスの断面略図を示す。 図１
０は他の製造プロセスを説明する説明図である。図１と
ほぼ同様にＳｉ基板上にＭＯＳトランジスタを構成した
後、５５０℃と比較的低い温度でポリＳｉを堆積すると
ポリシリコン表面に０．１から０．０５μｍ程度のグレ
インを形成し、これをＭＯＳトランジスタのコンタクト
電極付近に残るように加工する。その結果、本図のよう
な凹凸を有するポリシリコンのアイランド１０１が形成
される。その際アイランドの高さは０．５μｍとした。

【００６７】次に、ＰｂＭｇＮｂＯ₃セラミクスをター
ゲットとしアルゴンをスパッタガスとして基板上にＰｂ
ＭｇＮｂＯ₃の強誘電体膜１０２を成膜する。成膜され
たＰｂ（Ｍｇ、Ｎｂ）Ｏ₃の比誘電率は約５０００であ
る。膜厚はアイランド側壁部において０．２μｍとなる
ように成膜処理を行なった。

【００６８】図１１は他の製造プロセスを説明する説明
図である。アイランド側壁部以外の強誘電体膜１０２を
ドライエッチングにより除去し、さらにアイランドのポ
リＳｉおよび、ポリＳｉとＰｂＭｇＮｂＯ₃との境界部
付近に形成されたＳｉＯｘ膜を除去し本図のようにＰｂ
ＭｇＮｂＯ₃の強誘電体膜１０２のみを残す。その際ポ
リＳｉは必ずしも全て除去する必要はないが、境界部付
近のＳｉＯｘは全て除去しなければならない。

【００６９】図１２は他の製造プロセスを説明する説明
図である。

【００７０】電極としてチタンシリサイド１２１を形成
する。

【００７１】図１３は他の製造プロセスを説明する説明
図である。

【００７２】チタンシリサイド１２１の頂部を切断・分
離し、全体に保護膜１３１を形成しメモリセルが形成さ
れる。

【００７３】実施例４ 図１４から図１７に別のプロセスにより凹凸を有するス
ペーサを用い強誘電体に凹凸を形成し容量素子の表面積
を増大させたＤＲＡＭメモリセルの製造プロセスの断面
略図を示した。

【００７４】図１４は他の製造プロセスを説明する説明
図である。

【００７５】本図は図１０に記載したＰｂ（Ｍｇ、Ｎ
ｂ）Ｏ₃の強誘電体１０２上に、先にプレート電極とな
る第一の電極１４１を形成する。

【００７６】図１５は他の製造プロセスを説明する説明
図である。

【００７７】第一の電極１４１電極の一部をエッチング
し、さらにポリシリコンのアイランド１０１をエッチン
グする。

【００７８】図１６は他の製造プロセスを説明する説明
図である。

【００７９】ストレージノード１６１となる電極として
ＣＶＤ法によりｎ型のポリＳｉ膜１６１を全面に形成す
る。

【００８０】図１７は他の製造プロセスを説明する説明
図である。

【００８１】ストレージノード１６１と第一の電極１４
１がドライエッチングにより電気的に隔離し最後に保護
膜１７１が形成され同様のセル構造図を得ることができ
る。

【００８２】また、図１４に記載したように、ＰｂＭｇ
ＮｂＯ₃の強誘電体１０２上にさらにプレート電極とな
る第一の電極１４１を形成した後に上記と同様の加工工
程を経メモリーセルを構成するといった方法でも同様の
セル構造を得ることができる。 本実施例によって形成
された、容量素子を図９と同様に構成し強誘電体の高さ
を０．４μｍとした場合、３００ｆＦの容量値を得るこ
とができる。そのためメモリセルの占有面積を０．５μ
ｍ×０．４μｍと実施例１の半分の面積にしても１５０
ｆＦの容量値を得ることができ容量の占有面積を縮小で
き更に高集積化することができる。

【００８３】実施例５ 強誘電体膜としてＰｂ（ＺｒＴｉ）Ｏ₃を成膜し自発分
極を利用した強誘電体メモリの形成例を示す。上記膜の
成膜法としてはゾルゲル法を用いている。

【００８４】図２４に本実施例になる膜の分極の履歴曲
線を示すと、自発分極の値は３０μＣ／ｃｍ²であっ
た。

【００８５】図２５は従来の強誘電体不揮発性メモリの
回路図である。

【００８６】この膜を用い本図に記載したのと同様の構
造の強誘電体メモリーを構成した。構成されたセルの断
面図は図６に記載したものと同じである。２１４は強誘
電体容量素子を表している。本実施例によれば従来の白
金を電極として電極を基板に対し平行に設置した場合に
比べ大幅にセル面積を縮小できる。分極反転を利用し従
来のセル構造により構成した場合には読み出し可能な電
荷量を得るためにはは数μｍ四方必要であった。これに
対し本実施例によれば強誘電体の高さ１．５μｍ、膜厚
を０．２μｍとし、平面構造が図９記載の構造を用い、
更に強誘電体表面に実施例３に記載したような凹凸を設
けることにより容量の占有面積１μｍ四方においても充
分な分極反転電荷を得ることができ、さらに、電極材料
として白金に比べてはるかに微細加工の容易なｎ型にド
ーピングされたポリＳｉを成膜温度６００℃で形成する
ことにより強誘電体不揮発性メモリの高集積化、高速
化、低価格化に大きく役立つものである。なお、本実施
例においては、容量、ＭＯＳトランジスタそれぞれ１個
づつ１組の素子２組で記憶素子を構成する例について述
べたが、当然、強誘電体の自発分極を用いる他の構造の
不揮発性メモリについても本実施例によればセル面積を
縮小し高集積化が図れる。

【００８７】実施例６ 強誘電体は上記の材料のように、重金属やマグネシウム
等の半導体や絶縁膜の特性を変化させる元素が多く含ま
れている。このような物質は強誘電体の成膜工程や強誘
電体成膜後の工程においてＭＯＳトランジスタの活性領
域中に拡散し半導体のエネルギバンドギャップ準位を変
化させる。これによりＭＯＳトランジスタのオフ電流が
増加したり、しきい値電圧が変化するといった問題があ
る。

【００８８】 図１８に上記に強誘電体を用いた容量素
子を制御トランジスタ、駆動用の周辺回路、金属配線の
終了し後に形成したＤＲＡＭのメモリセルの断面図を示
した。このような構造においては強誘電体成膜後に高温
のプロセス等により強誘電体中の金属がＭＯＳトランジ
スタの特性を変化させることが少なく、素子の長期的な
信頼性を向上させることができる。図６の素子と図１８
の構造のメモリ評価したところ、ＭＯＳトランジスタの
オフ電流が図１８の場合には図６の場合と比較して約１
桁ほど低くすることができる。

【００８９】また、このような金属が半導体中に拡散す
ることを防止する方法としては、強誘電体とトランジス
タの間に窒化チタン等のバリア材を形成しておくこと
や、上記重金属などと固溶度の高いＢＰＳＧやＰＳＧ等
の絶縁体を相関絶縁膜等に用いることにより、拡散した
金属元素をトランジスタの活性領域に到る前に絶縁膜中
に捕らえるために金属元素によるトランジスタ特性の変
化を抑える効果がある。バリア材を設ける技術について
は実施例７に示した。

【００９０】また、強誘電体材料を構成する金属元素に
はウラン，ラジウム系、アクチニウム系、トリウム系、
ネプツニウム系の多くの放射性同位体がある。このよう
な元素、例えば鉛の場合はベータ線崩壊により原子番号
の１つ大きなＢｉや２つ大きなＰｏ元素に変化したりす
る。これらの元素はさらにα線崩壊によりＴｌやＰｂと
いった元素に変化する。このα線がＭＯＳトランジスタ
付近に形成された空乏層に入射し、ソフトエラーを引き
起こす。そこで、ソフトエラーを防止するために金属元
素を充分に精製し不純物金属を除外すると共に放射性同
位体も除外することによりソフトエラーの発生確率を著
しく下げることができる。

【００９１】さらに、図１８に示したように強誘電体を
配線工程の後に形成しＭＯＳトランジスタと距離をおく
ことによりα線が発生してもこのα線が上記空乏層に飛
来する確率が低下し強誘電体膜が原因となるソフトエラ
ー発生確率を著しく低下させることができる。

【００９２】上記、図１８に示した構造によるＭＯＳト
ランジスタの特性変化の抑制や、α線ソフトエラー発生
確率の低減は強誘電体の側壁部に電極を有する容量素子
を用いたデバイスに限られるものではなく、従来技術の
下地電極上に強誘電体を成膜し容量素子を構成する技術
においても有効である。

【００９３】また、誘電体膜としては、強誘電体膜に限
らず、上記のようなトランジスタの特性変化やソフトエ
ラーといった問題がある金属酸化膜、金属窒化膜を用い
たデバイスにも有効である。

【００９４】図３０は本実施例のＤＲＡＭメモリセル部
の断面構造を示す説明図である。

【００９５】本図は金属配線形成後に配線保護膜を形成
し、ストレージノードとなる下地金属、誘電体膜、プレ
ート線を形成、加工し最終保護膜を形成したものであ
る。上記金属配線上に容量を形成した場合と同様に、ビ
ット線の上部に強誘電体容量素子を構成した場合にもほ
ぼ同様の効果がある。

【００９６】図３１は上記のビット線の上部に強誘電体
容量素子を構成した場合の説明図である。

【００９７】図３２は他の実施例のＤＲＡＭメモリセル
部の断面構造を示す説明図である。

【００９８】本図はビット線上の絶縁膜やコンタクト用
のポリＳｉを平坦化処理した後に下地金属、強誘電体
膜、プレート線を形成、加工したものである。このよう
な構造においては下地金属面の平坦性が優れているため
にその上部の強誘電体膜の結晶性が優れるために誘電率
が向上し、リーク電流を低減することができる。

【００９９】実施例７ これ迄に述べた実施例においては、金属あるいは強誘電
体膜は１層のみから構成されていたが、本実施例では半
導体基板上に組成の異なる強誘電体を成膜し第１の層は
下地酸化膜とのバッファ層として用いることにより第２
の層の強誘電体の結晶性を向上させ強誘電性を引き出そ
うとする実施例について述べる。

【０１００】図１９は多層の強誘電体及び多層の電極を
用いたメモリセルの説明図である。本メモリセルは、
０.３μｍルールで設計され、電源電圧は３.０Ｖ、セン
スアンプピッチ０.８μｍ、ワード線ピッチ０.７μｍで
設計されたものである。しかし、本発明は上記程度の設
計寸法程度に限られたものではない。

【０１０１】Ｓｉ基板上に図１に記載した様にＭＯＳト
ランジスタ及びビット線が形成された後に、シリコンと
のコンタクト抵抗を低減するためにコンタクト部チタン
２７１を形成する。形成されたチタン２７１はその後の
高温プロセスにおいてシリコンと反応しシリコンとの境
界部に約０.０２０μｍのチタンシリサイド２７２を形
成する。このチタンシリサイド２７２はさらにコンタク
ト抵抗を低減させている。

【０１０２】さらにチタン上部にバリア層となる窒化チ
タン２７３が形成される。強誘電体膜を成膜する前にＭ
ＯＳトランジスタのソース電極のコンタクト部にバリア
材を形成することにより強誘電体に含まれる鉛やジルコ
ニウム等の重金属やマグネシウム等のＳｉ中で可動イオ
ンとなりうる物質がＳｉ中に混入することを防止でき
る。Ｓｉ中に重金属が混入したり、可動イオンが混入す
るとＳｉのバンドギャップ中の深いエネルギ域に電子の
エネルギ準位が形成されＭＯＳトランジスタのリーク電
流の増加や閾値電圧の変化等を引き起こす。これらを防
ぐことのできるバリア材として窒化チタン２７３を用い
たものである。

【０１０３】さらに、ＳｒＴｉＯ₃２７４及びＰｂ（Ｍ
ｇ、Ｎｂ）Ｏ₃２７５それぞれＣＶＤ法、ゾルゲル法に
より膜厚０.１及び０.４５μｍ成膜する。なおＳｒＴｉ
Ｏ₃膜はＥＣＲプラズマアシスト有機金属ＣＶＤ法によ
り成膜されている。

【０１０４】図２０はＥＣＲプラズマアシスト有機金属
ＣＶＤ法により成膜する装置の構成を説明する説明図で
ある。

【０１０５】８インチＳｉ基板２８１の配置された真空
容器２８２の側部にマイクロ波導波管２８３とマイクロ
波発生装置２８４より周波数２.４５ＧＨｚのマイクロ
波が導入される。導入されてマイクロ波の電界方向は基
板に対して平行方向であり真空容器上部に設けられた磁
界コイル２８５により導入されたガスが電子サイクロト
ロン共鳴によりプラズマとなり基板上に成膜される。あ
らかじめ１０のマイナス６乗Ｔｏｒｒまで排気し、基板
２８１をヒータ２８６により６００℃に加熱する。Ｔｉ
（ＯＣ２Ｈ５）５（２８７）とＳｒ（ＤＰＭ）２（２８
８）をそれぞれの容器及び配管ヒータ２８９により１５
０℃、３００℃に加熱し、それぞれの酸素をキャリアガ
スとして５０ｍｌ／ｍｉｎ、１５０ｍｌ／ｍｉｎの流速
で真空容器２８２内に導入する。この導入用の配管には
真空容器２８２に至るまで途中の配管中で凝結すること
を防止するために、配管にも加熱装置が設けられてい
る。なお、基板上に均一に成膜処理が行えるようにガス
は基板２８１に対し、垂直方向に導入され、多数の導入
孔を有している。

【０１０６】この導入されたガスは電子サイクロトロン
共鳴によりプラズマとなり基板２８１上に成膜処理をす
る。その際の容器内の圧力は０.１ｍＴｏｒｒである。
成膜後、真空中で７００℃１時間の熱処理を加える。

【０１０７】さらに、フォトリソグラフィ工程、ドライ
エッチング工程を経て、Ｐｂ（Ｍｇ、Ｎｂ）Ｏ₃２７５
及びＳｒＴｉＯ₃２７４幅０.１５μｍ、長さ２μｍとな
るように形成される。その際、強誘電体層の高さは０.
５μｍであり、図８に示したようにＭＯＳトランジスタ
のソース電極のコンタクト部を囲むように形成されてい
る。さらに、アルミニウム２７６を０.０４μｍポリシ
リコン２７７を０.０５μｍ成膜する。さらに、ボロン
リンシリケートガラス（ＢＰＳＧ）２７８を成膜し８０
０℃の高温でリフローさせる。さらに、ＰＢＳＧをＰｂ
（Ｍｇ、Ｎｂ）Ｏ₃上のポリシリコンが露出するまでエ
ッチバックさせる。

【０１０８】さらに、エッチングにより強誘電体上部の
ポリシリコンを除去し、硫酸により強誘電体上部のアル
ミニウムを除去する。これにより、強誘電体を介してプ
レート電極２７９と蓄積ノード２７１０を電気的に分離
する。その結果、Ｐｂ（Ｍｇ、Ｎｂ）Ｏ₃と接する電極
の面積は１μｍ²（２μｍ×０.５μｍ）、また電極間隔
は０.１５μｍとなる。

【０１０９】さらに、上記容量素子上に保護膜としてＳ
ｉＯ₂膜２７１１を形成しメモリーセルが構成される。
ＤＲＡＭとして用いられる場合、さらにその上にアルミ
配線２７１、２７２等が配設され外部電極とのコンタク
トがとられ、パッケージに封入され完成する。尚、セン
スアンプ、ドライバー回路、等の周辺回路のプロセスに
ついては省略したが当然含まれており、図２２に示すよ
うな構成となる。

【０１１０】容量素子の容量値は本実施例において、約
８０ｆＦが得られる。プレート電極に印加される電圧が
電源電圧３Ｖの半分の１.５Ｖが印加されるため、蓄積
される電荷量は１２０ｆＣである。また、リーク電流１
ｆＡ程度でありＤＲＡＭメモリセルとして用いるには充
分小さい値が得られている。

【０１１１】 またこのようなＤＲＡＭに用いる物質と
してＰｂ（Ｍｇ、Ｎｂ）Ｏ₃について述べているが、本
発明は上記膜に限られたものではない。例えば、ＢａＴ
ｉＯ₃やＳｒＴｉＯ₃またはこれらの膜を主成分とする固
溶体膜を用いた場合、Ｐｂ（Ｍｇ、Ｎｂ）Ｏ₃に比較し
て比誘電率が小さいため、素子寸法は上記のものと異な
るが、１００ｋＨｚ以上の高周波領域においても、高い
応答特性を得ることができる。これは、ＢａやＳｒ原子
の質量がＰｂ原子の質量と比較して小さいためである。
また、Ｐｂ（Ｔｉ、Ｚｒ）Ｏ₃や（Ｐｂ、Ｌａ）（Ｔ
ｉ、Ｚｒ）Ｏ₃は Ｐｂ（Ｍｇ、Ｎｂ）Ｏ₃の構成元素で
あるＭｇを含まないため、Ｍｇ拡散やＭｇが可動イオン
となることによるＭＯＳトランジスタ特性の変化といっ
た問題を引き起こすことがなく、信頼性の向上に効果が
ある。

【０１１２】実施例８ 強誘電体の成膜方法としてはゾルゲル法を取り上げるげ
ているが、他にスパッタ法、有機金属気相堆積法、蒸着
法、水熱法等によっても上記膜を成膜することができ
る。スパッタ法はターゲットの組成を変化させることに
より膜の組成を制御性良く成膜でき、（Ｐｂ，Ｌａ）
（Ｔｉ，Ｚｒ）Ｏ₃や銅を固溶させたＰｂ（Ｍｇ，Ｎ
ｂ）Ｏ₃など構成元素数が多い膜の成膜も容易に行うこ
とができる。また、有機金属気相堆積法や水熱法は１０
枚以上の基板上に同時成膜できスループットの向上につ
ながるものである。

【０１１３】図２１に有機金属気相成長装置の断面図を
示した。直径３００ｍｍの石英容器内に８インチ基板を
３０枚設置する。この基板を石英容器の外側に設けられ
た高周波加熱コイル２９２により基板を８００℃まで加
熱する。真空容器内はあらかじめ１０のマイナス４乗Ｐ
ａまで真空排気される。その後、Ａｒガス２９３をキャ
リアガスとして加熱気化した有機材料物質は基板表面に
到り、成膜処理が行われる。本方式ではさらにオゾン、
酸素、水蒸気２９４を同時に導入し酸素を補っている。
必要な膜厚が成膜された後に、基板は毎時１００℃の勾
配で徐冷されるこれによりグレインサイズが大きく誘電
率が高くリーク電流の少ない強誘電体膜が同時に他数枚
形成することができる。

【０１１４】 本装置により（Ｓｒ，Ｂａ）ＴｉＯ₃及
びＰｂ（Ｚｒ，Ｔｉ）Ｏ₃を成膜しそれらの特性を調べ
たところ室温において比誘電率、比抵抗は（Ｓｒ，Ｂ
ａ）ＴｉＯ₃においてそれぞれ４０００及び３×１０ ¹⁴
Ωｃｍ、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃においてはそれぞれ１
０００及び１×１０ ¹⁵ Ωｃｍである。しかし、周波数１
００ＭＨｚでの誘電損失は（Ｓｒ，Ｂａ）ＴｉＯ₃がＰ
ｂ（Ｚｒ，Ｔｉ）Ｏ₃よりも一桁ほど小さいものであっ
た。このため、アクセス時間が例えば８０ｎｓが必要と
されるＤＲＡＭには（Ｓｒ，Ｂａ）ＴｉＯ₃が好適であ
る。

【０１１５】しかし、塩素系ガスのプラズマを用いドラ
イエッチングにより加工した際にはＰｂ（Ｚｒ，Ｔｉ）
Ｏ₃のほうが（Ｓｒ，Ｂａ）ＴｉＯ₃よりも高アスペクト
比の加工がしやすく超微細加工が必要とされる例えば２
５６メガビットＤＲＡＭ等においてはＰｂ（Ｚｒ，Ｔ
ｉ）Ｏ₃を用いたほうが好適である。

【０１１６】 実施例９ 図３３は本発明のメモリ素子をオンチップ化させたシス
テムＬＳＩのレイアウトを示す。本技術は今後、通信方
式がアナログネットワーク、デジタルネットワーク、ナ
ロウバンドイインテリジェントサービスデジタルネット
ワーク（Ｎ−ＩＳＤＮ）、さらにブロードバンド（Ｂ）
−ＩＳＤＮに対応できる技術であり、高精細な自然動画
を含むマルチメディア通信に対応可能なな高集積高速メ
モリと通信回路から直接信号を取入れるためにドライバ
レシーバ回路等をオンチップ化させたものである。

【０１１７】図３４に本発明のＦＲＡＭ、ＤＲＡＭ、Ｓ
ＲＡＭをキャッシュメモリとして内蔵した論理ＬＳＩ
（マイクロプロセッサ）のレイアウトを示した。本実施
例のように、本発明のメモリ素子を内蔵キャッシュメモ
リとして用いれば、先に述べたように大容量かつ低消費
電力であるので、高度な機能を持つ論理素子を低消費電
力で動作させることができるといった利点がある。さら
に、ソフトエラーに強いマイクロプロセッサが得られる
といった効果もある。

【０１１８】実施例１０ 図３５は、本発明のＦＲＡＭ、ＤＲＡＭ、ＳＲＡＭを半
導体ディスク基板として用いたレイアウトを示す。先述
したように安価で大容量の固体記録媒体として、極めて
有利である。特にＦＲＡＭデスクを用いれば、不揮発性
であるために停電時にも電気的バックアップが不要で、
記憶内容を他の記憶媒体（例えば磁気ディスク、磁気テ
ープ等）にバックアップとしてコピーする必要がなく、
また可動部がないために衝撃に強く、消費電力の極めて
少ないなどの利点がある。さらに、ソフトエラーに強い
半導体ディスク基板が得られるという効果もある。

【０１１９】さらに本発明のメモリ素子は半導体ディス
ク基板のみならずメモリカードにも応用できる。

【０１２０】図３６は、本発明のＦＲＡＭ、ＤＲＡＭ、
ＳＲＡＭをメモリカードとして用いたレイアウトを示
す。特にＦＲＡＭを用いたカード（ＦＲＡＭカード）は
従来のメモリカードのように記憶保持用の電池をカード
内に内蔵させる必要がないために従来のフロッピディス
クと同様の使用法が可能で、フロッピに比べ大幅にアク
セス時間が短縮できるといった利点がある。従って、上
記、メモリ素子を用いたメモリカードを従来のフロッピ
ディスクのようにワークステーション以下の小型及び携
帯用コンピュータシステムにおける交換可能な補助記憶
媒体として利用すれば、ディスクを回転させるために要
するモータ等の駆動系や駆動用の電源が不要なので、シ
ステム全体を小型化できまた、消費電力を低減で、さら
に大容量の情報を高速に読み書きできるのでシステム全
体としての処理能力が向上する。

【０１２１】実施例１１ 上記論理素子（マイクロプロセッサ）、及び本発明によ
るメモリ素子（ＦＲＡＭ、ＤＲＡＭ、ＳＲＡＭ）、さら
に本発明による半導体ディスク基板や本発明によるメモ
リカードは、スーパーコンピュータ、大型、汎用、中小
型コンピュータやワークステーション、さらにはパーソ
ナルコンピュータ、ポータブルコンピュータ、ラップト
ップコンピュータ、ノート型パーソナルコンピュータに
用いるとその効果が大きい。

【０１２２】図３７は本実施例のコンピュータシステム
を説明する説明図である。本図において半導体ディスク
として、ＤＲＡＭ及びＳＲＡＭディスクは従来と同様の
使い方であるが、従来に比較して大容量かつ安価である
ために、処理能力等の性能を高めることができる。これ
らは特に中小型以上の機種で大きな効果がある。

【０１２３】また、ＦＲＡＭディスクは、従来の半導体
ディスクに比べ、不揮発性、大容量、低消費電力、等の
利点を持つ。特に、不揮発性であるために電気的なバッ
クアップを必要としないので、中小型以上の機種に見ら
れるような停電対策用の蓄電池が不要で、システム全体
を小型化できるという利点がある。また、記憶内容をア
クセス時間の遅い磁気ディスク上にコピーする必要がな
く、従来のシステムより高速にかつ大容量の情報を処理
できるので、システム全体の高速化、性能アップ、小型
化、低価格化が図れるといった利点がある。

【０１２４】さらに、携帯用のパーソナルコンピュータ
からノート型コンピュータに関しても、磁気ディスクを
必要としないために、振動に強いシステム構成でき、低
消費電力であるため、長時間のバッテリ動作をさせるこ
とができ、携帯用の用途が広がり移動体内等においても
安定な動作を保証することができる。

【０１２５】 さらに、上記マイクロプロセッサを信号
処理部に用い、本発明のメモリ素子を主記憶部に用いれ
ば、大容量の情報に高速でアクセスできるために極めて
高度かつ複雑な情報処理を短時間で行うことができる。

【０１２６】さらに、本発明の論理素子、メモリ素子、
及び半導体ディスクや、メモリカードを用いたシステム
には上記コンピュータ以外にもワードプロセッサ、プリ
ンタ等のＯＡ機器、ゲーム用コンピュータシステム、電
子卓上計算機、電子手帳さらには等においても低消費電
力で、小型化、高速化が図れ性能アップ、低価格化、低
消費電力化が図れるといった利点がある。さらに自動車
や冷蔵庫、オーデオセット等の家庭電化製品の制御にも
同様な効果を示す。

【０１２７】

【発明の効果】本発明によれば、半導体基板上に半導体
素子を形成後に誘電率が２０以上または分極に履歴を有
し高い比誘電率を有する金属酸化物強誘電体を成膜し、
該金属酸化物強誘電体を壁状に加工し、壁状に加工され
た金属酸化物強誘電体に真空中で導電材を成膜し、頂部
の導電材を除去して金属酸化物強誘電体の双方の側壁に
電極を形成することにより、電極表面の酸化による実効
的な誘電率を低下させることを防止し高い比誘電率とリ
ーク電流が少ない誘電体が形成でき、基板面積に対して
大きな容量の容量素子を有する半導体集積回路が得られ
る効果がある。

【図面の簡単な説明】

【図１】一般的なＭＯＳトランジスタの構成を説明する
説明図である。

【図２】本発明の実施例１の製造プロセスを説明する説
明図である。

【図３】本発明の実施例１の製造プロセスを説明する説
明図である。

【図４】本発明の実施例１の製造プロセスを説明する説
明図である。

【図５】本発明の実施例１の製造プロセスを説明する説
明図である。

【図６】本発明の実施例１の製造プロセスを説明する説
明図である。

【図７】本発明の実施例１に記載の高誘電体を用いたＤ
ＲＡＭメモリセルの斜視図である。

【図８】本発明の実施例１に記載の高誘電体を用いたＤ
ＲＡＭメモリセルの平面図である。

【図９】本発明の実施例１に記載の高誘電体を用いた他
のＤＲＡＭメモリセルの平面図である。

【図１０】本発明の実施例３の製造プロセスを説明する
説明図である。

【図１１】本発明の実施例３の製造プロセスを説明する
説明図である。

【図１２】本発明の実施例３の製造プロセスを説明する
説明図である。

【図１３】本発明の実施例３の製造プロセスを説明する
説明図である。

【図１４】本発明の実施例４の製造プロセスを説明する
説明図である。

【図１５】本発明の実施例４の製造プロセスを説明する
説明図である。

【図１６】本発明の実施例４の製造プロセスを説明する
説明図である。

【図１７】本発明の実施例４の製造プロセスを説明する
説明図である。

【図１８】本発明の強誘電体を用いた容量素子を基板の
最上位に形成したＤＲＡＭのメモリセルの構成を説明す
る説明図である。

【図１９】本発明の多層の強誘電体及び多層の電極を用
いたメモリセルの説明図である。

【図２０】本発明の実施例のＥＣＲプラズマアシスト有
機金属ＣＶＤ法により成膜する装置の構成を説明する説
明図である。

【図２１】本発明の実施例の有機金属気相成長法により
成膜する装置の構成を説明する説明図である。

【図２２】一般的なＤＲＡＭのメモリセル部の回路図で
ある。

【図２３】一般的なＤＲＡＭのメモリセル部の縦断面図
である。

【図２４】一般的な自発分極を説明する図表である。

【図２５】一般的な強誘電体の分極の履歴を用いたメモ
リセルの等価回路図である。

【図２６】従来の貴金属以外の金属を下地電極として用
いた場合の容量素子の構成を説明する説明図である。

【図２７】従来の貴金属を下地電極として用いた場合の
容量素子の構成を説明する説明図である。

【図２８】一般的な強誘電体膜厚と容量の関係を示す図
表である。

【図２９】本発明の下地材と低誘電率層とその上部に形
成された高誘電率層の関係を説明する説明図である。

【図３０】本発明の強誘電体容量素子を最終配線上に形
成したＤＲＡＭ、ＦＲＡＭのメモリセル部の説明図であ
る。

【図３１】本発明の強誘電体容量素子をビット線上に形
成したＤＲＡＭ、ＦＲＡＭのメモリセル部の説明図であ
る。

【図３２】本発明の強誘電体容量素子をビット線間の層
間膜を平坦化した後に形成したＤＲＡＭ、ＦＲＡＭのメ
モリセル部の説明図である。

【図３３】本発明のメモリをオンチップ化させたシステ
ムＬＳＩのレイレアウトである。

【図３４】本発明の実施例のメモリを内蔵した論理ＬＳ
Ｉのレイレアウトである。

【図３５】本発明の実施例の半導体ディスク基板のレイ
レアウトである。

【図３６】本発明の実施例のメモリカ−ドのレイレアウ
トである。

【図３７】本発明の実施例のコンピュ−タシステムの説
明図である。

【符号の説明】

１１ ゲート電極 １２ ＳｉＯ₂絶縁膜 １３ ｎ型拡散層 １４ ビット線 ２１ 強誘電体 ４１ アルミニウム薄膜 ５１ プレート線 ６１ ＳｉＯ₂保護膜 ７１ ｎ型ポリＳｉ ７２ 強誘電体 ７３ プレート線（ｎ型ポリＳｉ） ７４ ビット線 ７５ ワード線 ７６ ｎ型ドープ層 ８１ ワード線 ８２ ビット線 ８３ ｎ型ドープ層 ８４ 強誘電体 ８５ コンタクトホール １０１ ポリＳｉ １０２ 強誘電体膜 １２１ アルミニウム薄膜 １３１ ＳｉＯ₂保護膜 １４１ ＷＳｉ １６１ ＷＳｉ １７１ ＳｉＯ₂ ２３１ 白金 ２４１ アルミニウム ２４２ 強誘電体（高誘電率層） ２４３ 強誘電体（低誘電率層） ２４４ 高誘電率物質を用いた容量素子 ２４５ 低誘電率物質を用いた容量素子

───────────────────────────────────────────────────── フロントページの続き (72)発明者 福田 琢也 茨城県日立市久慈町4026番地 株式会社 日立製作所 日立研究所内 (72)発明者 崔 宰豪 茨城県日立市久慈町4026番地 株式会社 日立製作所 日立研究所内 (72)発明者 宮本 幸信 茨城県日立市久慈町4026番地 株式会社 日立製作所 日立研究所内 (56)参考文献 特開 平３−295270（ＪＰ，Ａ) 特開 平３−293775（ＪＰ，Ａ) 特開 昭64−42161（ＪＰ，Ａ)

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 表面に半導体素子が形成された半導体基
   板と、前記半導体基板表面に垂直な側壁を有し前記半導体素子
   のソース層を囲んで形成された壁状の金属酸化物強誘電
   体膜と、 該金属酸化物強誘電体膜の側壁を挟んで形成された一対
   の電極膜とを備え、 前記壁状の金属酸化物強誘電体膜は、前記半導体素子の
   ドレインとゲートの電極を構成する導電体を覆う絶縁層
   を含む前記半導体基板表面の全体に金属酸化物強誘電体
   膜を成膜した後、前記壁状の部分を残して該金属酸化物
   強誘電体膜を除去することにより形成され、 前記一対の電極膜は、前記壁状の金属酸化物強誘電体膜
   の全面及び前記ソース層を覆う電極膜を成膜した後、前
   記側壁の両壁面及び前記ソース層を覆う電極膜を残して
   該電極膜を除去することにより形成され、かつ前記側壁
   の外壁面に形成された電極膜は前記絶縁膜を介して前記
   半導体素子と絶縁されてなり、 前記金属酸化物強誘電体膜と前記一対の電極膜とで容量
   素子が形成され、前記金属酸化物強誘電体膜が、誘電率
   が２０以上または分極に履歴を有し、かつ前記側壁の高
   さが該側壁の厚みよりも大きい ことを特徴とする半導体
   集積回路。
2. 【請求項２】 前記金属酸化物強誘電体膜がＰｂ（Ｚｒ
   _ｘＴｉ_１−ｘ）Ｏ_３、（Ｐｂ_ｙＬａ_１−ｙ）（ＺｒｘＴ
   ｉ_１−ｘ）Ｏ_３を主成分とする強誘電体物質であること
   を特徴とする請求項１に記載の半導体集積回路。
3. 【請求項３】 前記金属酸化物強誘電体がＰｂＭｇＮｂ
   Ｏ_３またはＰｂＣｕＭｇＮｂＯ_３を主成分とすることを
   特徴とする請求項１に記載の半導体集積回路。