JP3458217B2 - 容量素子 - Google Patents
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、リーク電流を低減した
容量素子及びそれを用いた半導体記憶装置に関する。
容量素子及びそれを用いた半導体記憶装置に関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）はコンピュータの記憶素子として記憶容量
が大きく高速であることから近年精力的に研究され、よ
り高速高集積化が進んでいる。ＤＲＡＭについての技術
は例えばサイエンスフォーラム社発行、赤坂洋一他３名
編集、最新版超ＬＳＩプロセスデータハンドブックに詳
細が述べられている。
（ＤＲＡＭ）はコンピュータの記憶素子として記憶容量
が大きく高速であることから近年精力的に研究され、よ
り高速高集積化が進んでいる。ＤＲＡＭについての技術
は例えばサイエンスフォーラム社発行、赤坂洋一他３名
編集、最新版超ＬＳＩプロセスデータハンドブックに詳
細が述べられている。
【０００３】図２３は一般的なＤＲＡＭメモリセルの構
成を説明する回路図である。
成を説明する回路図である。
【０００４】ＤＲＡＭに用いられている、メモリセルは
ＭＯＳトランジスタ１４２とコンデンサ１４１が１対と
なり構成され、コンデンサ１４１に蓄積された電荷によ
って１ビットのデータを記憶する。ＭＯＳトランジスタ
１４２のゲート電極４２はワード線に接続され、さらに
ワード線は周辺回路のＸデコーダドライバ１４５に連結
されている。また、ＭＯＳトランジスタ１４２のソース
電極はビット線４５に接続され、更にこのビット線４５
はセンスアンプ１４７、読み出し回路、書き込み回路等
の周辺回路１４９に接続されている。また、ドレイン電
極はコンデンサ１４１の一方の電極に接続されており、
コンデンサ１４１のもう一方の電極は各ビット共通の図
示せざるプレート線に接続されている。このコンデンサ
１４１の容量はα線によって作り出される電荷によるエ
ラー（ソフトエラーと呼ばれる）に対する耐性を備える
ためには１００ｆＣ以上の電荷が蓄積されていなければ
ならない。
ＭＯＳトランジスタ１４２とコンデンサ１４１が１対と
なり構成され、コンデンサ１４１に蓄積された電荷によ
って１ビットのデータを記憶する。ＭＯＳトランジスタ
１４２のゲート電極４２はワード線に接続され、さらに
ワード線は周辺回路のＸデコーダドライバ１４５に連結
されている。また、ＭＯＳトランジスタ１４２のソース
電極はビット線４５に接続され、更にこのビット線４５
はセンスアンプ１４７、読み出し回路、書き込み回路等
の周辺回路１４９に接続されている。また、ドレイン電
極はコンデンサ１４１の一方の電極に接続されており、
コンデンサ１４１のもう一方の電極は各ビット共通の図
示せざるプレート線に接続されている。このコンデンサ
１４１の容量はα線によって作り出される電荷によるエ
ラー（ソフトエラーと呼ばれる）に対する耐性を備える
ためには１００ｆＣ以上の電荷が蓄積されていなければ
ならない。
【０００５】また、強誘電体と呼ばれる物質は自発的に
電気分極をもち、その自発分極は電場により方向を反転
し得る。この物質にはキュリー温度と呼ばれる温度があ
り、この温度以下であれば上記の自発分極を有し、キュ
リー温度以上であれば自発分極を有しない。また、キュ
リー温度付近ではその物質の誘電率が極大となり、中に
はその時の誘電率が１００００を超す物質もある。キュ
リー温度の異なる物質を固溶させることにより、キュリ
ー温度をそれぞれの物質の値からシフトさせたり、温度
に対する誘電率のピーク幅を広げ温度に対する依存性を
変化させることができる。
電気分極をもち、その自発分極は電場により方向を反転
し得る。この物質にはキュリー温度と呼ばれる温度があ
り、この温度以下であれば上記の自発分極を有し、キュ
リー温度以上であれば自発分極を有しない。また、キュ
リー温度付近ではその物質の誘電率が極大となり、中に
はその時の誘電率が１００００を超す物質もある。キュ
リー温度の異なる物質を固溶させることにより、キュリ
ー温度をそれぞれの物質の値からシフトさせたり、温度
に対する誘電率のピーク幅を広げ温度に対する依存性を
変化させることができる。
【０００６】このような誘電率の高い物質をＤＲＡＭの
容量素子や強誘電体の自発分極の方向をメモリとして用
いる強誘電体メモリに関する技術は特開昭６３−２０１
９９８号公報、特開昭６４−０６６８９７号公報、特開
平１−１５８６９１号公報に記載されている。
容量素子や強誘電体の自発分極の方向をメモリとして用
いる強誘電体メモリに関する技術は特開昭６３−２０１
９９８号公報、特開昭６４−０６６８９７号公報、特開
平１−１５８６９１号公報に記載されている。
【０００７】
【発明が解決しようとする課題】上記容量素子の絶縁体
としてＳｉＯ2を用いた場合、従来のメモリセル構造で
占有面積を小さくしかつ読みだし可能な容量値を得るに
は、電極に凹凸を設ける等の手段により電極面積を増大
させるといった方法がとられている。しかしこの技術に
おいてはプロセスの複雑化を招き、これに伴い容量素子
の容量値間のバラツキが大きくなるといった問題があ
る。また、絶縁膜の膜厚を数ナノメータ以下の薄膜とし
所望の容量値を得ようとした場合、絶縁膜中のリーク電
流が増大したり絶縁破壊を起こしたりするといった問題
がある。
としてＳｉＯ2を用いた場合、従来のメモリセル構造で
占有面積を小さくしかつ読みだし可能な容量値を得るに
は、電極に凹凸を設ける等の手段により電極面積を増大
させるといった方法がとられている。しかしこの技術に
おいてはプロセスの複雑化を招き、これに伴い容量素子
の容量値間のバラツキが大きくなるといった問題があ
る。また、絶縁膜の膜厚を数ナノメータ以下の薄膜とし
所望の容量値を得ようとした場合、絶縁膜中のリーク電
流が増大したり絶縁破壊を起こしたりするといった問題
がある。
【０００８】また、容量素子の絶縁体として強誘電体を
用いた場合、その比誘電率が大きいために少ない占有面
積でかつ簡単な構造で、高い容量値を持つ容量素子を形
成できる。しかしその反面、強誘電体はその比抵抗が１
０の１４乗Ωcm程度以下と他の誘電率の小さな絶縁体に
比較して小さく、そのめに強誘電体を用いた容量素子は
リーク電流が増加するといった問題がある。
用いた場合、その比誘電率が大きいために少ない占有面
積でかつ簡単な構造で、高い容量値を持つ容量素子を形
成できる。しかしその反面、強誘電体はその比抵抗が１
０の１４乗Ωcm程度以下と他の誘電率の小さな絶縁体に
比較して小さく、そのめに強誘電体を用いた容量素子は
リーク電流が増加するといった問題がある。
【０００９】このようなリーク電流の大きな容量素子を
用いメモリを構成した場合、データ書き込み時に蓄積さ
れた電荷が読み出し時まで保持することができず、デー
タが消失するといった問題がある。
用いメモリを構成した場合、データ書き込み時に蓄積さ
れた電荷が読み出し時まで保持することができず、デー
タが消失するといった問題がある。
【００１０】これら容量素子の絶縁体中を流れるリーク
電流は結晶粒の境界部に生ずるバンドギャップ中の深い
準位に起因して流れ、そのため、リーク電流は結晶粒の
境界部に沿って流れ易く、この境界は結晶成長方向とほ
ぼ平行に形成される。
電流は結晶粒の境界部に生ずるバンドギャップ中の深い
準位に起因して流れ、そのため、リーク電流は結晶粒の
境界部に沿って流れ易く、この境界は結晶成長方向とほ
ぼ平行に形成される。
【００１１】上記、蓄積容量においては下地電極上に絶
縁体膜をＣＶＤ法や電極表面の酸化といった方法により
絶縁膜が形成されている。絶縁膜を下地電極上に形成す
ると、絶縁膜の結晶粒は下地電極に対してほぼ垂直に成
長する。そのため、電極により印加される電界成分のう
ちこの結晶成長方向に平行の成分が大きいために電極間
のリーク電流が増加するといった問題がある。
縁体膜をＣＶＤ法や電極表面の酸化といった方法により
絶縁膜が形成されている。絶縁膜を下地電極上に形成す
ると、絶縁膜の結晶粒は下地電極に対してほぼ垂直に成
長する。そのため、電極により印加される電界成分のう
ちこの結晶成長方向に平行の成分が大きいために電極間
のリーク電流が増加するといった問題がある。
【００１２】本発明の目的は、容量素子のリーク電流を
低減することにある。
低減することにある。
【００１３】
【課題を解決するための手段】上記目的は、誘電体と、
該誘電体に両側から当接し電界を印加する電極とを有す
る容量素子において、前記誘電体の結晶粒界の形状が細
長であり、該結晶粒界の細長い方向と垂直に前記電界を
印加するように前記電極を配置したことにより達成され
る。
該誘電体に両側から当接し電界を印加する電極とを有す
る容量素子において、前記誘電体の結晶粒界の形状が細
長であり、該結晶粒界の細長い方向と垂直に前記電界を
印加するように前記電極を配置したことにより達成され
る。
【００１４】上記目的は、前記誘電体が強誘電体である
ことにより達成される。
ことにより達成される。
【００１５】上記目的は、前記の容量素子を半導体基板
上に構成し、前記電極の１方を能動素子に接続した半導
体記憶装置を提供することにより達成される。
上に構成し、前記電極の１方を能動素子に接続した半導
体記憶装置を提供することにより達成される。
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【作用】上記構成によれば、容量素子の絶縁体中のリー
ク電流には結晶粒の境界部に発生するバンドギャップ中
の深い準位に起因して流れる電流がある。そのため、リ
ーク電流は結晶粒の境界部に沿って流れ易く、この境界
は結晶成長方向に沿って形成される。この絶縁膜の結晶
成長方向即ち、結晶粒界の細長い方向とほぼ垂直に電界
を印加することにより、リーク電流のパス数は結晶成長
方向と平行に電界を印加した場合に比べて少なくかつ結
晶粒の境界部に沿って結晶粒を迂回して流れるためパス
の距離が長くなり、電気抵抗が増加するからリーク電流
を減少させることができる。
ク電流には結晶粒の境界部に発生するバンドギャップ中
の深い準位に起因して流れる電流がある。そのため、リ
ーク電流は結晶粒の境界部に沿って流れ易く、この境界
は結晶成長方向に沿って形成される。この絶縁膜の結晶
成長方向即ち、結晶粒界の細長い方向とほぼ垂直に電界
を印加することにより、リーク電流のパス数は結晶成長
方向と平行に電界を印加した場合に比べて少なくかつ結
晶粒の境界部に沿って結晶粒を迂回して流れるためパス
の距離が長くなり、電気抵抗が増加するからリーク電流
を減少させることができる。
【００２２】上記の容量素子とＭＯＳトランジスタが１
対となるＤＲＡＭセルにおいて、リーク電流が低減され
た容量素子の１方の電極が上記ＭＯＳトランジスタのド
レイン電極またはソース電極に接続され、もう一方の電
極がプレート電極に接続されることにより、データ書き
込み時に蓄積された電荷が読み出し時まで消失すること
なく保持され、データの良好な書き込み・読み出し特性
を有するＤＲＡＭが得られる。
対となるＤＲＡＭセルにおいて、リーク電流が低減され
た容量素子の１方の電極が上記ＭＯＳトランジスタのド
レイン電極またはソース電極に接続され、もう一方の電
極がプレート電極に接続されることにより、データ書き
込み時に蓄積された電荷が読み出し時まで消失すること
なく保持され、データの良好な書き込み・読み出し特性
を有するＤＲＡＭが得られる。
【００２３】絶縁体として自発分極を有する強誘電体を
用い、上記構造の容量素子を構成し、この強誘電体の自
発分極の方向を読み込み、書き込みが可能な外部回路を
設けた強誘電体強誘電体不揮発性メモリ（ＦＲＡＭ）を
構成することによりリーク電流の低減され、書き込みに
要する電力も少なくかつ電荷が保持され書き込み・読み
出し特性に優れたＦＲＡＭが得られる。
用い、上記構造の容量素子を構成し、この強誘電体の自
発分極の方向を読み込み、書き込みが可能な外部回路を
設けた強誘電体強誘電体不揮発性メモリ（ＦＲＡＭ）を
構成することによりリーク電流の低減され、書き込みに
要する電力も少なくかつ電荷が保持され書き込み・読み
出し特性に優れたＦＲＡＭが得られる。
【００２４】上記のランダムアクセスメモリ又は強誘電
体不揮発性メモリを用い、半導体メモリカード、半導体
ディスク基板を構成することにより高速のメモリアクセ
ス時間が得られ、強誘電体不揮発性メモリを用いた場合
には電源オフ時のメモリ保存用の電池を必要とせず磁気
ディスクと同等またはそれ以上のメモリ容量が得られる
と共に、同様使用方が可能となり、磁気ディスクよりは
るかに高速のメモリアクセスが可能となる。上記のラン
ダムアクセスメモリ又は不揮発性メモリを内蔵キャッシ
ュメモリとして用いマイクロプロセッサや上記のメモリ
を用いコンピュータを構成することにより、安価で大容
量の固体記録媒体が形成でき、高速処理ができしかも小
型化が可能となりしかも低消費電力化できる。さらに、
強誘電体メモリを用いることによりソフトエラーに耐え
るメモリが得られる。
体不揮発性メモリを用い、半導体メモリカード、半導体
ディスク基板を構成することにより高速のメモリアクセ
ス時間が得られ、強誘電体不揮発性メモリを用いた場合
には電源オフ時のメモリ保存用の電池を必要とせず磁気
ディスクと同等またはそれ以上のメモリ容量が得られる
と共に、同様使用方が可能となり、磁気ディスクよりは
るかに高速のメモリアクセスが可能となる。上記のラン
ダムアクセスメモリ又は不揮発性メモリを内蔵キャッシ
ュメモリとして用いマイクロプロセッサや上記のメモリ
を用いコンピュータを構成することにより、安価で大容
量の固体記録媒体が形成でき、高速処理ができしかも小
型化が可能となりしかも低消費電力化できる。さらに、
強誘電体メモリを用いることによりソフトエラーに耐え
るメモリが得られる。
【００２５】上記メモリ素子を用いたメモリカードを従
来のフロッピディスクのようにワークステーション以下
の小型及び携帯用コンピュータシステムにおける交換可
能な補助記憶媒体として利用すれば、ディスクを回転さ
せるために要するモータ等の駆動系や駆動用の電源が不
要なので、システム全体を小型化でき、消費電力を低減
して、さらに大容量の情報を高速に読み書きできるので
システム全体としての処理能力が向上する。
来のフロッピディスクのようにワークステーション以下
の小型及び携帯用コンピュータシステムにおける交換可
能な補助記憶媒体として利用すれば、ディスクを回転さ
せるために要するモータ等の駆動系や駆動用の電源が不
要なので、システム全体を小型化でき、消費電力を低減
して、さらに大容量の情報を高速に読み書きできるので
システム全体としての処理能力が向上する。
【００２６】上記メモリ素子、上記メモリ素子を用いた
論理素子やシステムＬＳＩ、さらに上記メモリ素子を用
いた半導体ディスク基板メモリカードを、スーパーコン
ピュータ、大型、汎用、中小型コンピュータやワークス
テーション、さらにはパーソナルコンピュータ、ポータ
ブルコンピュータ、ラップトップコンピュータ、ノート
型パーソナルコンピュータに用いると従来に比較して大
容量かつ、高速のアクセスが可能でさらに安価であるた
めに、処理能力等の性能を高めることができる。 強誘
電体不揮発性メモリを用いた場合、不揮発性、大容量、
低消費電力、等の利点を持ち、特に、不揮発性であるた
めに電気的なバックアップを必要としないので、中小型
以上の機種に見られるような停電対策用の蓄電池が不要
で、システム全体を小型化できるという利点がある。記
憶内容をアクセス時間の遅い磁気ディスク上にコピーす
る必要がなく、従来のシステムより高速にかつ大容量の
情報を処理できるので、システム全体の高速化、性能ア
ップ、小型化、低価格化が図れるといった利点がある。
論理素子やシステムＬＳＩ、さらに上記メモリ素子を用
いた半導体ディスク基板メモリカードを、スーパーコン
ピュータ、大型、汎用、中小型コンピュータやワークス
テーション、さらにはパーソナルコンピュータ、ポータ
ブルコンピュータ、ラップトップコンピュータ、ノート
型パーソナルコンピュータに用いると従来に比較して大
容量かつ、高速のアクセスが可能でさらに安価であるた
めに、処理能力等の性能を高めることができる。 強誘
電体不揮発性メモリを用いた場合、不揮発性、大容量、
低消費電力、等の利点を持ち、特に、不揮発性であるた
めに電気的なバックアップを必要としないので、中小型
以上の機種に見られるような停電対策用の蓄電池が不要
で、システム全体を小型化できるという利点がある。記
憶内容をアクセス時間の遅い磁気ディスク上にコピーす
る必要がなく、従来のシステムより高速にかつ大容量の
情報を処理できるので、システム全体の高速化、性能ア
ップ、小型化、低価格化が図れるといった利点がある。
【００２７】携帯用のパーソナルコンピュータからノー
ト型コンピュータに関しても、磁気ディスクを必要とし
ないために、振動に強いシステム構成でき、低消費電力
であるため、長時間のバッテリ動作をさせることがで
き、携帯用の用途が広がり移動体内等においても安定な
動作を保証することができる。
ト型コンピュータに関しても、磁気ディスクを必要とし
ないために、振動に強いシステム構成でき、低消費電力
であるため、長時間のバッテリ動作をさせることがで
き、携帯用の用途が広がり移動体内等においても安定な
動作を保証することができる。
【００２８】上記論理素子を信号処理部に用い、本発明
のメモリ素子を主記憶部用いれば、大容量の情報に高速
でアクセスできるために極めて高度かつ複雑な情報処理
を短時間で行うことができる。
のメモリ素子を主記憶部用いれば、大容量の情報に高速
でアクセスできるために極めて高度かつ複雑な情報処理
を短時間で行うことができる。
【００２９】
【実施例】以下本発明の実施例について図面を用い説明
する。
する。
【００３０】実施例１
本実施例の容量素子について説明する。各図中には電子
顕微鏡により観察される結晶の粒塊の様子を模式的に表
している。
顕微鏡により観察される結晶の粒塊の様子を模式的に表
している。
【００３１】図１は強誘電体の結晶成長方向と平行に電
極を形成した場合の容量素子の断面図を示す。
極を形成した場合の容量素子の断面図を示す。
【００３２】図２は強誘電体の結晶成長方向と垂直に電
極を形成した場合の容量素子の断面図を示す。
極を形成した場合の容量素子の断面図を示す。
【００３３】図中の１は１対の電極で、２は強誘電体の
結晶を示し、電極面積は５００μｍ2、電極間隔は０．
５μｍである。強誘電体の材料としてはＴａ2Ｏ5を用い
ている。
結晶を示し、電極面積は５００μｍ2、電極間隔は０．
５μｍである。強誘電体の材料としてはＴａ2Ｏ5を用い
ている。
【００３４】なおＴａ2Ｏ5はＣＶＤ法により以下のプロ
セスで形成される。あらかじめ１０の−６乗Ｔｏｒｒま
で排気された真空容器に基板を設置する。基板を６００
℃に加熱する。Ｔａ（ＯＣ２Ｈ５）５と紫外線により励
起されたオゾンをそれぞれ２００ｍｌ／ｍｉｎ、５００
ｍｌ／ｍｉｎの流量比で導入する。その時の容器内の圧
力は０．１Ｔｏｒｒである。成膜後、真空中で７００
℃、１時間の熱処理を加える。また、電極にはｎ型にド
ーピングされたポリシリコンを用いている。
セスで形成される。あらかじめ１０の−６乗Ｔｏｒｒま
で排気された真空容器に基板を設置する。基板を６００
℃に加熱する。Ｔａ（ＯＣ２Ｈ５）５と紫外線により励
起されたオゾンをそれぞれ２００ｍｌ／ｍｉｎ、５００
ｍｌ／ｍｉｎの流量比で導入する。その時の容器内の圧
力は０．１Ｔｏｒｒである。成膜後、真空中で７００
℃、１時間の熱処理を加える。また、電極にはｎ型にド
ーピングされたポリシリコンを用いている。
【００３５】図３はそれぞれの構造の容量素子のリーク
電流の電極間電圧依存性を示す図表である。この結果電
極を結晶成長方向に垂直に設け、結晶成長方向と垂直に
電界を印加した容量素子の方が、平行に電界を印加した
場合に比べ約一桁ほどリーク電流が少ない。
電流の電極間電圧依存性を示す図表である。この結果電
極を結晶成長方向に垂直に設け、結晶成長方向と垂直に
電界を印加した容量素子の方が、平行に電界を印加した
場合に比べ約一桁ほどリーク電流が少ない。
【００３６】また、結晶成長方向に垂直に電極を形成し
た場合、および平行に形成した場合それぞれの実効的な
比誘電率はともに２０である。
た場合、および平行に形成した場合それぞれの実効的な
比誘電率はともに２０である。
【００３７】同様の方法によりＴｉＯ2を形成した場合
についても誘電率はほぼ同程度で電界を結晶成長方向に
垂直に印加することによりリーク電流は１桁ほど減少さ
せることができる。
についても誘電率はほぼ同程度で電界を結晶成長方向に
垂直に印加することによりリーク電流は１桁ほど減少さ
せることができる。
【００３８】実施例２
本実施例の容量素子を用いたＤＲＡＭメモリセルについ
て説明する。このＤＲＡＭメモリセルは、０．３μｍル
ールで設計され、電源電圧は３．０Ｖ、センスアンプピ
ッチ ０．８μｍ、ワード線ピッチ０．７μｍで設計さ
れた。しかし、本発明は上記の設計寸法に限定されるも
のではない。
て説明する。このＤＲＡＭメモリセルは、０．３μｍル
ールで設計され、電源電圧は３．０Ｖ、センスアンプピ
ッチ ０．８μｍ、ワード線ピッチ０．７μｍで設計さ
れた。しかし、本発明は上記の設計寸法に限定されるも
のではない。
【００３９】次にこのＤＲＡＭメモリセル部の製造プロ
セスを説明する。
セスを説明する。
【００４０】図４は一般的なＭＯＳトランジスタの構成
を説明する説明図である。
を説明する説明図である。
【００４１】ＭＯＳトランジスタは、Ｓｉ基板上にｎ型
拡散層４１、ゲート電極４２、ゲート絶縁膜４３、素子
分離等のＳｉＯ2絶縁膜４４、ポリシリコンからなるビ
ット線４５を形成して構成する。
拡散層４１、ゲート電極４２、ゲート絶縁膜４３、素子
分離等のＳｉＯ2絶縁膜４４、ポリシリコンからなるビ
ット線４５を形成して構成する。
【００４２】図５は容量素子を用いたＤＲＡＭメモリセ
ル部の製造プロセスを説明する説明図である。
ル部の製造プロセスを説明する説明図である。
【００４３】さらに、コンタクトホールが形成された後
にＰｂ（Ｍｇ、Ｎｂ）Ｏ3をゾルゲル法により膜厚０．
５μｍで強誘電体５１として成膜する。
にＰｂ（Ｍｇ、Ｎｂ）Ｏ3をゾルゲル法により膜厚０．
５μｍで強誘電体５１として成膜する。
【００４４】図６は容量素子を用いたＤＲＡＭメモリセ
ル部の製造プロセスを説明する説明図である。
ル部の製造プロセスを説明する説明図である。
【００４５】フォトリソグラフィ工程、ドライエッチン
グ工程を経て、強誘電体５１となるＰｂ（Ｍｇ、Ｎｂ）
Ｏ3が幅０．１５μｍ、長さ２μｍとなるように形成さ
れる。その際、強誘電体５１は高さ０．５μｍとなり、
強誘電体容量素子がＭＯＳトランジスタのソース電極の
コンタクト部を囲むようなパターンとなる。
グ工程を経て、強誘電体５１となるＰｂ（Ｍｇ、Ｎｂ）
Ｏ3が幅０．１５μｍ、長さ２μｍとなるように形成さ
れる。その際、強誘電体５１は高さ０．５μｍとなり、
強誘電体容量素子がＭＯＳトランジスタのソース電極の
コンタクト部を囲むようなパターンとなる。
【００４６】図７は容量素子を用いたＤＲＡＭメモリセ
ル部の製造プロセスを説明する説明図である。
ル部の製造プロセスを説明する説明図である。
【００４７】スパッタ法により電極となる白金７１を強
誘電体５１上に０．０５μｍにて成膜する。
誘電体５１上に０．０５μｍにて成膜する。
【００４８】図８は容量素子を用いたＤＲＡＭメモリセ
ル部の製造プロセスを説明する説明図である。
ル部の製造プロセスを説明する説明図である。
【００４９】ボロンリンシリケートガラス（ＢＰＳＧ）
８１を電極となる白金７１上に成膜し８００℃の高温で
リフローさせる。
８１を電極となる白金７１上に成膜し８００℃の高温で
リフローさせる。
【００５０】図９は容量素子を用いたＤＲＡＭメモリセ
ル部の製造プロセスを説明する説明図である。
ル部の製造プロセスを説明する説明図である。
【００５１】ボロンリンシリケートガラス（ＢＰＳＧ）
８１を強誘電体（Ｐｂ（Ｍｇ、Ｎｂ）Ｏ3）５１上の白
金７１が露出するまでエッチバックさせる。
８１を強誘電体（Ｐｂ（Ｍｇ、Ｎｂ）Ｏ3）５１上の白
金７１が露出するまでエッチバックさせる。
【００５２】図１０は容量素子を用いたＤＲＡＭメモリ
セル部の製造プロセスを説明する説明図である。
セル部の製造プロセスを説明する説明図である。
【００５３】王水によるウェットエッチングにより、露
出した白金７１を除去し、プレート電極１０１と蓄積ノ
ード１０２を電気的に分離する。白金の除去はイオンミ
リング法によっても加工できる。その結果、強誘電体
（Ｐｂ（Ｍｇ、Ｎｂ）Ｏ3）５１と接する電極の面積は
１μｍ2（２μｍ×０．５μｍ）、また電極間隔は０．
１５μｍとなる。
出した白金７１を除去し、プレート電極１０１と蓄積ノ
ード１０２を電気的に分離する。白金の除去はイオンミ
リング法によっても加工できる。その結果、強誘電体
（Ｐｂ（Ｍｇ、Ｎｂ）Ｏ3）５１と接する電極の面積は
１μｍ2（２μｍ×０．５μｍ）、また電極間隔は０．
１５μｍとなる。
【００５４】図１１は容量素子を用いたＤＲＡＭメモリ
セル部の製造プロセスを説明する説明図である。
セル部の製造プロセスを説明する説明図である。
【００５５】本図に示すように容量素子上に保護膜とし
てＳｉＯ2膜を形成しメモリーセルが構成される。ＤＲ
ＡＭとして用いられる場合、さらにその上にアルミ配線
１１１等が配設され外部電極とのコンタクトがとられ、
パッケージに封入され完成する。尚、図２３に示される
センスアンプ１４７、ドライバー回路１４６、１４５、
等の周辺回路のプロセスについては省略したが当然含ま
れている。
てＳｉＯ2膜を形成しメモリーセルが構成される。ＤＲ
ＡＭとして用いられる場合、さらにその上にアルミ配線
１１１等が配設され外部電極とのコンタクトがとられ、
パッケージに封入され完成する。尚、図２３に示される
センスアンプ１４７、ドライバー回路１４６、１４５、
等の周辺回路のプロセスについては省略したが当然含ま
れている。
【００５６】本実施例において、容量素子の容量値は約
８０ｆＦが得られた。プレート電極に印加される電圧が
電源電圧３Ｖの半分の１．５Ｖが印加されるため、蓄積
される電荷量は１２０ｆＣである。また、強誘電体の結
晶成長方向に垂直に電極を形成した場合にはリーク電流
１ｆＡ程度でありＤＲＡＭメモリセルとして用いるには
充分小さい値が得られている。
８０ｆＦが得られた。プレート電極に印加される電圧が
電源電圧３Ｖの半分の１．５Ｖが印加されるため、蓄積
される電荷量は１２０ｆＣである。また、強誘電体の結
晶成長方向に垂直に電極を形成した場合にはリーク電流
１ｆＡ程度でありＤＲＡＭメモリセルとして用いるには
充分小さい値が得られている。
【００５７】これに対して従来技術のように、白金を下
地膜として用い、Ｐｂ（Ｍｇ、Ｎｂ）Ｏ3膜を同様のゾ
ルゲル法により０．１５μｍの膜厚で成膜し、電極面積
を１μｍとして容量素子を構成した際には、結晶成長方
向は図２に記載したように下地の白金膜に対して垂直方
向に成長する。このような結晶成長方向は容量素子を切
断し電子顕微鏡等により確認することができる。この容
量素子の電気特性を評価したところ容量が８０ｆＣと同
等であったのに対し、リーク電流は２０ｆＡとなり著し
くリーク電流が増加している。
地膜として用い、Ｐｂ（Ｍｇ、Ｎｂ）Ｏ3膜を同様のゾ
ルゲル法により０．１５μｍの膜厚で成膜し、電極面積
を１μｍとして容量素子を構成した際には、結晶成長方
向は図２に記載したように下地の白金膜に対して垂直方
向に成長する。このような結晶成長方向は容量素子を切
断し電子顕微鏡等により確認することができる。この容
量素子の電気特性を評価したところ容量が８０ｆＣと同
等であったのに対し、リーク電流は２０ｆＡとなり著し
くリーク電流が増加している。
【００５８】また、強誘電体膜を成膜する前にＭＯＳト
ランジスタのソース電極のコンタクト部にバリア材を形
成することにより強誘電体に含まれる鉛やジルコニウム
等の重金属やマグネシウム等のＳｉ中で可動イオンとな
りうる物質がＳｉ中に混入することを防止できる。Ｓｉ
中に重金属が混入したり、可動イオンが混入するとＳｉ
のバンドギャップ中の深いエネルギ域に電子のエネルギ
準位が形成されリーク電流の増加や閾値電圧の変化等の
ＭＯＳ特性の劣化を引き起こす。これらを防ぐことので
きるバリア材としては例えば窒化チタン等である。
ランジスタのソース電極のコンタクト部にバリア材を形
成することにより強誘電体に含まれる鉛やジルコニウム
等の重金属やマグネシウム等のＳｉ中で可動イオンとな
りうる物質がＳｉ中に混入することを防止できる。Ｓｉ
中に重金属が混入したり、可動イオンが混入するとＳｉ
のバンドギャップ中の深いエネルギ域に電子のエネルギ
準位が形成されリーク電流の増加や閾値電圧の変化等の
ＭＯＳ特性の劣化を引き起こす。これらを防ぐことので
きるバリア材としては例えば窒化チタン等である。
【００５９】図１２は他の容量素子を用いたＤＲＡＭメ
モリセル部の説明図である。本図はバリア材として窒化
チタン１８１をソース電極上に形成したＤＲＡＭメモリ
セル部である。また本方式によれば蓄積用の容量素子を
構成する為に１回のリソグラフィ工程で済み、従来の容
量素子構成のために２回から４回リソグラフィ工程を必
要とする方式と比較してマスク枚数が減少し、合せ精度
の問題によるレイアウト上の制限が緩和される効果を有
する。
モリセル部の説明図である。本図はバリア材として窒化
チタン１８１をソース電極上に形成したＤＲＡＭメモリ
セル部である。また本方式によれば蓄積用の容量素子を
構成する為に１回のリソグラフィ工程で済み、従来の容
量素子構成のために２回から４回リソグラフィ工程を必
要とする方式と比較してマスク枚数が減少し、合せ精度
の問題によるレイアウト上の制限が緩和される効果を有
する。
【００６０】実施例３
また本実施例において強誘電体としてＰｂ（Ｍｇ、Ｎ
ｂ）Ｏ3について述べているが、本発明は上記に限定さ
れるものではない。例えば、ＢａＴｉＯ3やＳｒＴｉＯ3
またはこれらの膜を主成分とする固溶体膜を用いた場
合、Ｐｂ（Ｍｇ、Ｎｂ）Ｏ3に比較して比誘電率が小さ
いため、素子寸法は上記のものと異なるが、１００ｋＨ
ｚ以上の高周波領域においても、高い応答特性を得るこ
とができる。これは、ＢａやＳｒ原子の質量ががＰｂ原
子の質量と比較して小さいためである。 また、Ｐｂ
（Ｔｉ、Ｚｒ）Ｏ3や（Ｐｂ、Ｌａ）（Ｔｉ、Ｚｒ）Ｏ3
はＰｂ（Ｍｇ、Ｎｂ）Ｏ3の構成元素であるＭｇを含ま
ないため、Ｍｇ拡散やＭｇが可動イオンとなることによ
るＭＯＳトランジスタ特性の変化といった問題を引き起
こすことがなく、信頼性の向上につながる。
ｂ）Ｏ3について述べているが、本発明は上記に限定さ
れるものではない。例えば、ＢａＴｉＯ3やＳｒＴｉＯ3
またはこれらの膜を主成分とする固溶体膜を用いた場
合、Ｐｂ（Ｍｇ、Ｎｂ）Ｏ3に比較して比誘電率が小さ
いため、素子寸法は上記のものと異なるが、１００ｋＨ
ｚ以上の高周波領域においても、高い応答特性を得るこ
とができる。これは、ＢａやＳｒ原子の質量ががＰｂ原
子の質量と比較して小さいためである。 また、Ｐｂ
（Ｔｉ、Ｚｒ）Ｏ3や（Ｐｂ、Ｌａ）（Ｔｉ、Ｚｒ）Ｏ3
はＰｂ（Ｍｇ、Ｎｂ）Ｏ3の構成元素であるＭｇを含ま
ないため、Ｍｇ拡散やＭｇが可動イオンとなることによ
るＭＯＳトランジスタ特性の変化といった問題を引き起
こすことがなく、信頼性の向上につながる。
【００６１】また、成膜方法についてもゾルゲル法を取
り上げるげているが、他にスパッタ法、有機金属気相堆
積法、蒸着法、水熱法等によっても成膜することができ
る。スパッタ法はターゲットの組成を変化させることに
より膜の組成を良く制御でき、（Ｐｂ、Ｌａ）（Ｔｉ、
Ｚｒ）Ｏ3や銅を固溶させたＰｂ（Ｍｇ、Ｎｂ）Ｏ3など
構成元素数が多い膜の成膜も容易に行うことができる。
また、有貴金属気相堆積法や水熱法は１０枚以上の基板
上に同時成膜できスループットが向上する。
り上げるげているが、他にスパッタ法、有機金属気相堆
積法、蒸着法、水熱法等によっても成膜することができ
る。スパッタ法はターゲットの組成を変化させることに
より膜の組成を良く制御でき、（Ｐｂ、Ｌａ）（Ｔｉ、
Ｚｒ）Ｏ3や銅を固溶させたＰｂ（Ｍｇ、Ｎｂ）Ｏ3など
構成元素数が多い膜の成膜も容易に行うことができる。
また、有貴金属気相堆積法や水熱法は１０枚以上の基板
上に同時成膜できスループットが向上する。
【００６２】ここでＢａＴｉＯ3とＳｒＴｉＯ3との固溶
体膜を有機金属気相成長法により形成する技術について
述べる。
体膜を有機金属気相成長法により形成する技術について
述べる。
【００６３】図１３は一般的な有機金属気相成長法によ
る成長装置の構成を示す説明図である。ＢａＴｉＯ3と
ＳｒＴｉＯ3の組成比は４対６とし、Ｂａ、Ｔｉ、及び
Ｓｒのヂパビロイドメタナト錯体を別々の容器（それぞ
れ１６１、１６２、１６３）に入れヒータ１６４により
それぞれ１８０℃、２５０℃、２３０℃で加熱するとと
もに容器内にアルゴンガス１６６をそれぞれの容器内に
流量２２０ｍｌ／ｍｉｎ、４００ｍｌ／ｍｉｎ、３００
ｍｌ／ｍｉｎとなるように流量コントローラ１６５によ
り制御し導入する。容器から蒸発したそれぞれの金属錯
体を含んだアルゴンガスはＳｉ基板１６８が設置されて
いる石英筒内１６７に導入される。同時に石英内筒内に
はオゾンガス、水蒸気、酸素の混合ガスも導入総流量５
００ｍｌ／ｍｉｎの流量で導入される。また、この石英
筒内に設置された基板は加熱コイルにより６００℃に加
熱されている。石英筒内は圧力１００Ｐａとなるように
排気されている。
る成長装置の構成を示す説明図である。ＢａＴｉＯ3と
ＳｒＴｉＯ3の組成比は４対６とし、Ｂａ、Ｔｉ、及び
Ｓｒのヂパビロイドメタナト錯体を別々の容器（それぞ
れ１６１、１６２、１６３）に入れヒータ１６４により
それぞれ１８０℃、２５０℃、２３０℃で加熱するとと
もに容器内にアルゴンガス１６６をそれぞれの容器内に
流量２２０ｍｌ／ｍｉｎ、４００ｍｌ／ｍｉｎ、３００
ｍｌ／ｍｉｎとなるように流量コントローラ１６５によ
り制御し導入する。容器から蒸発したそれぞれの金属錯
体を含んだアルゴンガスはＳｉ基板１６８が設置されて
いる石英筒内１６７に導入される。同時に石英内筒内に
はオゾンガス、水蒸気、酸素の混合ガスも導入総流量５
００ｍｌ／ｍｉｎの流量で導入される。また、この石英
筒内に設置された基板は加熱コイルにより６００℃に加
熱されている。石英筒内は圧力１００Ｐａとなるように
排気されている。
【００６４】この結果、石英筒内に設置されている５０
枚の基板表面には成膜時間１時間で約０．５μｍの膜厚
のＢａＴｉＯ3とＳｒＴｉＯ3との固溶体膜が形成され
る。成膜後の基板は毎時１００℃で約６時間かけて室温
に戻され実施例２に記載したものと同様の工程により容
量素子が構成されている。
枚の基板表面には成膜時間１時間で約０．５μｍの膜厚
のＢａＴｉＯ3とＳｒＴｉＯ3との固溶体膜が形成され
る。成膜後の基板は毎時１００℃で約６時間かけて室温
に戻され実施例２に記載したものと同様の工程により容
量素子が構成されている。
【００６５】実施例４
また、上記実施例２において電極として白金を用いてい
るが、本実施例では従来のプロセスとの互換性を考慮し
白金１２１を約０．０１μｍ程度に薄膜化し、さらにア
ルミニウム１２２を０．１μｍほど成膜した積層構造の
電極を形成した。 図１４は本実施例の白金とアルミニ
ウムの積層構造とした電極の構成を説明する説明図であ
る。
るが、本実施例では従来のプロセスとの互換性を考慮し
白金１２１を約０．０１μｍ程度に薄膜化し、さらにア
ルミニウム１２２を０．１μｍほど成膜した積層構造の
電極を形成した。 図１４は本実施例の白金とアルミニ
ウムの積層構造とした電極の構成を説明する説明図であ
る。
【００６６】本図に示すようにエッチング加工性の優れ
たアルミニウム１２２を用いることにより、エッチング
時の容量素子構造の変化による容量値のバラツキを２０
％ほど減少させることができる。アルミニウム１２２の
代りにポリシリコンを用いても同等の効果が得られる。
たアルミニウム１２２を用いることにより、エッチング
時の容量素子構造の変化による容量値のバラツキを２０
％ほど減少させることができる。アルミニウム１２２の
代りにポリシリコンを用いても同等の効果が得られる。
【００６７】また、絶縁膜形成の際、ＢＰＳＧのリフロ
ー法等の高温を要するプロセスと異なる４００℃以下の
低温プロセスが可能なプラズマＣＶＤ法やオゾンとテト
ラエチルオルソシリケート等の有機シリコンを用いた方
法などによりＳｉＯ2を形成する場合、電極として直接
ポリシリコンやアルミニウムを形成しさらに素子間のバ
ラツキをさらに約１０％低減させることができる。しか
しこの場合、ＳｉＯ2中およびＳｉＯ2と強誘電体界面の
リーク電流が５％ほど増加する。このリーク電流は、強
誘電体膜中のリーク電流に比較して充分に小さいため、
この方法を採用することができる。
ー法等の高温を要するプロセスと異なる４００℃以下の
低温プロセスが可能なプラズマＣＶＤ法やオゾンとテト
ラエチルオルソシリケート等の有機シリコンを用いた方
法などによりＳｉＯ2を形成する場合、電極として直接
ポリシリコンやアルミニウムを形成しさらに素子間のバ
ラツキをさらに約１０％低減させることができる。しか
しこの場合、ＳｉＯ2中およびＳｉＯ2と強誘電体界面の
リーク電流が５％ほど増加する。このリーク電流は、強
誘電体膜中のリーク電流に比較して充分に小さいため、
この方法を採用することができる。
【００６８】実施例５
次に、強誘電体の結晶成長方向とほぼ平行に電極を形成
した容量素子を用い、強誘電体不揮発性メモリ（ＦＲＡ
Ｍ）を構成するためにＰｂ（Ｚｒ、Ｔｉ）Ｏ3（チタン
酸ジルコン酸鉛）を強誘電体層として用いた。
した容量素子を用い、強誘電体不揮発性メモリ（ＦＲＡ
Ｍ）を構成するためにＰｂ（Ｚｒ、Ｔｉ）Ｏ3（チタン
酸ジルコン酸鉛）を強誘電体層として用いた。
【００６９】図１５は一般的な不揮発性メモリセルの構
成を示す回路図である。本実施例では本図の強誘電体容
量素子１７３に自発分極を有する物質であるＰｂ（Ｚ
ｒ、Ｔｉ）Ｏ3を用いた。Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3はキュ
リー温度が３００℃以上で室温において自発分極を有す
る。本実施例では電極間隔が０．２μｍで電極面積は２
μｍ2乗の容量素子を用いたものである。電源電圧が５
Ｖにおいて電極間のリーク電流を１０分の１程度に減少
させることができる。
成を示す回路図である。本実施例では本図の強誘電体容
量素子１７３に自発分極を有する物質であるＰｂ（Ｚ
ｒ、Ｔｉ）Ｏ3を用いた。Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3はキュ
リー温度が３００℃以上で室温において自発分極を有す
る。本実施例では電極間隔が０．２μｍで電極面積は２
μｍ2乗の容量素子を用いたものである。電源電圧が５
Ｖにおいて電極間のリーク電流を１０分の１程度に減少
させることができる。
【００７０】実施例６
図１６は強誘電体容量素子がＭＯＳトランジスタのソー
ス電極のコンタクト部を囲む構成を示す平面図である。
ス電極のコンタクト部を囲む構成を示す平面図である。
【００７１】上記実施例においては、図１６に記載した
ように強誘電体容量素子がＭＯＳトランジスタのソース
電極のコンタクト部１３１を囲むように構成されてい
る。
ように強誘電体容量素子がＭＯＳトランジスタのソース
電極のコンタクト部１３１を囲むように構成されてい
る。
【００７２】図１７は強誘電体容量素子がＭＯＳトラン
ジスタのソース電極のコンタクト部を囲む他の構成を示
す平面図である。本実施例では図１６と同様に強誘電体
容量素子がトランジスタの電極を囲むように形成すると
ともに、より電極表面積を大きく取れるように電極面に
凹凸を設けた。このようなレイアウトにおいて、上記と
同じ容量値とすれば強誘電体の高さを０．４μｍと低く
することができる。強誘電体容量素子の高さを低くでき
ることにより容量素子の上部に構成される配線（ワード
線のアルミニウム配線等）の断線による歩止まりの低下
を抑えることができる。
ジスタのソース電極のコンタクト部を囲む他の構成を示
す平面図である。本実施例では図１６と同様に強誘電体
容量素子がトランジスタの電極を囲むように形成すると
ともに、より電極表面積を大きく取れるように電極面に
凹凸を設けた。このようなレイアウトにおいて、上記と
同じ容量値とすれば強誘電体の高さを０．４μｍと低く
することができる。強誘電体容量素子の高さを低くでき
ることにより容量素子の上部に構成される配線（ワード
線のアルミニウム配線等）の断線による歩止まりの低下
を抑えることができる。
【００７３】実施例７
上記実施例においては金属あるいは強誘電体膜は１層の
みから構成されていたが本実施例では、半導体基板上に
組成の異なる強誘電体を成膜し第１の層は下地酸化膜と
のバッファ層として用いることにより第２の層の強誘電
体の結晶性を向上させ強誘電性を得る技術について述べ
る。
みから構成されていたが本実施例では、半導体基板上に
組成の異なる強誘電体を成膜し第１の層は下地酸化膜と
のバッファ層として用いることにより第２の層の強誘電
体の結晶性を向上させ強誘電性を得る技術について述べ
る。
【００７４】図１８は多層の強誘電体及び多層の電極を
用いたメモリセルの構成を示す説明図である。本素子
は、０．３μｍルールで設計され、電源電圧は３．０
Ｖ、センスアンプピッチ０．８μｍ、ワード線ピッチ
０．７μｍで設計されたものである。しかし、本発明は
上記の設計寸法に限定されるものではない。
用いたメモリセルの構成を示す説明図である。本素子
は、０．３μｍルールで設計され、電源電圧は３．０
Ｖ、センスアンプピッチ０．８μｍ、ワード線ピッチ
０．７μｍで設計されたものである。しかし、本発明は
上記の設計寸法に限定されるものではない。
【００７５】Ｓｉ基板上に図４に記載した様にＭＯＳト
ランジスタ及びビット線が形成された後に、シリコンと
のコンタクト抵抗を低減するためにコンタクト部チタン
を形成する。形成されたチタンはその後の高温プロセス
においてシリコンと反応しシリコンとの境界部に約０．
０２０μｍのチタンシリサイド（窒化チタン）１９２を
形成する。このチタンシリサイドはさらにコンタクト抵
抗を低減させている。
ランジスタ及びビット線が形成された後に、シリコンと
のコンタクト抵抗を低減するためにコンタクト部チタン
を形成する。形成されたチタンはその後の高温プロセス
においてシリコンと反応しシリコンとの境界部に約０．
０２０μｍのチタンシリサイド（窒化チタン）１９２を
形成する。このチタンシリサイドはさらにコンタクト抵
抗を低減させている。
【００７６】さらにチタン上部にバリア層となるチタン
タングステン１９３が形成される。強誘電体膜を成膜す
る前にＭＯＳトランジスタのソース電極のコンタクト部
にバリア材を形成することにより強誘電体に含まれる鉛
やジルコニウム等の重金属やマグネシウム等のＳｉ中で
可動イオンとなりうる物質がＳｉ中に混入することを防
止できる。Ｓｉ中に重金属が混入したり、可動イオンが
混入するとＳｉのバンドギャップ中の深いエネルギ域に
電子のエネルギ準位が形成されＭＯＳトランジスタのリ
ーク電流の増加や閾値電圧の変化等を引き起こす。これ
らを防ぐことのできるバリア材としてチタンタングステ
ン１９３を用いたものである。
タングステン１９３が形成される。強誘電体膜を成膜す
る前にＭＯＳトランジスタのソース電極のコンタクト部
にバリア材を形成することにより強誘電体に含まれる鉛
やジルコニウム等の重金属やマグネシウム等のＳｉ中で
可動イオンとなりうる物質がＳｉ中に混入することを防
止できる。Ｓｉ中に重金属が混入したり、可動イオンが
混入するとＳｉのバンドギャップ中の深いエネルギ域に
電子のエネルギ準位が形成されＭＯＳトランジスタのリ
ーク電流の増加や閾値電圧の変化等を引き起こす。これ
らを防ぐことのできるバリア材としてチタンタングステ
ン１９３を用いたものである。
【００７７】さらに、ＳｒＴｉＯ3１９４及びＰｂ（Ｍ
ｇ、Ｎｂ）Ｏ3１９５それぞれＣＶＤ法、ゾルゲル法に
より膜厚０．１及び０．４５μｍ成膜する。
ｇ、Ｎｂ）Ｏ3１９５それぞれＣＶＤ法、ゾルゲル法に
より膜厚０．１及び０．４５μｍ成膜する。
【００７８】図１９はＥＣＲプラズマアシスト有機金属
ＣＶＤ法によりＳｒＴｉＯ3膜を成膜する装置の説明図
である。
ＣＶＤ法によりＳｒＴｉＯ3膜を成膜する装置の説明図
である。
【００７９】ＥＣＲプラズマアシスト有機金属ＣＶＤ法
によりＳｒＴｉＯ3膜を形成するプロセスを説明する。
８インチＳｉ基板２０１の配置された真空容器２０２の
側部にマイクロ波導波管２０３とマイクロ波発生装置２
０４より２．４５ＧＨｚのマイクロ波が導入される。導
入されてマイクロ波の電界方向は基板に対して平行方向
であり真空容器上部に設けられた磁界コイル２０５によ
り導入されたガスが電子サイクロトロン共鳴を起しプラ
ズマとなり基板上に成膜される。あらかじめ１０の−６
乗Ｔｏｒｒまで排気し、基板をヒータ２０６により６０
０℃に加熱する。Ｔｉ（ＯＣ２Ｈ５）５：２０７とＳｒ
（ＤＰＭ）２：２０８をそれぞれの容器及び配管ヒータ
２０９により１５０℃、３００℃に加熱し、それぞれの
酸素をキャリアガスとして５０ｍｌ／ｍｉｎ、１５０ｍ
ｌ／ｍｉｎの流速で真空容器内に導入する。この導入用
の配管には真空容器に至るまで途中の配管中で凝結する
ことを防止するために、配管にも加熱装置が設けられて
いる。なお、基板上に均一に成膜処理が行えるようにガ
スは基板に対し垂直方向に導入され、多数の導入孔を有
している。
によりＳｒＴｉＯ3膜を形成するプロセスを説明する。
８インチＳｉ基板２０１の配置された真空容器２０２の
側部にマイクロ波導波管２０３とマイクロ波発生装置２
０４より２．４５ＧＨｚのマイクロ波が導入される。導
入されてマイクロ波の電界方向は基板に対して平行方向
であり真空容器上部に設けられた磁界コイル２０５によ
り導入されたガスが電子サイクロトロン共鳴を起しプラ
ズマとなり基板上に成膜される。あらかじめ１０の−６
乗Ｔｏｒｒまで排気し、基板をヒータ２０６により６０
０℃に加熱する。Ｔｉ（ＯＣ２Ｈ５）５：２０７とＳｒ
（ＤＰＭ）２：２０８をそれぞれの容器及び配管ヒータ
２０９により１５０℃、３００℃に加熱し、それぞれの
酸素をキャリアガスとして５０ｍｌ／ｍｉｎ、１５０ｍ
ｌ／ｍｉｎの流速で真空容器内に導入する。この導入用
の配管には真空容器に至るまで途中の配管中で凝結する
ことを防止するために、配管にも加熱装置が設けられて
いる。なお、基板上に均一に成膜処理が行えるようにガ
スは基板に対し垂直方向に導入され、多数の導入孔を有
している。
【００８０】この導入されたガスは電子サイクロトロン
共鳴によりプラズマとなり基板上に成膜処理をする。そ
の際の容器内の圧力は０．１ｍＴｏｒｒである。成膜
後、真空中で７００℃で１時間の熱処理を行う。
共鳴によりプラズマとなり基板上に成膜処理をする。そ
の際の容器内の圧力は０．１ｍＴｏｒｒである。成膜
後、真空中で７００℃で１時間の熱処理を行う。
【００８１】実施例３に記載のように、ＳｉＯ2上に直
接ＰｂＭｇＮｂＯ3を形成するよりも、ＳｒＴｉＯ3上に
ＰｂＭｇＮｂＯ3を形成した方が結晶粒塊が大きくなり
誘電率も増加する。しかし、膜中の結晶粒塊は図示して
いないが、細長い粒塊を形成し粒塊の長手方向は基板に
対し垂直方向を向いている状態が観察された。
接ＰｂＭｇＮｂＯ3を形成するよりも、ＳｒＴｉＯ3上に
ＰｂＭｇＮｂＯ3を形成した方が結晶粒塊が大きくなり
誘電率も増加する。しかし、膜中の結晶粒塊は図示して
いないが、細長い粒塊を形成し粒塊の長手方向は基板に
対し垂直方向を向いている状態が観察された。
【００８２】さらに、フォトリソグラフィ工程、ドライ
エッチング工程を経て、Ｐｂ（Ｍｇ、Ｎｂ）Ｏ3１９５
及びＳｒＴｉＯ3１９４幅０．１５μｍ、長さ２μｍと
なるように形成する。その際、強誘電体層の高さは０．
５μｍであり、図１６に示したようにＭＯＳトランジス
タのソース電極のコンタクト部を囲むように形成されて
いる。さらに、アルミニウム１９６を０．０４μｍポリ
シリコン１９７を０．０５μｍ成膜する。さらに、ボロ
ンリンシリケートガラス（ＢＰＳＧ）１９８を成膜し８
００℃の高温でリフローさせる。さらに、ボロンリンシ
リケートガラス（ＢＰＳＧ）１９８をＰｂ（Ｍｇ、Ｎ
ｂ）Ｏ3上のポリシリコンが露出するまでエッチバック
させる。
エッチング工程を経て、Ｐｂ（Ｍｇ、Ｎｂ）Ｏ3１９５
及びＳｒＴｉＯ3１９４幅０．１５μｍ、長さ２μｍと
なるように形成する。その際、強誘電体層の高さは０．
５μｍであり、図１６に示したようにＭＯＳトランジス
タのソース電極のコンタクト部を囲むように形成されて
いる。さらに、アルミニウム１９６を０．０４μｍポリ
シリコン１９７を０．０５μｍ成膜する。さらに、ボロ
ンリンシリケートガラス（ＢＰＳＧ）１９８を成膜し８
００℃の高温でリフローさせる。さらに、ボロンリンシ
リケートガラス（ＢＰＳＧ）１９８をＰｂ（Ｍｇ、Ｎ
ｂ）Ｏ3上のポリシリコンが露出するまでエッチバック
させる。
【００８３】さらに、エッチングにより強誘電体上部の
ポリシリコン１９７を除去し、硫酸により強誘電体上部
のアルミニウム１９６を除去する。これにより、強誘電
体を介してプレート電極１９９と蓄積ノード１９１０を
電気的に分離する。その結果、Ｐｂ（Ｍｇ、Ｎｂ）Ｏ3
と接する電極の面積は１μｍ2（２μｍ×０．５μ
ｍ）、また電極間隔は０．１５μｍとなった。
ポリシリコン１９７を除去し、硫酸により強誘電体上部
のアルミニウム１９６を除去する。これにより、強誘電
体を介してプレート電極１９９と蓄積ノード１９１０を
電気的に分離する。その結果、Ｐｂ（Ｍｇ、Ｎｂ）Ｏ3
と接する電極の面積は１μｍ2（２μｍ×０．５μ
ｍ）、また電極間隔は０．１５μｍとなった。
【００８４】さらに、上記容量素子上に保護膜としてＳ
ｉＯ2膜１９１１を形成しメモリーセルが構成される。
ＤＲＡＭとして用いられる場合、さらにその上にアルミ
配線１９１２等が配設され外部電極とのコンタクトがと
られ、パッケージに封入され完成する。尚、センスアン
プ、ドライバー回路、、等の周辺回路のプロセスについ
ては省略したが当然含まれており、図１２に示すような
構成となる。
ｉＯ2膜１９１１を形成しメモリーセルが構成される。
ＤＲＡＭとして用いられる場合、さらにその上にアルミ
配線１９１２等が配設され外部電極とのコンタクトがと
られ、パッケージに封入され完成する。尚、センスアン
プ、ドライバー回路、、等の周辺回路のプロセスについ
ては省略したが当然含まれており、図１２に示すような
構成となる。
【００８５】容量素子の容量値は本実施例において、約
８０ｆＦが得られる。プレート電極に印加される電圧が
電源電圧３Ｖの半分の１．５Ｖが印加されるため、蓄積
される電荷量は１２０ｆＣである。また、リーク電流１
ｆＡ程度でありＤＲＡＭメモリセルとして用いるには問
題の無い値が得られている。
８０ｆＦが得られる。プレート電極に印加される電圧が
電源電圧３Ｖの半分の１．５Ｖが印加されるため、蓄積
される電荷量は１２０ｆＣである。また、リーク電流１
ｆＡ程度でありＤＲＡＭメモリセルとして用いるには問
題の無い値が得られている。
【００８６】またこのようなＤＲＡＭに用いる物質とし
てＰｂ（Ｍｇ、Ｎｂ）Ｏ3について述べているが、本発
明は上記の組成の膜に限定されるものではない。例え
ば、ＢａＴｉＯ3やＳｒＴｉＯ3またはこれらの膜を主成
分とする固溶体膜を用いた場合、Ｐｂ（Ｍｇ、Ｎｂ）Ｏ
3に比較して比誘電率が小さいため、素子寸法は上記の
ものと異なるが、１００ｋＨｚ以上の高周波領域におい
ても、高い応答特性を得ることができる。これは、Ｂａ
やＳｒ原子の質量ががＰｂ原子の質量と比較して小さい
ためである。また、Ｐｂ（Ｔｉ、Ｚｒ）Ｏ3や（Ｐｂ、
Ｌａ）（Ｔｉ、Ｚｒ）Ｏ3はＰｂ（Ｍｇ、Ｎｂ）Ｏ3の構
成元素であるＭｇを含まないため、Ｍｇ拡散やＭｇが可
動イオンとなることによるＭＯＳトランジスタ特性の変
化といった問題を引き起こすことがなく、信頼性が向上
する。
てＰｂ（Ｍｇ、Ｎｂ）Ｏ3について述べているが、本発
明は上記の組成の膜に限定されるものではない。例え
ば、ＢａＴｉＯ3やＳｒＴｉＯ3またはこれらの膜を主成
分とする固溶体膜を用いた場合、Ｐｂ（Ｍｇ、Ｎｂ）Ｏ
3に比較して比誘電率が小さいため、素子寸法は上記の
ものと異なるが、１００ｋＨｚ以上の高周波領域におい
ても、高い応答特性を得ることができる。これは、Ｂａ
やＳｒ原子の質量ががＰｂ原子の質量と比較して小さい
ためである。また、Ｐｂ（Ｔｉ、Ｚｒ）Ｏ3や（Ｐｂ、
Ｌａ）（Ｔｉ、Ｚｒ）Ｏ3はＰｂ（Ｍｇ、Ｎｂ）Ｏ3の構
成元素であるＭｇを含まないため、Ｍｇ拡散やＭｇが可
動イオンとなることによるＭＯＳトランジスタ特性の変
化といった問題を引き起こすことがなく、信頼性が向上
する。
【００８７】実施例８
図２０は本実施例の容量素子の構成を示す説明図であ
る。
る。
【００８８】これまでの実施例においては結晶成長方向
と平行に電極を形成し電極間に電圧を印加することによ
り結晶成長方向と垂直に電界を印加していた。
と平行に電極を形成し電極間に電圧を印加することによ
り結晶成長方向と垂直に電界を印加していた。
【００８９】本実施例においては、強誘電体の結晶成長
方向と垂直に電極を形成し電極間に電圧を印加すること
により結晶成長方向と垂直に電界を印加している。本実
施例の容量素子の製造プロセスは、強誘電体膜として結
晶成長によりＰｂＺｒＴｉＯ3２１３膜を形成後、結晶
成長方向と垂直に金属膜２１２を成膜加工し、さらに保
護膜としてＳｉＯ2膜２１１を形成した。
方向と垂直に電極を形成し電極間に電圧を印加すること
により結晶成長方向と垂直に電界を印加している。本実
施例の容量素子の製造プロセスは、強誘電体膜として結
晶成長によりＰｂＺｒＴｉＯ3２１３膜を形成後、結晶
成長方向と垂直に金属膜２１２を成膜加工し、さらに保
護膜としてＳｉＯ2膜２１１を形成した。
【００９０】図２１は本実施例の容量素子の強誘電体中
にできる電気力線のシュミレーション結果を示す図表で
ある。
にできる電気力線のシュミレーション結果を示す図表で
ある。
【００９１】ＰｂＺｒＴｉＯ3２１３及びＳｉＯ2２１１
の比誘電率をそれぞれ１０００、４として強誘電体中に
できる電気力線のシュミレーションを行った。このよう
に、電極２１２、２１４間の下部においては電気力線の
方向、いわゆる電界方向はＰｂＺｒＴｉＯ3２１３の結
晶成長方向に対して垂直となり、さらに膜中に印加され
る電界のほとんどが高誘電率層のＰｂＺｒＴｉＯ3２１
３中に印加され、低誘電率層であるＳｉＯ2２１１中に
はほとんど電気力線は見られず、高誘電率層を有効に利
用し高い容量値を得ることができる。
の比誘電率をそれぞれ１０００、４として強誘電体中に
できる電気力線のシュミレーションを行った。このよう
に、電極２１２、２１４間の下部においては電気力線の
方向、いわゆる電界方向はＰｂＺｒＴｉＯ3２１３の結
晶成長方向に対して垂直となり、さらに膜中に印加され
る電界のほとんどが高誘電率層のＰｂＺｒＴｉＯ3２１
３中に印加され、低誘電率層であるＳｉＯ2２１１中に
はほとんど電気力線は見られず、高誘電率層を有効に利
用し高い容量値を得ることができる。
【００９２】このように、構造として結晶成長方向と平
行に電極を形成していない場合でも、結晶成長方向と垂
直に電界を印加してリーク電流を低減することができ、
高い容量値を得ることができる。
行に電極を形成していない場合でも、結晶成長方向と垂
直に電界を印加してリーク電流を低減することができ、
高い容量値を得ることができる。
【００９３】実施例９
結晶成長方向と垂直に電界を印加してリーク電流を低減
する効果は必ずしも多結晶物質のみに限られず、膜中に
粒塊を形成し、この粒塊が柱状構造であり、この粒塊の
長手方向が全体的にある一定の方向を向いている物質で
あればアモルファス物質においても得られる。
する効果は必ずしも多結晶物質のみに限られず、膜中に
粒塊を形成し、この粒塊が柱状構造であり、この粒塊の
長手方向が全体的にある一定の方向を向いている物質で
あればアモルファス物質においても得られる。
【００９４】例えば、アモルファスシリコン窒化膜（略
してａ−Ｓｉ3Ｎ4と記す）にも上記柱状構造が観測さ
れ、やはりリーク電流は粒塊の長手方向に多くこれと垂
直の方向には少ない。このようなａ−Ｓｉ3Ｎ4膜の柱状
構造はＥＣＲＣＶＤ法などにより１０ｍＴｏｒｒ以下の
比較的低圧力で３ｎｍ／ｓ以上の高速で成膜した際に成
膜方向に細長い粒塊が見られる。このａ−Ｓｉ3Ｎ4膜中
の粒塊の長手方向の比抵抗は１０12Ω・ｃｍ程度であ
り、これと垂直方向には１０15Ω・ｃｍ以上の値を得る
ことができる。
してａ−Ｓｉ3Ｎ4と記す）にも上記柱状構造が観測さ
れ、やはりリーク電流は粒塊の長手方向に多くこれと垂
直の方向には少ない。このようなａ−Ｓｉ3Ｎ4膜の柱状
構造はＥＣＲＣＶＤ法などにより１０ｍＴｏｒｒ以下の
比較的低圧力で３ｎｍ／ｓ以上の高速で成膜した際に成
膜方向に細長い粒塊が見られる。このａ−Ｓｉ3Ｎ4膜中
の粒塊の長手方向の比抵抗は１０12Ω・ｃｍ程度であ
り、これと垂直方向には１０15Ω・ｃｍ以上の値を得る
ことができる。
【００９５】図２２は容量素子の強誘電体の結晶中にわ
ずかに欠陥が存在する状態を説明する説明図である。
ずかに欠陥が存在する状態を説明する説明図である。
【００９６】単結晶強誘電体２３２においても結晶中に
わずかに存在する欠陥２３３の方向が本図に記載したよ
うに電極２３１により印加される電界の方向が結晶欠陥
の方向とほぼ垂直であればリーク電流を著しく低下する
ことができる。
わずかに存在する欠陥２３３の方向が本図に記載したよ
うに電極２３１により印加される電界の方向が結晶欠陥
の方向とほぼ垂直であればリーク電流を著しく低下する
ことができる。
【００９７】実施例１０
図２４は強誘電体容量素子を用いたＳＲＡＭバックアッ
プメモリメモリセル部の回路図である。上記容量素子を
ＳＲＡＭデータのバックアップ用として用いるものであ
る。図１５に記載したメモリ構造ではデータ書き込み時
のみならず、データ読み出し時にも強誘電体の分極方向
を反転させるのに対して図２４に記載した構成では電源
オフ時や特にデータ強誘電体に記憶させようとした場合
にのみバックアップワードライン（ＢＵＷＬ）に電圧を
印加しＭＯＳトランジスタをオンしＳＲＡＭ中のデータ
を転送し、バックアップコンロールライン（ＢＵＣＬ）
に１パルスの矩形波を印加することにより強誘電体メモ
リ容量（ＦＣ）とダミー強誘電体メモリ容量（ＦＣ上
線）にデータを書き込むといった動作をするため、分極
反転回数が著しく少なくデータ保持特性が良く素子の信
頼性も高い。本実施例により得られた強誘電体膜の自発
分極は５０μＣ／ｃｍ2であるため、読み出しに必要な
容量面積は０．２μｍ2程度であるためセル面積もバッ
クアップ用のＭＯＳトランジスタを含め２０％程度拡大
する程度で高信頼性で高速のメモリを構成することがで
きる。
プメモリメモリセル部の回路図である。上記容量素子を
ＳＲＡＭデータのバックアップ用として用いるものであ
る。図１５に記載したメモリ構造ではデータ書き込み時
のみならず、データ読み出し時にも強誘電体の分極方向
を反転させるのに対して図２４に記載した構成では電源
オフ時や特にデータ強誘電体に記憶させようとした場合
にのみバックアップワードライン（ＢＵＷＬ）に電圧を
印加しＭＯＳトランジスタをオンしＳＲＡＭ中のデータ
を転送し、バックアップコンロールライン（ＢＵＣＬ）
に１パルスの矩形波を印加することにより強誘電体メモ
リ容量（ＦＣ）とダミー強誘電体メモリ容量（ＦＣ上
線）にデータを書き込むといった動作をするため、分極
反転回数が著しく少なくデータ保持特性が良く素子の信
頼性も高い。本実施例により得られた強誘電体膜の自発
分極は５０μＣ／ｃｍ2であるため、読み出しに必要な
容量面積は０．２μｍ2程度であるためセル面積もバッ
クアップ用のＭＯＳトランジスタを含め２０％程度拡大
する程度で高信頼性で高速のメモリを構成することがで
きる。
【００９８】実施例１１
図２５は本発明のメモリ素子をオンチップ化させたシス
テムＬＳＩのレイアウトを示す。本技術は今後、通信方
式がアナログネットワーク、デジタルネットワーク、ナ
ロウバンドイインテリジェントサービスデジタルネット
ワーク（Ｎ−ＩＳＤＮ）、さらにブロ−ドバンド（Ｂ）
−ＩＳＤＮに対応できる技術であり、高精細な自然動画
を含むマルチメディア通信に対応可能なな高集積高速メ
モリと通信回路から直接信号を取いれるためにドライバ
レシーバ回路等をオンチップ化させたものである。
テムＬＳＩのレイアウトを示す。本技術は今後、通信方
式がアナログネットワーク、デジタルネットワーク、ナ
ロウバンドイインテリジェントサービスデジタルネット
ワーク（Ｎ−ＩＳＤＮ）、さらにブロ−ドバンド（Ｂ）
−ＩＳＤＮに対応できる技術であり、高精細な自然動画
を含むマルチメディア通信に対応可能なな高集積高速メ
モリと通信回路から直接信号を取いれるためにドライバ
レシーバ回路等をオンチップ化させたものである。
【００９９】図２６に本発明のＦＲＡＭ、ＤＲＡＭ、Ｓ
ＲＡＭをキャッシュメモリとして内蔵した論理ＬＳＩ
（マイクロプロセッサ）のレイアウトを示した。本実施
例のように、本発明のメモリ素子を内蔵キャッシュメモ
リとして用いれば、先に述べたように大容量かつ低消費
電力であるので、高度な機能を持つ論理素子を低消費電
力で動作させることができるといった利点がある。さら
に、ソフトエラーに耐えるマイクロプロセッサが得られ
るといった効果もある。
ＲＡＭをキャッシュメモリとして内蔵した論理ＬＳＩ
（マイクロプロセッサ）のレイアウトを示した。本実施
例のように、本発明のメモリ素子を内蔵キャッシュメモ
リとして用いれば、先に述べたように大容量かつ低消費
電力であるので、高度な機能を持つ論理素子を低消費電
力で動作させることができるといった利点がある。さら
に、ソフトエラーに耐えるマイクロプロセッサが得られ
るといった効果もある。
【０１００】実施例１２
図２７は、本発明のＦＲＡＭ、ＤＲＡＭ、ＳＲＡＭを半
導体ディスク基板として用いたレイアウトを示す。本図
に示したように、本発明のＦＲＡＭ、ＤＲＡＭ、ＳＲＡ
Ｍを半導体ディスク基板として用いれば、先述したよう
に安価で大容量の固体記録媒体として、極めて有利であ
る。特にＦＲＡＭデスクを用いれば、不揮発性であるた
めに停電時にも電気的バックアップが不要で、記憶内容
を他の記憶媒体（例えば磁気ディスク、磁気テープ等）
にバックアップとしてコピーする必要がなく、また可動
部がないために衝撃に強く、消費電力の極めて少ないな
どの利点がある。さらに、ソフトエラーに耐える半導体
ディスク基板が得られるという効果もある。
導体ディスク基板として用いたレイアウトを示す。本図
に示したように、本発明のＦＲＡＭ、ＤＲＡＭ、ＳＲＡ
Ｍを半導体ディスク基板として用いれば、先述したよう
に安価で大容量の固体記録媒体として、極めて有利であ
る。特にＦＲＡＭデスクを用いれば、不揮発性であるた
めに停電時にも電気的バックアップが不要で、記憶内容
を他の記憶媒体（例えば磁気ディスク、磁気テープ等）
にバックアップとしてコピーする必要がなく、また可動
部がないために衝撃に強く、消費電力の極めて少ないな
どの利点がある。さらに、ソフトエラーに耐える半導体
ディスク基板が得られるという効果もある。
【０１０１】図２８は、本発明のＦＲＡＭ、ＤＲＡＭ、
ＳＲＡＭをメモリカードとして用いたレイアウトを示
す。特にＦＲＡＭを用いたカード（ＦＲＡＭカード）は
従来のメモリカードのように記憶保持用の電池をカード
内に内蔵させる必要がないために従来のフロッピディス
クと同様の使用法が可能で、フロッピディスクに比べ大
幅にアクセス時間が短縮できるといった利点がある。従
って、上記、メモリ素子を用いたメモリカードを従来の
フロッピディスクのようにワークステーション以下の小
型及び携帯用コンピュータシステムにおける交換可能な
補助記憶媒体として利用すれば、ディスクを回転させる
ために要するモータ等の駆動系や駆動用の電源が不要な
ので、システム全体を小型化できまた、消費電力を低減
で、さらに大容量の情報を高速に読み書きできるのでシ
ステム全体としての処理能力が向上する。
ＳＲＡＭをメモリカードとして用いたレイアウトを示
す。特にＦＲＡＭを用いたカード（ＦＲＡＭカード）は
従来のメモリカードのように記憶保持用の電池をカード
内に内蔵させる必要がないために従来のフロッピディス
クと同様の使用法が可能で、フロッピディスクに比べ大
幅にアクセス時間が短縮できるといった利点がある。従
って、上記、メモリ素子を用いたメモリカードを従来の
フロッピディスクのようにワークステーション以下の小
型及び携帯用コンピュータシステムにおける交換可能な
補助記憶媒体として利用すれば、ディスクを回転させる
ために要するモータ等の駆動系や駆動用の電源が不要な
ので、システム全体を小型化できまた、消費電力を低減
で、さらに大容量の情報を高速に読み書きできるのでシ
ステム全体としての処理能力が向上する。
【０１０２】実施例１３
上記論理素子（マイクロプロセッサ）、及び本発明によ
るメモリ素子（ＦＲＡＭ、ＤＲＡＭ、ＳＲＡＭ）、さら
に本発明による半導体ディスク基板や本発明によるメモ
リカードは、スーパーコンピュータ、大型、汎用、中小
型コンピュータやワークステーション、さらにはパーソ
ナルコンピュータ、ポータブルコンピュータ、ラップト
ップコンピュータ、ノート型パーソナルコンピュータに
用いるとその効果が大きい。
るメモリ素子（ＦＲＡＭ、ＤＲＡＭ、ＳＲＡＭ）、さら
に本発明による半導体ディスク基板や本発明によるメモ
リカードは、スーパーコンピュータ、大型、汎用、中小
型コンピュータやワークステーション、さらにはパーソ
ナルコンピュータ、ポータブルコンピュータ、ラップト
ップコンピュータ、ノート型パーソナルコンピュータに
用いるとその効果が大きい。
【０１０３】図２９は本実施例のコンピュータシステム
を説明する説明図である。本図において半導体ディスク
として、ＤＲＡＭ及びＳＲＡＭディスクは従来と同様の
使い方であるが、従来に比較して大容量かつ安価である
ために、処理能力等の性能を高めることができる。これ
らは特に中小型以上の機種で大きな効果がある。
を説明する説明図である。本図において半導体ディスク
として、ＤＲＡＭ及びＳＲＡＭディスクは従来と同様の
使い方であるが、従来に比較して大容量かつ安価である
ために、処理能力等の性能を高めることができる。これ
らは特に中小型以上の機種で大きな効果がある。
【０１０４】また、ＦＲＡＭディスクは、従来の半導体
ディスクに比べ、不揮発性、大容量、低消費電力等の利
点を持つ。特に、不揮発性であるために電気的なバック
アップを必要としないので、中小型以上の機種に見られ
るような停電対策用の蓄電池が不要で、システム全体を
小型化できるという利点がある。また、記憶内容をアク
セス時間の遅い磁気ディスク上にコピーする必要がな
く、従来のシステムより高速にかつ大容量の情報を処理
できるので、システム全体の高速化、性能アップ、小型
化、低価格化が図れるといった利点がある。
ディスクに比べ、不揮発性、大容量、低消費電力等の利
点を持つ。特に、不揮発性であるために電気的なバック
アップを必要としないので、中小型以上の機種に見られ
るような停電対策用の蓄電池が不要で、システム全体を
小型化できるという利点がある。また、記憶内容をアク
セス時間の遅い磁気ディスク上にコピーする必要がな
く、従来のシステムより高速にかつ大容量の情報を処理
できるので、システム全体の高速化、性能アップ、小型
化、低価格化が図れるといった利点がある。
【０１０５】さらに、携帯用のパーソナルコンピュータ
からノート型コンピュータに関しても、磁気ディスクを
必要としないために、振動に強いシステム構成でき、低
消費電力であるため、長時間のバッテリ動作をさせるこ
とができ、携帯用の用途が広がり移動体内等においても
安定な動作を保証することができる。
からノート型コンピュータに関しても、磁気ディスクを
必要としないために、振動に強いシステム構成でき、低
消費電力であるため、長時間のバッテリ動作をさせるこ
とができ、携帯用の用途が広がり移動体内等においても
安定な動作を保証することができる。
【０１０６】さらに、上記マイクロプロセッサを信号処
理部に用い、本発明のメモリ素子を主記憶部用いれば、
大容量の情報に高速でアクセスできるために極めて高度
かつ複雑な情報処理を短時間で行うことができる。
理部に用い、本発明のメモリ素子を主記憶部用いれば、
大容量の情報に高速でアクセスできるために極めて高度
かつ複雑な情報処理を短時間で行うことができる。
【０１０７】さらに、本発明の論理素子、メモリ素子、
及び半導体ディスクや、メモリカードを用いたシステム
には上記コンピュータ以外にもワードプロセッサ、プリ
ンタ等のＯＡ機器、ゲーム用コンピュータシステム、電
子卓上計算機、電子手帳等においても低消費電力で、小
型化、高速化が図れ性能アップ、低価格化、低消費電力
化が図れるといった利点がある。さらに自動車や冷蔵
庫、オーデオセット等の家庭電化製品の制御にも同様な
効果を示す。
及び半導体ディスクや、メモリカードを用いたシステム
には上記コンピュータ以外にもワードプロセッサ、プリ
ンタ等のＯＡ機器、ゲーム用コンピュータシステム、電
子卓上計算機、電子手帳等においても低消費電力で、小
型化、高速化が図れ性能アップ、低価格化、低消費電力
化が図れるといった利点がある。さらに自動車や冷蔵
庫、オーデオセット等の家庭電化製品の制御にも同様な
効果を示す。
【０１０８】図３０は自動車のエンジン、ガソリンイン
ジェクション、サスペンションを電気的に制御するシス
テム示す説明図である。このシステムでは、過酷な環境
下でデータの出し入れを行うために、記憶内容に対する
信頼性が問題となるが、本発明のＤＲＡＭ、ＦＲＡＭ、
ＳＲＡＭ等を使用することにより外的影響によりデータ
エラーに対する耐性を高めることができ、信頼性の問題
を解決することができる。また、大容量のメモリを提供
できるので、上記制御システムにおいても、少ない部品
数で、高度な処理能力を持たせることができるといった
利点がある。さらに、ＦＲＡＭを用いれば、消費電力が
少ないために、上記制御システムによる省エネルギ効果
があり燃費が向上する効果もある。
ジェクション、サスペンションを電気的に制御するシス
テム示す説明図である。このシステムでは、過酷な環境
下でデータの出し入れを行うために、記憶内容に対する
信頼性が問題となるが、本発明のＤＲＡＭ、ＦＲＡＭ、
ＳＲＡＭ等を使用することにより外的影響によりデータ
エラーに対する耐性を高めることができ、信頼性の問題
を解決することができる。また、大容量のメモリを提供
できるので、上記制御システムにおいても、少ない部品
数で、高度な処理能力を持たせることができるといった
利点がある。さらに、ＦＲＡＭを用いれば、消費電力が
少ないために、上記制御システムによる省エネルギ効果
があり燃費が向上する効果もある。
【０１０９】
【発明の効果】本発明によれば、容量素子の絶縁体中を
リーク電流は結晶粒の境界部に沿って流れ易く、結晶粒
界の細長い方向とほぼ垂直に電界を印加することによ
り、リーク電流のパス数は結晶成長方向と平行に電界を
印加した場合に比べて少なくかつ結晶粒の境界部に沿っ
て結晶粒を迂回して流れるためパスの距離が長くなり、
電気抵抗が増加するから容量素子のリーク電流を低減す
る効果が得られる。
リーク電流は結晶粒の境界部に沿って流れ易く、結晶粒
界の細長い方向とほぼ垂直に電界を印加することによ
り、リーク電流のパス数は結晶成長方向と平行に電界を
印加した場合に比べて少なくかつ結晶粒の境界部に沿っ
て結晶粒を迂回して流れるためパスの距離が長くなり、
電気抵抗が増加するから容量素子のリーク電流を低減す
る効果が得られる。
【図１】本発明の実施例の強電体の結晶成長方向と平行
に電極を形成した場合の容量素子の断面図である。
に電極を形成した場合の容量素子の断面図である。
【図２】強誘電体の結晶成長方向と垂直に電極を形成し
た場合の容量素子の断面図である。
た場合の容量素子の断面図である。
【図３】図１、図２に示したそれぞれの構造の容量素子
の電極間電圧とリーク電流の関係を示す図表である。
の電極間電圧とリーク電流の関係を示す図表である。
【図４】一般的なＭＯＳトランジスタの構成を説明する
説明図である。
説明図である。
【図５】本発明の実施例の容量素子を用いたＤＲＡＭメ
モリセル部の製造プロセスを説明する説明図である。
モリセル部の製造プロセスを説明する説明図である。
【図６】本発明の実施例の容量素子を用いたＤＲＡＭメ
モリセル部の製造プロセスを説明する説明図である。
モリセル部の製造プロセスを説明する説明図である。
【図７】本発明の実施例の容量素子を用いたＤＲＡＭメ
モリセル部の製造プロセスを説明する説明図である。
モリセル部の製造プロセスを説明する説明図である。
【図８】本発明の実施例の容量素子を用いたＤＲＡＭメ
モリセル部の製造プロセスを説明する説明図である。
モリセル部の製造プロセスを説明する説明図である。
【図９】本発明の実施例の容量素子を用いたＤＲＡＭメ
モリセル部の製造プロセスを説明する説明図である。
モリセル部の製造プロセスを説明する説明図である。
【図１０】本発明の実施例の容量素子を用いたＤＲＡＭ
メモリセル部の製造プロセスを説明する説明図である。
メモリセル部の製造プロセスを説明する説明図である。
【図１１】本発明の実施例の容量素子を用いたＤＲＡＭ
メモリセル部の製造プロセスを説明する説明図である。
メモリセル部の製造プロセスを説明する説明図である。
【図１２】本発明の実施例の他の容量素子を用いたＤＲ
ＡＭメモリセル部の説明図である。
ＡＭメモリセル部の説明図である。
【図１３】一般的な有機金属気相成長法による成長装置
の構成を示す説明図である。
の構成を示す説明図である。
【図１４】本発明の実施例の白金とアルミニウムの積層
構造とした電極の構成を説明する説明図である。
構造とした電極の構成を説明する説明図である。
【図１５】一般的な不揮発性メモリセルの構成を示す回
路図である。
路図である。
【図１６】本発明の実施例の容量素子がＭＯＳトランジ
スタのソース電極のコンタクト部を囲む構成を示す平面
図である。
スタのソース電極のコンタクト部を囲む構成を示す平面
図である。
【図１７】本発明の実施例の容量素子がＭＯＳトランジ
スタのソース電極のコンタクト部を囲む他の構成を示す
平面図である。
スタのソース電極のコンタクト部を囲む他の構成を示す
平面図である。
【図１８】本発明の実施例の多層の強誘電体及び多層の
電極を用いたメモリセルの構成を示す説明図である。
電極を用いたメモリセルの構成を示す説明図である。
【図１９】ＥＣＲプラズマアシスト有機金属ＣＶＤ法に
よりＳｒＴｉＯ3膜を成膜する装置の説明図である。
よりＳｒＴｉＯ3膜を成膜する装置の説明図である。
【図２０】本発明の他の実施例の容量素子の構成を示す
説明図である。
説明図である。
【図２１】図２０に示す容量素子の強誘電体中にできる
電気力線のシュミレーション結果を示す図表である。
電気力線のシュミレーション結果を示す図表である。
【図２２】本発明の実施例の容量素子の強誘電体の結晶
中に欠陥が存在する状態を説明する説明図である。
中に欠陥が存在する状態を説明する説明図である。
【図２３】一般的なＤＲＡＭメモリセルの構成を説明す
る回路図である。
る回路図である。
【図２４】本発明の実施例の強誘電体容量素子を用いた
ＳＲＡＭバックアップメモリメモリセル部の回路図であ
る。
ＳＲＡＭバックアップメモリメモリセル部の回路図であ
る。
【図２５】本発明のメモリ素子をオンチップ化させたシ
ステムＬＳＩのレイアウトである。
ステムＬＳＩのレイアウトである。
【図２６】本発明のＦＲＡＭ、ＤＲＡＭ、ＳＲＡＭをキ
ャッシュメモリとして内蔵した論理ＬＳＩ（マイクロプ
ロセッサ）のレイアウトである。
ャッシュメモリとして内蔵した論理ＬＳＩ（マイクロプ
ロセッサ）のレイアウトである。
【図２７】本発明のＦＲＡＭ、ＤＲＡＭ、ＳＲＡＭを半
導体ディスク基板として用いたレイアウトである。
導体ディスク基板として用いたレイアウトである。
【図２８】本発明のＦＲＡＭ、ＤＲＡＭ、ＳＲＡＭをメ
モリカードとして用いたレイアウトである。
モリカードとして用いたレイアウトである。
【図２９】本発明の実施例のコンピュータシステムを説
明する説明図である。
明する説明図である。
【図３０】本発明の実施例のメモリを用いた自動車制御
システムを示す説明図である。
システムを示す説明図である。
１ 電極
２ 強誘電体
４１ ｎ型ドープ層
４２ ゲート電極
４３ ゲート絶縁膜
４４ ＳｉＯ2
４５ ビット線
５１ 強誘電体
７１ 白金
８１ ＳｉＯ2（ＢＰＳＧ）
１０１ プレート線（白金）
１０２ 蓄積ノード
１１１ ワード線（アルミニウム）
１２１ 白金
１２２ アルミニウム
１３１ ＭＯＳトランジスタのソース電極とのコンタク
ト部 １４１ 強誘電体容量素子 １４２ ＭＯＳトランジスタ １４５ Ｘデコーダドライバ １４６ Ｙデコーダドライバ １４７ センスアンプ １４８ プリチャージ回路 １４９ 読み出し、書き込みアンプ １６１ Ｂａのヂパビロイドメタナト錯体の容器 １６２ Ｔｉのヂパビロイドメタナト錯体の容器 １６３ Ｓｒのヂパビロイドメタナト錯体の容器 １６４ ヒータ １６５ 流量コントローラ １６６ アルゴンガス １６７ 石英筒 １６８ Ｓｉ基板 １６９ 基板加熱用ヒータ １７１ メモリーセル １７２ ダミーメモリセル １７３ 分極にヒステリシスを有する強誘電体容量素子 １８１ 窒化チタン １９１ チタン １９２ 窒化チタン １９３ チタンタングステン １９４ チタン酸ストロンチウム １９５ Ｐｂ（Ｍｇ、Ｎｂ）Ｏ3 １９６ アルミニウム １９７ ポリＳｉ １９８ ＢＰＳＧ １９９ プレート電極 ２０１ 基板 ２０２ 真空容器 ２０３ マイクロ波導波管 ２０４ マイクロ波発生装置 ２０５ 磁界コイル ２０６ 基板ヒータ ２０７ チタン ２０８ ストロンチウム ２０９ ヒータ ２１１ 誘電体膜（低誘電率層） ２１２ 電極 ２１３ 誘電体膜（高誘電体膜） ２２１ 電気力線 ２３１ 電極 ２３２ 欠陥を有する単結晶強誘電体 １９１０ ストレージノード １９１１ 層間膜 １９１２ アルミ配線 ２０１０ 流量コントローラ ２０１１ 酸素ガスボンベ
ト部 １４１ 強誘電体容量素子 １４２ ＭＯＳトランジスタ １４５ Ｘデコーダドライバ １４６ Ｙデコーダドライバ １４７ センスアンプ １４８ プリチャージ回路 １４９ 読み出し、書き込みアンプ １６１ Ｂａのヂパビロイドメタナト錯体の容器 １６２ Ｔｉのヂパビロイドメタナト錯体の容器 １６３ Ｓｒのヂパビロイドメタナト錯体の容器 １６４ ヒータ １６５ 流量コントローラ １６６ アルゴンガス １６７ 石英筒 １６８ Ｓｉ基板 １６９ 基板加熱用ヒータ １７１ メモリーセル １７２ ダミーメモリセル １７３ 分極にヒステリシスを有する強誘電体容量素子 １８１ 窒化チタン １９１ チタン １９２ 窒化チタン １９３ チタンタングステン １９４ チタン酸ストロンチウム １９５ Ｐｂ（Ｍｇ、Ｎｂ）Ｏ3 １９６ アルミニウム １９７ ポリＳｉ １９８ ＢＰＳＧ １９９ プレート電極 ２０１ 基板 ２０２ 真空容器 ２０３ マイクロ波導波管 ２０４ マイクロ波発生装置 ２０５ 磁界コイル ２０６ 基板ヒータ ２０７ チタン ２０８ ストロンチウム ２０９ ヒータ ２１１ 誘電体膜（低誘電率層） ２１２ 電極 ２１３ 誘電体膜（高誘電体膜） ２２１ 電気力線 ２３１ 電極 ２３２ 欠陥を有する単結晶強誘電体 １９１０ ストレージノード １９１１ 層間膜 １９１２ アルミ配線 ２０１０ 流量コントローラ ２０１１ 酸素ガスボンベ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/108
(72)発明者 大上 三千男
茨城県日立市久慈町4026番地 株式会社
日立製作所 日立研究所内
(72)発明者 崔 宰豪
茨城県日立市久慈町4026番地 株式会社
日立製作所 日立研究所内
(56)参考文献 特開 平３−293775（ＪＰ，Ａ)
Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏ
ｌ，Ａ６（５），Ｓｅｐ／Ｏｃｔ
（1988）ｐｐ．2921−2928
Claims (4)
- 【請求項１】 誘電体と、該誘電体に両側から当接し電
界を印加する電極とを有する容量素子において、前記誘
電体の結晶粒界の形状が細長であり、該結晶粒界の細長
い方向と垂直に前記電界を印加するように前記電極を配
置したことを特徴とする容量素子。 - 【請求項２】 前記誘電体が強誘電体であることを特徴
とする請求項１に記載の容量素子。 - 【請求項３】 請求項１に記載の容量素子を半導体基板
上に構成し、前記電極の１方を能動素子に接続したこと
を特徴とする半導体記憶装置。 - 【請求項４】 請求項２に記載の容量素子を半導体基板
上に構成し、前記電極の１方を能動素子に接続したこと
を特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03221292A JP3458217B2 (ja) | 1992-02-19 | 1992-02-19 | 容量素子 |
| US07/995,977 US5434742A (en) | 1991-12-25 | 1992-12-23 | Capacitor for semiconductor integrated circuit and method of manufacturing the same |
| KR1019920025351A KR100290963B1 (ko) | 1991-12-25 | 1992-12-24 | 반도체집적회로용용량소자및그제조방법 |
| US08/417,839 US5745336A (en) | 1991-12-25 | 1995-04-06 | Capacitor for semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03221292A JP3458217B2 (ja) | 1992-02-19 | 1992-02-19 | 容量素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235296A JPH05235296A (ja) | 1993-09-10 |
| JP3458217B2 true JP3458217B2 (ja) | 2003-10-20 |
Family
ID=12352617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03221292A Expired - Fee Related JP3458217B2 (ja) | 1991-12-25 | 1992-02-19 | 容量素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3458217B2 (ja) |
-
1992
- 1992-02-19 JP JP03221292A patent/JP3458217B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ，Ａ６（５），Ｓｅｐ／Ｏｃｔ（１９８８）ｐｐ．２９２１−２９２８ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05235296A (ja) | 1993-09-10 |
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