JP3745553B2 - 強誘電体キャパシタ、半導体装置の製造方法 - Google Patents
強誘電体キャパシタ、半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3745553B2 JP3745553B2 JP05760199A JP5760199A JP3745553B2 JP 3745553 B2 JP3745553 B2 JP 3745553B2 JP 05760199 A JP05760199 A JP 05760199A JP 5760199 A JP5760199 A JP 5760199A JP 3745553 B2 JP3745553 B2 JP 3745553B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- srruo
- ferroelectric capacitor
- composition
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000003990 capacitor Substances 0.000 title claims description 87
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000000034 method Methods 0.000 title claims description 14
- 229910004121 SrRuO Inorganic materials 0.000 claims description 54
- 239000000203 mixture Substances 0.000 claims description 36
- 238000010438 heat treatment Methods 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 19
- VRIVJOXICYMTAG-IYEMJOQQSA-L iron(ii) gluconate Chemical compound [Fe+2].OC[C@@H](O)[C@@H](O)[C@H](O)[C@@H](O)C([O-])=O.OC[C@@H](O)[C@@H](O)[C@H](O)[C@@H](O)C([O-])=O VRIVJOXICYMTAG-IYEMJOQQSA-L 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 9
- 239000010408 film Substances 0.000 description 226
- 229910002353 SrRuO3 Inorganic materials 0.000 description 28
- 230000005684 electric field Effects 0.000 description 15
- 239000011229 interlayer Substances 0.000 description 13
- 230000007423 decrease Effects 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 11
- 230000010287 polarization Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
- 238000004544 sputter deposition Methods 0.000 description 9
- 238000001312 dry etching Methods 0.000 description 8
- 230000002269 spontaneous effect Effects 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 229910052681 coesite Inorganic materials 0.000 description 5
- 229910052906 cristobalite Inorganic materials 0.000 description 5
- 238000002474 experimental method Methods 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052682 stishovite Inorganic materials 0.000 description 5
- 229910052905 tridymite Inorganic materials 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000000224 chemical solution deposition Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- HTXDPTMKBJXEOW-UHFFFAOYSA-N iridium(IV) oxide Inorganic materials O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 206010021143 Hypoxia Diseases 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical group [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009661 fatigue test Methods 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910052774 Proactinium Inorganic materials 0.000 description 1
- 229910004481 Ta2O3 Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052745 lead Inorganic materials 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000005546 reactive sputtering Methods 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02197—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31691—Inorganic layers composed of oxides or glassy oxides or oxide based glass with perovskite structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Materials Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
【０００２】
本発明は一般に半導体装置に関し、特に強誘電体薄膜を使った半導体記憶装置の製造方法に関する。
【０００３】
いわゆるＤＲＡＭあるいはＳＲＡＭ等の半導体記憶装置はコンピュータを始めとする情報処理装置において高速主記憶装置として広く使われているが、これらは揮発性の記憶装置であり、電源をオフにすると記憶された情報は失われてしまう。これに対し、従来よりプログラムやデータを格納する大容量補助記憶装置として不揮発性の磁気ディスク装置が使われている。
【０００４】
しかし、磁気ディスク装置は大型で機械的に脆弱であり、消費電力も大きく、さらに情報を読み書きする際のアクセス速度が遅い欠点を有している。これに対し、最近では不揮発性補助記憶装置として、フローティングゲート電極に情報を電荷の形で蓄積するＥＥＰＲＯＭあるいはフラッシュメモリが使われていることが多くなっている。特にフラッシュメモリはＤＲＡＭと同様なセル構成を有するため大きな集積密度に形成しやすく、磁気ディスク装置に匹敵する大容量記憶装置として期待されている。
【０００５】
一方、ＥＥＰＲＯＭやフラッシュメモリでは、情報の書き込みがトンネル絶縁膜を介してのフローティングゲート電極へのホットエレクトロンの注入によってなされるため、必然的に書き込みに時間がかかり、また情報の書き込みおよび消去を繰り返すとトンネル絶縁膜が劣化してしまう問題が生じていた。トンネル絶縁膜が劣化してしまうと書き込みあるいは消去動作が不安定になってしまう。
【０００６】
これに対し、情報を強誘電体膜の自発分極の形で記憶する強誘電体記憶装置（以下ＦｅＲＡＭと記す）が提案されている。かかるＦｅＲＡＭでは個々のメモリセルトランジスタがＤＲＡＭの場合と同様に単一のＭＯＳＦＥＴよりなり、メモリセルキャパシタ中の誘電体膜をＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）あるいはＰＬＺＴ（Ｐｂ（Ｚｒ，Ｔｉ，Ｌａ）Ｏ３）、さらにはＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ３）等の強誘電体に置き換えた構成を有しており、高い集積密度での集積が可能である。また、ＦｅＲＡＭは電界の印加により強誘電体キャパシタの自発分極を制御するため、書き込みをホットエレクトロンの注入によって行なうＥＥＰＲＯＭやフラッシュメモリに比べて書き込み速度が１０００倍あるいはそれ以上速くなり、また消費電力が約１／１０に低減される有利な特徴を有している。さらにトンネル酸化膜を使う必要がないため寿命も長く、フラッシュメモリの１０万倍の書き換え回数を確保できると考えられる。
【従来の技術】
【０００７】
図１は従来のＦｅＲＡＭの構成を示す。
【０００８】
図１を参照するに、ＦｅＲＡＭ１０はｐ型Ｓｉ基板１１上に形成され、前記Ｓｉ基板１１表面にはフィールド酸化膜１２により活性領域が画成される。前記活性領域中には図示を省略したゲート酸化膜を介してメモリセルトランジスタのゲート電極１３がＦｅＲＡＭのワード線に対応して形成され、さらに前記基板１１中には前記ゲート電極１３の両側にｎ＋型の拡散領域１１Ａ、１１Ｂが、それぞれメモリセルトランジスタのソース領域およびドレイン領域として形成される。また、前記基板１１中には前記拡散領域１１Ａと１１Ｂとの間にチャネル領域が形成される。
【０００９】
前記ゲート電極１３は前記Ｓｉ基板１１の表面を前記活性領域において覆うＣＶＤ酸化膜１４により覆われ、さらに前記ＣＶＤ酸化膜１４は平坦化層間絶縁膜１５により覆われる。前記層間絶縁膜１５中には前記拡散領域１１Ｂを露出するコンタクトホール１５Ａが形成され、前記コンタクトホール１５ＡはポリシリコンあるいはＷＳｉよりなるプラグ１６により充填される。
【００１０】
さらに、前記層間絶縁膜１５上には前記プラグ１６の露出部を覆うようにＴｉ／ＴｉＮ構造の密着層（図示せず）が形成され、前記密着層上にＰｔ等よりなる下側電極１７が形成される。さらに前記下側電極１７上にはＰＺＴあるいはＰＬＺＴよりなる強誘電体膜１８が形成され、前記強誘電体膜１８上にはＰｔ等よりなる上側電極１９が形成される。
【００１１】
前記下側電極１７，強誘電体膜１８および上側電極１９よりなる強誘電体キャパシタの側壁面はＣＶＤ酸化膜２１により覆われ、前記ＣＶＤ酸化膜２１中に形成されたコンタクトホールを介して配線パターン２０が前記上側電極１９にコンタクトする。さらに前記強誘電体キャパシタの全体は層間絶縁膜２２により覆われる。前記層間絶縁膜２２中には前記拡散領域２２Ａを露出するコンタクトホール２２Ａが形成され、前記層間絶縁膜２２上には前記コンタクトホール２２Ａにおいて前記拡散領域２２ＡとコンタクトするＡｌあるいはＡｌ合金よりなるビット線パターン２３が形成される。
【００１２】
図２は図１のＦｅＲＡＭ１０において前記強誘電体膜１８として使われるＰＺＴのユニットセルを示す。
【００１３】
図２を参照するに、ＰＺＴはペロブスカイト型の結晶構造を有し、外部電界により酸素原子により配位されたＰｂあるいはＴｉ原子がｃ軸方向に変位する。その結果ＰＺＴは図３に示す自発分極特性を示す。すなわち図１のＦｅＲＡＭ１０では、前記下側電極１７と上側電極１９との間に所定の書き込み電圧を印加することにより、前記強誘電体膜１８を構成するＰＺＴ膜中の自発分極が反転し、所望の二値情報が前記強誘電体膜１８中に書き込まれる。
【００１４】
また、図１のＦｅＲＡＭ１０において書き込まれた二値情報を読み出すには前記ワード線、すなわちゲート電極１３を活性化し、前記チャネル領域を通って前記ビット線電極２３に現れる電圧を検出する。
【００１５】
図３のヒステリシスループにおいて電界強度がゼロにおける幅は反転電荷量ＱＳＷと呼ばれる量で、この値が大きいほどＦｅＲＡＭ１０による情報の保持が確実になされる。また書き込みに要する電界の値も減少する傾向にあり、その結果ＦｅＲＡＭ１０の低電力駆動が可能になる。換言すると、図１のＦｅＲＡＭ１０では強誘電体膜１８のＱＳＷの値を最大化することが望ましい。
【発明が解決しようとする課題】
【００１６】
ところで、図１のＦｅＲＡＭ１０で図３に示すような自発分極特性を得るには、前記強誘電体膜１８を、酸化雰囲気中、少なくとも６００℃の高い温度で結晶化する必要がある。このため、一般に前記下側電極１７はＰｔ等の反応性が低く、抵抗率も低い高融点金属により形成されていたが、Ｐｔは酸素あるいはＰｂの拡散を阻止できないため、強誘電体膜１８がＰｂあるいは酸素の欠損により、非化学量論組成になってしまい、図３に示すような所望の自発分極特性を得ることが困難であった。
【００１７】
この問題を解決するために、従来より図１の強誘電体キャパシタＣにおいて、図４（Ａ）に示すように前記下側電極１７を、ＩｒＯ２よりなる下側電極膜１７Ａと、その上に形成されたＰｔよりなる上側電極膜１７Ｂとにより構成することが提案されている。また、図４（Ｂ）に示すように、上側電極１９を、ＩｒＯ２よりなる下側電極膜１９Ａと、その上に形成されたＰｔよりなる上側電極膜とより構成することが提案されている。図４（Ｂ）の構成では、ＩｒＯ２膜を前記強誘電体膜１８に隣接して形成することにより、前記強誘電体膜１８中に形成される酸素欠損を補うことができると考えられる。
【００１８】
しかし、かかる構成の強誘電体キャパシタＣでは、分極反転が繰り返されると強誘電体膜１８に疲労が生じ、図３の残留分極値ないしＱＳＷの値が減少してしまうことが知られている。これは、かかる分極反転の繰り返された場合、ＩｒＯ２膜を形成していても強誘電体膜１８中における酸素欠損の形成を抑止しきれないためであると考えられる。
【００１９】
また、図４（Ａ）あるいは（Ｂ）に示す強誘電体キャパシタＣは、良好なインプリント特性が得られない問題点を有していた。これは、前記強誘電体膜１８とこれに隣接するＰｔ電極との界面近傍において、前記強誘電体膜１８中に酸素欠損が生じるためと考えられる。また、図４（Ａ），（Ｂ）の強誘電体キャパシタＣでは、ＦｅＲＡＭの微細化に伴い、強誘電体膜１８の厚さを減少させた場合、膜１８の電気的特性が急激に劣化してしまう。
【００２０】
これに対し、本発明の発明者は先に、図１の構成において上側電極１９にＳｒＲｕＯ３を使う強誘電体キャパシタを提案した。かかる強誘電体キャパシタは、良好な疲労特性を有し、信頼性が高く、強誘電体膜１８の厚さが減少した場合にも良好な電気特性を維持する。
【００２１】
一方、ＳｒＲｕＯ３を図１のようなＦｅＲＡＭにおいて強誘電体キャパシタの上側電極に使う場合には、ＳｒＲｕＯ３膜をドライエッチングする技術が不可欠であるが、従来より、かかるＳｒＲｕＯ３膜をドライエッチングする技術は確立していなかった。
【００２２】
また、従来のＳｒＲｕＯ３膜を上側電極に使った強誘電体キャパシタでは、疲労特性が従来のものよりは著しく改良されているものの、実用的な半導体装置としてはまだ不十分であった。疲労特性が不十分な理由は十分には理解されていないが、熱処理の際にＲｕが部分的に前記ＳｒＲｕＯ３からＰＺＴ等の強誘電体膜の粒界に移動し、脱出したＲｕが疲労試験の際にさらに拡散することにより、強誘電体膜中にＰｂ２ＲｕＯ６．５等の化合物よりなる導電性チャネルが形成されるのが原因であると考えられる。Ｐｂ２ＲｕＯ６．５は抵抗器に使われる材料である。かかる導電性チャネルが強誘電体膜中に形成されると、強誘電体キャパシタは短絡を生じてしまう。この強誘電体キャパシタの短絡、およびそれに伴う信頼性の低下の問題は、本発明の発明者による、本発明の基礎となる研究において、特に前記強誘電体膜の厚さが７０ｎｍを超えた場合に顕著になることが見出された。
【００２３】
そこで、本発明は上記の課題を解決した、新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする。
【００２４】
本発明のより具体的な課題は、ペロブスカイト型酸化膜を上側電極に有し、製造が容易で、リーク電流が減少し、疲労特性およびインプリント特性が向上した強誘電体キャパシタおよびその製造方法、さらにかかる強誘電体キャパシタを備えた半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００２５】
本発明は、上記の課題を、
請求項１に記載したように、
基板上に、ＰｔもしくはＩｒＯｘとＰｔの積層膜よりなる下側電極を堆積する工程と、
前記下側電極上に、Ｐｂを過剰に含むＰＺＴ膜を形成する工程と、
前記ＰＺＴ膜を熱処理することで結晶化し、Ｐｂが、Ｐｂ／（Ｚｒ＋Ｔｉ）比にして１ ．０４〜１．１２の範囲の強誘電体キャパシタ絶縁膜を形成する工程と、
前記強誘電体キャパシタ絶縁膜上に、膜厚が５〜３０ｎｍのＳｒＲｕＯ ３ 組成の膜とＰｔ膜の積層膜よりなる上側電極を形成する工程と、
前記ＳｒＲｕＯ ３ 組成の膜を、６００〜６５０℃の温度で熱処理を行ない、前記ＳｒＲｕＯ ３ 組成の膜を結晶化させ、ペロブスカイト構造を有するＳｒＲｕＯ ３ 組成の膜を形成する工程と
を含むことを特徴とする強誘電体キャパシタの製造方法により、または
請求項２に記載したように、
基板上にＰｔもしくはＩｒＯｘとＰｔの積層膜よりなる下側電極を堆積する工程と、
前記下側電極上に、Ｐｂを過剰に含むＰＺＴ膜を形成する工程と、
前記ＰＺＴ膜を熱処理することで結晶化し、Ｐｂが、Ｐｂ／（Ｚｒ＋Ｔｉ）比にして１．０７〜１．０９の範囲の強誘電体キャパシタ絶縁膜を形成する工程と、
前記強誘電体キャパシタ絶縁膜上に、膜厚が５〜３０ｎｍのＳｒＲｕＯ ３ 組成の膜とＰｔ膜の積層膜よりなる上側電極を形成する工程と、
前記ＳｒＲｕＯ ３ 組成の膜を、６００〜６５０℃の温度で熱処理を行い、前記ＳｒＲｕＯ ３ 組成の膜を結晶化させ、ペロブスカイト構造を有するＳｒＲｕＯ ３ 組成の膜を形成する工程と、
を含むことを特徴とする強誘電体キャパシタの製造方法により、または
請求項３に記載したように、
強誘電体キャパシタを有する半導体装置の製造方法であって、
基板上にＰｔもしくはＩｒＯｘとＰｔの積層膜よりなる下側電極を堆積する工程と、
前記下側電極上に、Ｐｂを過剰に含むＰＺＴ膜を形成する工程と、
前記ＰＺＴ膜を熱処理することで結晶化し、Ｐｂが、Ｐｂ／（Ｚｒ＋Ｔｉ）比にして１．０４〜１．１２の範囲の強誘電体キャパシタ絶縁膜を形成する工程と、
前記強誘電体キャパシタ絶縁膜上に、膜厚が５〜３０ｎｍのＳｒＲｕＯ ３ 組成の膜とＰｔ膜の積層膜よりなる上側電極を形成する工程と、
前記ＳｒＲｕＯ ３ 組成の膜を、６００〜６５０℃の温度で熱処理を行ない、前記ＳｒＲｕＯ ３ 組成の膜を結晶化させ、ペロブスカイト構造を有するＳｒＲｕＯ ３ 組成の膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法により、または
請求項４に記載したように、
強誘電体キャパシタを有する半導体装置の製造方法であって、
基板上にＰｔもしくはＩｒＯｘとＰｔの積層膜よりなる下側電極を堆積する工程と、
前記下側電極上に、Ｐｂを過剰に含むＰＺＴ膜を形成する工程と、
前記ＰＺＴ膜を熱処理することで結晶化し、Ｐｂが、Ｐｂ／（Ｚｒ＋Ｔｉ）比にして１．０７〜１．０９の強誘電体キャパシタ絶縁膜を形成する工程と、
前記強誘電体キャパシタ絶縁膜上に、膜厚が５〜３０ｎｍのＳｒＲｕＯ ３ 組成の膜とＰｔ膜の積層膜よりなる上側電極を形成する工程と、
前記ＳｒＲｕＯ ３ 組成の膜を、６００〜６５０℃の温度で熱処理を行い、前記ＳｒＲｕＯ ３ 組成の膜を結晶化させ、ペロブスカイト構造を有するＳｒＲｕＯ ３ 組成の膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法により、解決する。
【００２６】
［作用］
本発明では、ＰＺＴあるいはＰＬＺＴよりなる強誘電体キャパシタ絶縁膜の組成を調整することにより、前記強誘電体キャパシタ絶縁膜中において粒界に存在するＰｂの量を最適化する。さらに、前記ＳｒＲｕＯ３上側電極の厚さを約３０ｎｍ以下に減少させることにより、前記ＳｒＲｕＯ３は速やかに結晶化し、このため前記上側電極を結晶化に要する熱処理時間を短縮できる。かかる熱処理時間の短縮の結果、前記ＳｒＲｕＯ３上側電極から強誘電体キャパシタ絶縁膜へのＲｕの拡散が抑制され、強誘電体キャパシタの疲労特性およびインプリント特性が向上する。同様の効果は、前記強誘電体キャパシタ絶縁膜の厚さを約３００ｎｍ以下に設定することによっても得られる。さらに、前記ＳｒＲｕＯ３上側電極の厚さを前記のように約３０ｎｍ以下に設定することにより、上側電極のドライエッチングによるパターニングが容易に実行できるようになる。
【００２７】
図５は、本発明者が行なった、本発明の基礎となる実験に使った強誘電体キャパシタの構造を示す。
【００２８】
図５を参照するに、強誘電体キャパシタはＳｉ基板３１上に形成された厚さが８０ｎｍのＰｔ膜よりなる下側電極３２（ＢＥＬ：ｂｏｔｔｏｍ ｅｌｅｃｔｒｏｄｅ）、前記下側電極３２上に形成されたＰＺＴ膜よりなる強誘電体キャパシタ絶縁膜３３（ＦＥＲ：ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｆｉｌｍ）と、前記強誘電体キャパシタ絶縁膜３３上に形成された上側電極３４（ＴＥＬ：ｔｏｐ ｅｌｅｃｔｒｏｄｅ）とより構成され、前記上側電極３２は導電性のペロブスカイト型酸化物であるＳｒＲｕＯ３より構成される。以下の実験では、前記ＰＺＴ膜３３は３００ｎｍの厚さに形成し、またＳｒＲｕＯ３膜３４は３０ｎｍの厚さに形成した。ただし、前記ＰＺＴ膜３３は典型的にはスパッタ法あるいはＣＳＤ（Ｃｈｅｍｉｃａｌ Ｓｏｌｕｔｉｏｎ Ｄｅｐｏｓｉｔｉｏｎ）法により形成され、５５０〜７５０℃の温度で熱処理され、ペロブスカイト型構造に結晶化される。一方前記ＳｒＲｕＯ３膜３４は焼結ＳｒＲｕＯ３ターゲットを使ったスパッタ法により形成される。
【００２９】
このようにして形成された強誘電体キャパシタは、前記ＳｒＲｕＯ３膜３４の堆積の後、約６００℃の温度で再度熱処理され、その結果前記ＳｒＲｕＯ３膜３４が、ペロブスカイト型構造に結晶化する。
【００３０】
表１は、前記ＰＺＴ膜３３において膜３３中のＰｂ量（Ｐｂ／（Ｔｉ＋Ｚｒ）×１００）を様々に変化させた場合における正および負のリーク電流、正及び負の抗電界電圧（±Ｖｃ）の８８時間後における変化（±Ｖｃ−ｓｈｉｆｔ）、反転電荷量ＱＳＷ、９０％飽和電圧Ｖ９０、および１×１０８回のパルス印加を行なった後における前記反転電荷量ＱＳＷの変化（ＱＳＷ ｌｏｓｓ）、すなわち疲労特性を示す。ただし、前記正および負のリーク電流は、図２の強誘電体キャパシタに＋５Ｖの電圧および−５Ｖの電圧を印加した場合のリーク電流を示す。また抗電界電圧（±Ｖｃ）は、図３のヒステリシスループにおいて、残留分極の反転を生じるのに必要な電界に対応する電圧を示す。
【００３１】
【表１】
図６は、前記表１のリーク電流（＋５Ｖ印加時）および疲労特性（ＱＳＷ ｌｏｓｓ）を示す。ただし、図６は前記６００℃での熱処理後の結果を示す。
【００３２】
図６を参照するに、強誘電体キャパシタでは、ＰＺＴ膜３３中のＰｂ量が１０７％以上である場合には疲労、すなわち反転電荷量ＱＳＷの減少は、１×１０８回のパルス印加を行なった後においても生じないことがわかる。一方図６より、ＰＺＴ膜３３中のＰｂ量が増大するにつれて、膜３３を通過するリーク電流は増大することがわかる。このことから、リーク電流が許容できる範囲において理想的な疲労特性は、前記Ｐｂ量を１０４〜１１２％の範囲、より好ましくは１０７〜１０９％の範囲に設定した場合に得られることがわかる。
【００３３】
表２は図５の強誘電体キャパシタにおいて、前記上側電極３４をＳｒＲｕＯ３膜とＰｔ膜との積層構造とし、前記ＳｒＲｕＯ３膜の厚さを０ｎｍ，５ｎｍ，１５ｎｍ，７０ｎｍと変化させた場合の強誘電体キャパシタの反転電荷量ＱＳＷの値、Ｖ９０の値、＋５Ｖおよび−５Ｖの電圧を印加した場合の初期リーク電流値、短絡発生電圧値、１×１０８パルス印加後の疲労特性（ΔＱＳＷ＝ＱＳＷ ｌｏｓｓ）、および疲労試験後におけるリーク電流特性および短絡発生電圧の関係を示す。ただし、表２の実験においては、前記強誘電体膜３３としてＰｂ量が１１１％のＰＬＺＴ膜を使った。
【００３４】
【表２】
表２を参照するに、前記上側電極３４がＰｔ電極のみにより構成されていた場合には１×１０８パルス印加後において反転電荷量ＱＳＷが９１％も減少するのに対し、厚さが５ｎｍのＳｒＲｕＯ３膜を介在させるだけで、前記反転電荷量ＱＳＷの減少（ΔＱＳＷ）は−３％まで改善されるのがわかる。また、９０％飽和電圧Ｖ９０も、前記上側電極３４がＰｔ電極のみよりなる場合には６．０Ｖ前後であったのが、厚さが５ｎｍのＳｒＲｕＯ３膜を介在させるだけで、５．０Ｖ以下に減少する。前記反転電荷量ＱＳＷの減少量の改善の度合いおよび前記９０％飽和電圧Ｖ９０の減少は、前記ＳｒＲｕＯ３膜の厚さが増大するにつれてさらに向上する。
【００３５】
図７は、表２の初期リーク電流と印加電圧との関係を示す。
【００３６】
図７を参照するに、初期リーク電流は、印加電圧が＋５Ｖである場合、前記ＳｒＲｕＯ３膜の厚さが０〜１５ｎｍの範囲では余り変化していないが、前記ＳｒＲｕＯ３膜の厚さが７０ｎｍに到達すると急激に増大することがわかる。このことから、前記上側電極３４を構成するＳｒＲｕＯ３膜の厚さは、おおよそ３０ｎｍ以下に設定するのが好ましい。
【００３７】
また、前記上側電極３４にＳｒＲｕＯ３膜を使った場合には、前記上側電極３４はＣｌとＯ２とＡｒを含むプラズマ中でドライエッチングを行なうことによりパターニングされるが、前記電極３４がＳｒを含むために十分なエッチング速度を得ることが困難である。すなわち、プラズマとＳｒとの反応が前記ＳｒＲｕＯ３膜のドライエッチングの際の律側過程となる。従ってこのようなＳｒＲｕＯ３膜を含む電極３４のドライエッチングの際には、ＳｒＲｕＯ３膜の厚さを可能な限り薄くするのが好ましい。
【００３８】
表３は、図５の強誘電体キャパシタの熱処理温度と反転電荷量ＱＳＷ、９０％飽和電圧Ｖ９０、２００ｋＶｃｍ−１の印加電界下におけるリーク電流の値、および１×１０８パルス印加後における前記反転電荷量ＱＳＷの減少量（ΔＱＳＷ＝ＱＳＷ ｌｏｓｓ）との関係を示す。ただし、表３の実験では図５の強誘電体キャパシタにおいて強誘電体キャパシタ絶縁膜３３として厚さが３００ｎｍのＰＬＺＴ膜を使っている。また表３の例では、上側電極３４として厚さが１００ｎｍのＰｔ電極を使った場合と、前記キャパシタ絶縁膜３３と前記Ｐｔ電極との間に厚さが５ｎｍ，１５ｎｍおよび３０ｎｍのＳｒＲｕＯ３膜を介在させた場合が示されている。
【００３９】
【表３】
表３を参照するに、上側電極３４としてＰｔ電極のみを使った場合には、ＰＺＴ膜３３中のＰｂ量が１０８％以上であった場合に、熱処理温度が６００℃から６５０℃へと高くなるにつれてΔＱＳＷの値が著しく減少するのがわかる。この５０℃の温度範囲におけるこのようなΔＱＳＷの値の大きな変化の理由は明らかでないが、Ｐｔ電極３４をＰＺＴ膜３３上にスパッタにより形成する際の損傷が、熱処理温度を高くすることで修復されるものと考えられる。
【００４０】
これに対し、前記Ｐｔ電極の下に前記ＳｒＲｕＯ３膜を介在させた場合には、前記反転電荷量ＱＳＷの減少（ΔＱＳＷ）に関しては、熱処理を６００℃で行なった場合でも、熱処理温度を６５０℃まで上昇させた場合でも、実質的な変化は見られない。
【００４１】
表４は、図５の強誘電体キャパシタにおいて強誘電体膜３３として薄いＰＬＺＴ膜を使った場合の、２００ｋＶｃｍ−１の印加電界下におけるリーク電流、反転電荷量ＱＳＷ、９０％飽和電圧Ｖ９０および１×１０８パルス印加後の反転電荷量ＱＳＷの変化ΔＱＳＷを示す。
【００４２】
【表４】
表４を参照するに、前記ＰＬＺＴ膜の厚さを１５０ｎｍとした場合と１７０ｎｍとした場合とが比較されているが、いずれの場合においても、上側電極３４として厚さが１０ｎｍのＳｒＲｕＯ３膜上にＰｔ電極を形成した構成を使った場合、３Ｖにおける反転電荷量ＱＳＷの値が５０μＣｃｍ−２を超える例があるのがわかる。この値は、前記上側電極３４をＰｔのみとした場合よりも大きい。すなわち、このような薄い強誘電体膜を使った強誘電体キャパシタは、低電圧駆動される将来の高集積化半導体装置への応用において有望である。
【００４３】
表４よりわかるように、強誘電体キャパシタ絶縁膜の厚さが減少すると一般にリーク電流の値は増大するが、表４の例では、ＰＬＺＴ膜の厚さが同じである限り、リーク電流の値はＰｔ電極のみを設けた場合とＳｒＲｕＯ３膜上にＰｔ膜を設けた場合とで、さほど変わってはいない。
【００４４】
図８は、図５の強誘電体キャパシタにおいて前記強誘電体キャパシタ絶縁膜３３を構成する厚さが１５０ｎｍのＰＬＺＴ膜における反転電荷量ＱＳＷと印加電圧との関係を示す。
【００４５】
図８を参照するに、前記ＰＬＺＴ膜３３上に５ｎｍの厚さのＳｒＲｕＯ３膜を形成し、さらにその上に５ｎｍの厚さのＰｔ膜を形成した場合の方が、反転電荷量ＱＳＷの値は、かかるＳｒＲｕＯ３膜を省略した場合よりも著しく大きくなることがわかる。
【００４６】
図９は、図５の強誘電体キャパシタにおける抗電界電圧ＶｃとＰＬＺＴ膜３３の厚さとの関係を示す。
【００４７】
図９を参照するに、抗電界電圧ＶｃはＰＬＺＴ膜３３の膜厚と共に減少し、かかる強誘電体キャパシタを半導体装置に使った場合、半導体装置の低電圧動作が可能になることがわかる。その際にも、前記上側電極３４としてＳｒＲｕＯ３膜とＰｔ電極の積層構造を使った方が、抗電界電圧Ｖｃをより低くすることが可能である。
【００４８】
また図９は、前記ＰＬＺＴ膜３３の膜厚と抗電界Ｅｃとの関係をも示すが、図９よりわかるように、抗電界Ｅｃは、前記ＰＬＺＴ膜３３の熱処理を６００℃で行なった場合は余り変化しないことがわかる。また、前記抗電界Ｅｃの大きさは前記抗電界電圧Ｖｃに対応して、前記上側電極３４としてＳｒＲｕＯ３膜とＰｔ電極の積層構造を使った方が、Ｐｔ電極のみを使った場合よりも小さくなる。
【発明の実施の形態】
【００４９】
［第１実施例］
図１０（Ａ）〜１２（Ｇ）は、本発明の一実施例による強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）４０の製造工程を示す。
【００５０】
図１０（Ａ）を参照するに、Ｓｉ基板４１上には素子領域４３が素子分離構造４２を構成するフィールド酸化膜により画成されており、前記素子領域４３上には側壁酸化膜４６を形成されたゲート電極４８が形成されている。また、前記素子領域４３中には、前記ゲート電極４８の両側に拡散領域５０Ａ，５０Ｂが形成されている。
【００５１】
次に図１０（Ｂ）の工程において、前記Ｓｉ基板４１上に、前記ゲート電極４８を覆うように厚さが約６００ｎｍの層間絶縁膜５２を形成し、さらに前記層間絶縁膜５２中に前記拡散領域５０Ａ，５０Ｂを露出するようにコンタクトホール５３Ａ，５３Ｂを形成する。さらに、前記コンタクトホール５３Ａ，５３Ｂ中には導電性プラグ５４Ａ，５３Ｂがそれぞれ形成される。
【００５２】
さらに図１０（Ｃ）の工程において、前記層間絶縁膜５２上にＳｉＯＮよりなるエッチングストッパ膜５６とＳｉＯ２膜５８とを、いずれも１００ｎｍの厚さに形成し、次に図１１（Ｄ）の工程において前記ＳｉＯ２膜５８上に、厚さが２０〜１００ｎｍのＩｒＯｘ膜６０と、厚さが５０〜２００ｎｍのＰｔ膜６４とをスパッタ法によりさらに順次堆積し、Ｐｔ／ＩｒＯｘ構造を有する下側電極層６６を形成する。前記ＩｒＯｘ膜６０の堆積は、典型的にはＩｒをターゲットに使った反応性スパッタにより形成される。より具体的には前記ＩｒＯｘ膜６０のスパッタは、平行平板マグネトロンスパッタ装置を使い、ＡｒとＯ２よりなる混合ガスプラズマ中において、ＤＣパワーおよび反応室内圧をそれぞれ０．５〜５．０Ｗ・ｃｍ−２および約０．７Ｐａに設定し、ＡｒおよびＯ２をそれぞれ１００ＳＣＣＭおよび１００ＳＣＣＭの流量で供給しながら行なわれる。
【００５３】
図１１（Ｄ）の工程では、さらに前記下側電極層６６上に厚さが約３００ｎｍのＰＺＴ膜６８をスパッタあるいはＣＳＤ法により形成し、これを酸化雰囲気中、５５０〜７５０℃の温度で熱処理することにより、ペロブスカイト型構造に結晶化させる。その際、本実施例では前記ＰＺＴ膜のＰｂ量（Ｐｂ／Ｚｒ＋Ｔｉ）を、先に説明した表１および図６の関係から、１０４〜１１２％の範囲、より好ましくは１０７〜１０９％の範囲に設定する。
【００５４】
さらに図１１（Ｅ）の工程で、前記ＰＺＴ膜６８上にＳｒＲｕＯ３膜７０が焼結ＳｒＲｕＯ３をターゲットに使ったスパッタ法により５〜３０ｎｍの厚さに形成され、さらにその上にＰｔ膜７４が前記Ｐｔ膜６４と同様にしてスパッタにより、８０〜１００ｎｍの厚さに堆積される。その結果、前記ＳｒＲｕＯ３膜７０とＰｔ膜７４とにより、上側電極層７６が形成される。
【００５５】
本実施例では、このようにして形成された構造をさらに酸化雰囲気中、６００〜６５０℃、好ましくは約６００℃の温度で熱処理することにより、前記ＳｒＲｕＯ３膜７０をペロブスカイト型構造に結晶化させる。前記ＳｒＲｕＯ３膜７０において、ＳｒｘＲｕＯ３で表した場合の膜７０の組成は、組成パラメータｘを１．０〜１．２５の間で適宜設定することができる。前記ＳｒＲｕＯ３膜７０を形成するスパッタは、直流スパッタでも高周波スパッタでもよく、典型的には圧力が０．５〜４．０Ｐａの範囲において、ＡｒとＯ２の混合ガスプラズマ中、０．３〜３．０Ｗｃｍ−２のパワー密度で、ＡｒとＯ２の流量比を９９：１〜５０：５０の範囲に設定して行われる。基板温度は室温から約７００℃の範囲で設定すればよい。また、使用されるＳｒＲｕＯ３タ−ゲットとしては相対密度が５０〜９９％の焼結体が使われる。
【００５６】
次に、図１２（Ｆ）の工程において、前記下側電極層６６，ＰＺＴ膜６８および上側電極層７６は、ＡｒにＣｌ２およびＯ２を加えた組成のエッチングガスを使ったドライエッチングによりパターニングされ、強誘電体キャパシタ７８が形成される。その際、前記ＳｒＲｕＯ３膜７０のドライエッチングが全体のドライエッチングの律速要因になるが、前記ＳｒＲｕＯ３膜７０の厚さが３０ｎｍ以下であるので、パターニングの際のスループットが著しく低下することはない。また、前記強誘電体キャパシタ７８では、前記ＳｒＲｕＯ３膜７０の厚さが３０ｎｍ以下であるので、６００℃程度の温度でも膜７０は十分に結晶化する。
【００５７】
前記強誘電体キャパシタ７８の形成の後、図１２（Ｇ）の工程において前記ＳｉＯ２膜５８上に前記強誘電体キャパシタ７８の上面および側壁面を覆うようにＳｉＯ２膜８０を堆積し、さらに前記ＳｉＯ２膜８０中に、前記上側電極７６を構成するＰｔ膜７４を露出するようにコンタクトホール８２を形成する。また、前記ＳｉＯ２膜８０中に前記導電性プラグ５４Ｂを露出するようにコンタクトホール８４を形成し、さらに、前記ＳｉＯ２膜８０上には前記コンタクトホール８２を介して前記Ｐｔ膜７４にコンタクトし、さらに前記コンタクトホール８４を介して前記拡散領域５０Ｂに電気的に接続される局部配線パターン８６を、ＴｉＮ膜の堆積およびパターニングにより形成する。
【００５８】
最後に、前記ＳｉＯ２膜８０上に前記局部配線パターン８６を覆うように層間絶縁膜８８を堆積し、さらに前記層間絶縁膜８８中に、前記導電性プラグ５４Ａを露出するコンタクトホール９０を形成し、前記コンタクトホール９０に前記導電性プラグ５４Ａとコンタクトするビット線電極９２を形成する。
【００５９】
本実施例によれば、先にも説明したように前記ＰＺＴ膜６８中のＰｂ量が最適化されているため、表１および図６に示すように、リーク電流特性を損なうことなく強誘電体キャパシタ７８の疲労特性（ΔＱＳＷ）が向上する。さらに、前記上側電極７６中のＳｒＲｕＯ３膜７０の厚さを最適化することにより、図７に示すように強誘電体キャパシタ７８のリーク電流特性が向上する。
【００６０】
図１２（Ｇ）のＦｅＲＡＭ４０において、前記上側電極７６中のＳｒＲｕＯ３膜７０は、６００〜６５０℃の温度で熱処理することにより、表３で説明したように疲労特性を向上させることができる。特に前記上側電極７６としてＳｒＲｕＯ３膜７０を省略した場合には、前記熱処理温度を約６５０℃に設定することにより、表３に示すように疲労特性を大きく向上させることができる。
【００６１】
さらに、図１２（Ｇ）のＦｅＲＡＭ４０において、前記ＰＺＴ膜６８の厚さを１７５ｎｍあるいは１５０ｎｍ、あるいはそれ以下に減少させることにより、９０％飽和電圧Ｖ９０の値が減少し、３．３Ｖあるいはそれ以下の低電圧駆動が可能になる。
【００６２】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【発明の効果】
【００６３】
本発明の特徴によれば、強誘電体キャパシタを構成するＰＺＴ膜中のＰｂ量が最適化されているため、リーク電流特性を損なうことなく強誘電体キャパシタの疲労特性が向上する。さらに、上側電極のＳｒＲｕＯ３膜７０の厚さを最適化することにより、強誘電体キャパシタのリーク電流特性が向上する。
【００６４】
また、本発明では強誘電体キャパシタを構成する上側電極中のＳｒＲｕＯ３膜を６００〜６５０℃の温度で熱処理することにより、疲労特性を向上させることができる。特に前記上側電極においてＳｒＲｕＯ３膜を省略した場合には、前記熱処理温度を約６５０℃に設定することにより、疲労特性を大きく向上させることができる。
【００６５】
さらに、本発明では強誘電体キャパシタのＰＺＴ膜６８の厚さを１７５ｎｍあるいは１５０ｎｍ、あるいはそれ以下に減少させることにより、かかる強誘電体キャパシタを使った半導体装置の低電圧駆動が可能になる。
【図面の簡単な説明】
【図１】従来のＦｅＲＡＭの構成を示す図である。
【図２】図１のＦｅＲＡＭで使われるペロブスカイト型構造を有する強誘電体膜の結晶構造を示す図である。
【図３】図２の強誘電体膜の分極特性を示す図である。
【図４】（Ａ），（Ｂ）は、従来の強誘電体キャパシタの構成を示す図である。
【図５】本発明の基礎になる実験で使った強誘電体キャパシタの構造を示す図である。
【図６】図５の強誘電体キャパシタの特性を示す図（その１）である。
【図７】図５の強誘電体キャパシタの特性を示す図（その２）である。
【図８】図５の強誘電体キャパシタの特性を示す図（その３）である。
【図９】図５の強誘電体キャパシタの特性を示す図（その４）である。
【図１０】（Ａ）〜（Ｃ）は、本発明の一実施例によるＦｅＲＡＭの製造工程を示す図（その１）である。
【図１１】（Ｄ），（Ｅ）は、本発明の一実施例によるＦｅＲＡＭの製造工程を示す図（その２）である。
【図１２】（Ｆ），（Ｇ）は、本発明の一実施例によるＦｅＲＡＭの製造工程を示す図（その３）である。
【符号の説明】
１０，４０ ＦｅＲＡＭ
１１，４１ Ｓｉ基板
１１Ａ，１１Ｂ，４１Ａ，４１Ｂ 拡散領域
１２，４２ フィールド酸化膜
１３，４８ ゲート電極
１４ ＳｉＯ2 膜
１５ 層間絶縁膜
１６ 導体プラグ
１７，６６ 下側電極
１７Ａ，１９Ａ，６０ ＩｒＯ2 膜
１７Ｂ，１９Ｂ，６４，７４ Ｐｔ膜
１８，３３，６８ 強誘電体キャパシタ絶縁膜
１９，７６ 上側電極
２０ 配線パターン
２１，２２ 酸化膜
２２Ａ コンタクトホール
２３ 導体パターン
３１ 基板
３２ 下側電極
３４ 上側電極
４３ 素子形成領域
４６ 側壁酸化膜
５２ 層間絶縁膜
５３Ａ，５３Ｂ コンタクトホール
５４Ａ，５４Ｂ 導体プラグ
５６ ＳｉＯＮエッチングストッパ
５８，８０ ＳｉＯ2 膜
７０ ＳｒＲｕＯ3 膜
７８ 強誘電体キャパシタ
８２ コンタクトホール
８６ 局部配線パターン
【発明の属する技術分野】
【０００２】
本発明は一般に半導体装置に関し、特に強誘電体薄膜を使った半導体記憶装置の製造方法に関する。
【０００３】
いわゆるＤＲＡＭあるいはＳＲＡＭ等の半導体記憶装置はコンピュータを始めとする情報処理装置において高速主記憶装置として広く使われているが、これらは揮発性の記憶装置であり、電源をオフにすると記憶された情報は失われてしまう。これに対し、従来よりプログラムやデータを格納する大容量補助記憶装置として不揮発性の磁気ディスク装置が使われている。
【０００４】
しかし、磁気ディスク装置は大型で機械的に脆弱であり、消費電力も大きく、さらに情報を読み書きする際のアクセス速度が遅い欠点を有している。これに対し、最近では不揮発性補助記憶装置として、フローティングゲート電極に情報を電荷の形で蓄積するＥＥＰＲＯＭあるいはフラッシュメモリが使われていることが多くなっている。特にフラッシュメモリはＤＲＡＭと同様なセル構成を有するため大きな集積密度に形成しやすく、磁気ディスク装置に匹敵する大容量記憶装置として期待されている。
【０００５】
一方、ＥＥＰＲＯＭやフラッシュメモリでは、情報の書き込みがトンネル絶縁膜を介してのフローティングゲート電極へのホットエレクトロンの注入によってなされるため、必然的に書き込みに時間がかかり、また情報の書き込みおよび消去を繰り返すとトンネル絶縁膜が劣化してしまう問題が生じていた。トンネル絶縁膜が劣化してしまうと書き込みあるいは消去動作が不安定になってしまう。
【０００６】
これに対し、情報を強誘電体膜の自発分極の形で記憶する強誘電体記憶装置（以下ＦｅＲＡＭと記す）が提案されている。かかるＦｅＲＡＭでは個々のメモリセルトランジスタがＤＲＡＭの場合と同様に単一のＭＯＳＦＥＴよりなり、メモリセルキャパシタ中の誘電体膜をＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）あるいはＰＬＺＴ（Ｐｂ（Ｚｒ，Ｔｉ，Ｌａ）Ｏ３）、さらにはＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ３）等の強誘電体に置き換えた構成を有しており、高い集積密度での集積が可能である。また、ＦｅＲＡＭは電界の印加により強誘電体キャパシタの自発分極を制御するため、書き込みをホットエレクトロンの注入によって行なうＥＥＰＲＯＭやフラッシュメモリに比べて書き込み速度が１０００倍あるいはそれ以上速くなり、また消費電力が約１／１０に低減される有利な特徴を有している。さらにトンネル酸化膜を使う必要がないため寿命も長く、フラッシュメモリの１０万倍の書き換え回数を確保できると考えられる。
【従来の技術】
【０００７】
図１は従来のＦｅＲＡＭの構成を示す。
【０００８】
図１を参照するに、ＦｅＲＡＭ１０はｐ型Ｓｉ基板１１上に形成され、前記Ｓｉ基板１１表面にはフィールド酸化膜１２により活性領域が画成される。前記活性領域中には図示を省略したゲート酸化膜を介してメモリセルトランジスタのゲート電極１３がＦｅＲＡＭのワード線に対応して形成され、さらに前記基板１１中には前記ゲート電極１３の両側にｎ＋型の拡散領域１１Ａ、１１Ｂが、それぞれメモリセルトランジスタのソース領域およびドレイン領域として形成される。また、前記基板１１中には前記拡散領域１１Ａと１１Ｂとの間にチャネル領域が形成される。
【０００９】
前記ゲート電極１３は前記Ｓｉ基板１１の表面を前記活性領域において覆うＣＶＤ酸化膜１４により覆われ、さらに前記ＣＶＤ酸化膜１４は平坦化層間絶縁膜１５により覆われる。前記層間絶縁膜１５中には前記拡散領域１１Ｂを露出するコンタクトホール１５Ａが形成され、前記コンタクトホール１５ＡはポリシリコンあるいはＷＳｉよりなるプラグ１６により充填される。
【００１０】
さらに、前記層間絶縁膜１５上には前記プラグ１６の露出部を覆うようにＴｉ／ＴｉＮ構造の密着層（図示せず）が形成され、前記密着層上にＰｔ等よりなる下側電極１７が形成される。さらに前記下側電極１７上にはＰＺＴあるいはＰＬＺＴよりなる強誘電体膜１８が形成され、前記強誘電体膜１８上にはＰｔ等よりなる上側電極１９が形成される。
【００１１】
前記下側電極１７，強誘電体膜１８および上側電極１９よりなる強誘電体キャパシタの側壁面はＣＶＤ酸化膜２１により覆われ、前記ＣＶＤ酸化膜２１中に形成されたコンタクトホールを介して配線パターン２０が前記上側電極１９にコンタクトする。さらに前記強誘電体キャパシタの全体は層間絶縁膜２２により覆われる。前記層間絶縁膜２２中には前記拡散領域２２Ａを露出するコンタクトホール２２Ａが形成され、前記層間絶縁膜２２上には前記コンタクトホール２２Ａにおいて前記拡散領域２２ＡとコンタクトするＡｌあるいはＡｌ合金よりなるビット線パターン２３が形成される。
【００１２】
図２は図１のＦｅＲＡＭ１０において前記強誘電体膜１８として使われるＰＺＴのユニットセルを示す。
【００１３】
図２を参照するに、ＰＺＴはペロブスカイト型の結晶構造を有し、外部電界により酸素原子により配位されたＰｂあるいはＴｉ原子がｃ軸方向に変位する。その結果ＰＺＴは図３に示す自発分極特性を示す。すなわち図１のＦｅＲＡＭ１０では、前記下側電極１７と上側電極１９との間に所定の書き込み電圧を印加することにより、前記強誘電体膜１８を構成するＰＺＴ膜中の自発分極が反転し、所望の二値情報が前記強誘電体膜１８中に書き込まれる。
【００１４】
また、図１のＦｅＲＡＭ１０において書き込まれた二値情報を読み出すには前記ワード線、すなわちゲート電極１３を活性化し、前記チャネル領域を通って前記ビット線電極２３に現れる電圧を検出する。
【００１５】
図３のヒステリシスループにおいて電界強度がゼロにおける幅は反転電荷量ＱＳＷと呼ばれる量で、この値が大きいほどＦｅＲＡＭ１０による情報の保持が確実になされる。また書き込みに要する電界の値も減少する傾向にあり、その結果ＦｅＲＡＭ１０の低電力駆動が可能になる。換言すると、図１のＦｅＲＡＭ１０では強誘電体膜１８のＱＳＷの値を最大化することが望ましい。
【発明が解決しようとする課題】
【００１６】
ところで、図１のＦｅＲＡＭ１０で図３に示すような自発分極特性を得るには、前記強誘電体膜１８を、酸化雰囲気中、少なくとも６００℃の高い温度で結晶化する必要がある。このため、一般に前記下側電極１７はＰｔ等の反応性が低く、抵抗率も低い高融点金属により形成されていたが、Ｐｔは酸素あるいはＰｂの拡散を阻止できないため、強誘電体膜１８がＰｂあるいは酸素の欠損により、非化学量論組成になってしまい、図３に示すような所望の自発分極特性を得ることが困難であった。
【００１７】
この問題を解決するために、従来より図１の強誘電体キャパシタＣにおいて、図４（Ａ）に示すように前記下側電極１７を、ＩｒＯ２よりなる下側電極膜１７Ａと、その上に形成されたＰｔよりなる上側電極膜１７Ｂとにより構成することが提案されている。また、図４（Ｂ）に示すように、上側電極１９を、ＩｒＯ２よりなる下側電極膜１９Ａと、その上に形成されたＰｔよりなる上側電極膜とより構成することが提案されている。図４（Ｂ）の構成では、ＩｒＯ２膜を前記強誘電体膜１８に隣接して形成することにより、前記強誘電体膜１８中に形成される酸素欠損を補うことができると考えられる。
【００１８】
しかし、かかる構成の強誘電体キャパシタＣでは、分極反転が繰り返されると強誘電体膜１８に疲労が生じ、図３の残留分極値ないしＱＳＷの値が減少してしまうことが知られている。これは、かかる分極反転の繰り返された場合、ＩｒＯ２膜を形成していても強誘電体膜１８中における酸素欠損の形成を抑止しきれないためであると考えられる。
【００１９】
また、図４（Ａ）あるいは（Ｂ）に示す強誘電体キャパシタＣは、良好なインプリント特性が得られない問題点を有していた。これは、前記強誘電体膜１８とこれに隣接するＰｔ電極との界面近傍において、前記強誘電体膜１８中に酸素欠損が生じるためと考えられる。また、図４（Ａ），（Ｂ）の強誘電体キャパシタＣでは、ＦｅＲＡＭの微細化に伴い、強誘電体膜１８の厚さを減少させた場合、膜１８の電気的特性が急激に劣化してしまう。
【００２０】
これに対し、本発明の発明者は先に、図１の構成において上側電極１９にＳｒＲｕＯ３を使う強誘電体キャパシタを提案した。かかる強誘電体キャパシタは、良好な疲労特性を有し、信頼性が高く、強誘電体膜１８の厚さが減少した場合にも良好な電気特性を維持する。
【００２１】
一方、ＳｒＲｕＯ３を図１のようなＦｅＲＡＭにおいて強誘電体キャパシタの上側電極に使う場合には、ＳｒＲｕＯ３膜をドライエッチングする技術が不可欠であるが、従来より、かかるＳｒＲｕＯ３膜をドライエッチングする技術は確立していなかった。
【００２２】
また、従来のＳｒＲｕＯ３膜を上側電極に使った強誘電体キャパシタでは、疲労特性が従来のものよりは著しく改良されているものの、実用的な半導体装置としてはまだ不十分であった。疲労特性が不十分な理由は十分には理解されていないが、熱処理の際にＲｕが部分的に前記ＳｒＲｕＯ３からＰＺＴ等の強誘電体膜の粒界に移動し、脱出したＲｕが疲労試験の際にさらに拡散することにより、強誘電体膜中にＰｂ２ＲｕＯ６．５等の化合物よりなる導電性チャネルが形成されるのが原因であると考えられる。Ｐｂ２ＲｕＯ６．５は抵抗器に使われる材料である。かかる導電性チャネルが強誘電体膜中に形成されると、強誘電体キャパシタは短絡を生じてしまう。この強誘電体キャパシタの短絡、およびそれに伴う信頼性の低下の問題は、本発明の発明者による、本発明の基礎となる研究において、特に前記強誘電体膜の厚さが７０ｎｍを超えた場合に顕著になることが見出された。
【００２３】
そこで、本発明は上記の課題を解決した、新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする。
【００２４】
本発明のより具体的な課題は、ペロブスカイト型酸化膜を上側電極に有し、製造が容易で、リーク電流が減少し、疲労特性およびインプリント特性が向上した強誘電体キャパシタおよびその製造方法、さらにかかる強誘電体キャパシタを備えた半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００２５】
本発明は、上記の課題を、
請求項１に記載したように、
基板上に、ＰｔもしくはＩｒＯｘとＰｔの積層膜よりなる下側電極を堆積する工程と、
前記下側電極上に、Ｐｂを過剰に含むＰＺＴ膜を形成する工程と、
前記ＰＺＴ膜を熱処理することで結晶化し、Ｐｂが、Ｐｂ／（Ｚｒ＋Ｔｉ）比にして１ ．０４〜１．１２の範囲の強誘電体キャパシタ絶縁膜を形成する工程と、
前記強誘電体キャパシタ絶縁膜上に、膜厚が５〜３０ｎｍのＳｒＲｕＯ ３ 組成の膜とＰｔ膜の積層膜よりなる上側電極を形成する工程と、
前記ＳｒＲｕＯ ３ 組成の膜を、６００〜６５０℃の温度で熱処理を行ない、前記ＳｒＲｕＯ ３ 組成の膜を結晶化させ、ペロブスカイト構造を有するＳｒＲｕＯ ３ 組成の膜を形成する工程と
を含むことを特徴とする強誘電体キャパシタの製造方法により、または
請求項２に記載したように、
基板上にＰｔもしくはＩｒＯｘとＰｔの積層膜よりなる下側電極を堆積する工程と、
前記下側電極上に、Ｐｂを過剰に含むＰＺＴ膜を形成する工程と、
前記ＰＺＴ膜を熱処理することで結晶化し、Ｐｂが、Ｐｂ／（Ｚｒ＋Ｔｉ）比にして１．０７〜１．０９の範囲の強誘電体キャパシタ絶縁膜を形成する工程と、
前記強誘電体キャパシタ絶縁膜上に、膜厚が５〜３０ｎｍのＳｒＲｕＯ ３ 組成の膜とＰｔ膜の積層膜よりなる上側電極を形成する工程と、
前記ＳｒＲｕＯ ３ 組成の膜を、６００〜６５０℃の温度で熱処理を行い、前記ＳｒＲｕＯ ３ 組成の膜を結晶化させ、ペロブスカイト構造を有するＳｒＲｕＯ ３ 組成の膜を形成する工程と、
を含むことを特徴とする強誘電体キャパシタの製造方法により、または
請求項３に記載したように、
強誘電体キャパシタを有する半導体装置の製造方法であって、
基板上にＰｔもしくはＩｒＯｘとＰｔの積層膜よりなる下側電極を堆積する工程と、
前記下側電極上に、Ｐｂを過剰に含むＰＺＴ膜を形成する工程と、
前記ＰＺＴ膜を熱処理することで結晶化し、Ｐｂが、Ｐｂ／（Ｚｒ＋Ｔｉ）比にして１．０４〜１．１２の範囲の強誘電体キャパシタ絶縁膜を形成する工程と、
前記強誘電体キャパシタ絶縁膜上に、膜厚が５〜３０ｎｍのＳｒＲｕＯ ３ 組成の膜とＰｔ膜の積層膜よりなる上側電極を形成する工程と、
前記ＳｒＲｕＯ ３ 組成の膜を、６００〜６５０℃の温度で熱処理を行ない、前記ＳｒＲｕＯ ３ 組成の膜を結晶化させ、ペロブスカイト構造を有するＳｒＲｕＯ ３ 組成の膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法により、または
請求項４に記載したように、
強誘電体キャパシタを有する半導体装置の製造方法であって、
基板上にＰｔもしくはＩｒＯｘとＰｔの積層膜よりなる下側電極を堆積する工程と、
前記下側電極上に、Ｐｂを過剰に含むＰＺＴ膜を形成する工程と、
前記ＰＺＴ膜を熱処理することで結晶化し、Ｐｂが、Ｐｂ／（Ｚｒ＋Ｔｉ）比にして１．０７〜１．０９の強誘電体キャパシタ絶縁膜を形成する工程と、
前記強誘電体キャパシタ絶縁膜上に、膜厚が５〜３０ｎｍのＳｒＲｕＯ ３ 組成の膜とＰｔ膜の積層膜よりなる上側電極を形成する工程と、
前記ＳｒＲｕＯ ３ 組成の膜を、６００〜６５０℃の温度で熱処理を行い、前記ＳｒＲｕＯ ３ 組成の膜を結晶化させ、ペロブスカイト構造を有するＳｒＲｕＯ ３ 組成の膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法により、解決する。
【００２６】
［作用］
本発明では、ＰＺＴあるいはＰＬＺＴよりなる強誘電体キャパシタ絶縁膜の組成を調整することにより、前記強誘電体キャパシタ絶縁膜中において粒界に存在するＰｂの量を最適化する。さらに、前記ＳｒＲｕＯ３上側電極の厚さを約３０ｎｍ以下に減少させることにより、前記ＳｒＲｕＯ３は速やかに結晶化し、このため前記上側電極を結晶化に要する熱処理時間を短縮できる。かかる熱処理時間の短縮の結果、前記ＳｒＲｕＯ３上側電極から強誘電体キャパシタ絶縁膜へのＲｕの拡散が抑制され、強誘電体キャパシタの疲労特性およびインプリント特性が向上する。同様の効果は、前記強誘電体キャパシタ絶縁膜の厚さを約３００ｎｍ以下に設定することによっても得られる。さらに、前記ＳｒＲｕＯ３上側電極の厚さを前記のように約３０ｎｍ以下に設定することにより、上側電極のドライエッチングによるパターニングが容易に実行できるようになる。
【００２７】
図５は、本発明者が行なった、本発明の基礎となる実験に使った強誘電体キャパシタの構造を示す。
【００２８】
図５を参照するに、強誘電体キャパシタはＳｉ基板３１上に形成された厚さが８０ｎｍのＰｔ膜よりなる下側電極３２（ＢＥＬ：ｂｏｔｔｏｍ ｅｌｅｃｔｒｏｄｅ）、前記下側電極３２上に形成されたＰＺＴ膜よりなる強誘電体キャパシタ絶縁膜３３（ＦＥＲ：ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｆｉｌｍ）と、前記強誘電体キャパシタ絶縁膜３３上に形成された上側電極３４（ＴＥＬ：ｔｏｐ ｅｌｅｃｔｒｏｄｅ）とより構成され、前記上側電極３２は導電性のペロブスカイト型酸化物であるＳｒＲｕＯ３より構成される。以下の実験では、前記ＰＺＴ膜３３は３００ｎｍの厚さに形成し、またＳｒＲｕＯ３膜３４は３０ｎｍの厚さに形成した。ただし、前記ＰＺＴ膜３３は典型的にはスパッタ法あるいはＣＳＤ（Ｃｈｅｍｉｃａｌ Ｓｏｌｕｔｉｏｎ Ｄｅｐｏｓｉｔｉｏｎ）法により形成され、５５０〜７５０℃の温度で熱処理され、ペロブスカイト型構造に結晶化される。一方前記ＳｒＲｕＯ３膜３４は焼結ＳｒＲｕＯ３ターゲットを使ったスパッタ法により形成される。
【００２９】
このようにして形成された強誘電体キャパシタは、前記ＳｒＲｕＯ３膜３４の堆積の後、約６００℃の温度で再度熱処理され、その結果前記ＳｒＲｕＯ３膜３４が、ペロブスカイト型構造に結晶化する。
【００３０】
表１は、前記ＰＺＴ膜３３において膜３３中のＰｂ量（Ｐｂ／（Ｔｉ＋Ｚｒ）×１００）を様々に変化させた場合における正および負のリーク電流、正及び負の抗電界電圧（±Ｖｃ）の８８時間後における変化（±Ｖｃ−ｓｈｉｆｔ）、反転電荷量ＱＳＷ、９０％飽和電圧Ｖ９０、および１×１０８回のパルス印加を行なった後における前記反転電荷量ＱＳＷの変化（ＱＳＷ ｌｏｓｓ）、すなわち疲労特性を示す。ただし、前記正および負のリーク電流は、図２の強誘電体キャパシタに＋５Ｖの電圧および−５Ｖの電圧を印加した場合のリーク電流を示す。また抗電界電圧（±Ｖｃ）は、図３のヒステリシスループにおいて、残留分極の反転を生じるのに必要な電界に対応する電圧を示す。
【００３１】
【表１】
【００３２】
図６を参照するに、強誘電体キャパシタでは、ＰＺＴ膜３３中のＰｂ量が１０７％以上である場合には疲労、すなわち反転電荷量ＱＳＷの減少は、１×１０８回のパルス印加を行なった後においても生じないことがわかる。一方図６より、ＰＺＴ膜３３中のＰｂ量が増大するにつれて、膜３３を通過するリーク電流は増大することがわかる。このことから、リーク電流が許容できる範囲において理想的な疲労特性は、前記Ｐｂ量を１０４〜１１２％の範囲、より好ましくは１０７〜１０９％の範囲に設定した場合に得られることがわかる。
【００３３】
表２は図５の強誘電体キャパシタにおいて、前記上側電極３４をＳｒＲｕＯ３膜とＰｔ膜との積層構造とし、前記ＳｒＲｕＯ３膜の厚さを０ｎｍ，５ｎｍ，１５ｎｍ，７０ｎｍと変化させた場合の強誘電体キャパシタの反転電荷量ＱＳＷの値、Ｖ９０の値、＋５Ｖおよび−５Ｖの電圧を印加した場合の初期リーク電流値、短絡発生電圧値、１×１０８パルス印加後の疲労特性（ΔＱＳＷ＝ＱＳＷ ｌｏｓｓ）、および疲労試験後におけるリーク電流特性および短絡発生電圧の関係を示す。ただし、表２の実験においては、前記強誘電体膜３３としてＰｂ量が１１１％のＰＬＺＴ膜を使った。
【００３４】
【表２】
【００３５】
図７は、表２の初期リーク電流と印加電圧との関係を示す。
【００３６】
図７を参照するに、初期リーク電流は、印加電圧が＋５Ｖである場合、前記ＳｒＲｕＯ３膜の厚さが０〜１５ｎｍの範囲では余り変化していないが、前記ＳｒＲｕＯ３膜の厚さが７０ｎｍに到達すると急激に増大することがわかる。このことから、前記上側電極３４を構成するＳｒＲｕＯ３膜の厚さは、おおよそ３０ｎｍ以下に設定するのが好ましい。
【００３７】
また、前記上側電極３４にＳｒＲｕＯ３膜を使った場合には、前記上側電極３４はＣｌとＯ２とＡｒを含むプラズマ中でドライエッチングを行なうことによりパターニングされるが、前記電極３４がＳｒを含むために十分なエッチング速度を得ることが困難である。すなわち、プラズマとＳｒとの反応が前記ＳｒＲｕＯ３膜のドライエッチングの際の律側過程となる。従ってこのようなＳｒＲｕＯ３膜を含む電極３４のドライエッチングの際には、ＳｒＲｕＯ３膜の厚さを可能な限り薄くするのが好ましい。
【００３８】
表３は、図５の強誘電体キャパシタの熱処理温度と反転電荷量ＱＳＷ、９０％飽和電圧Ｖ９０、２００ｋＶｃｍ−１の印加電界下におけるリーク電流の値、および１×１０８パルス印加後における前記反転電荷量ＱＳＷの減少量（ΔＱＳＷ＝ＱＳＷ ｌｏｓｓ）との関係を示す。ただし、表３の実験では図５の強誘電体キャパシタにおいて強誘電体キャパシタ絶縁膜３３として厚さが３００ｎｍのＰＬＺＴ膜を使っている。また表３の例では、上側電極３４として厚さが１００ｎｍのＰｔ電極を使った場合と、前記キャパシタ絶縁膜３３と前記Ｐｔ電極との間に厚さが５ｎｍ，１５ｎｍおよび３０ｎｍのＳｒＲｕＯ３膜を介在させた場合が示されている。
【００３９】
【表３】
【００４０】
これに対し、前記Ｐｔ電極の下に前記ＳｒＲｕＯ３膜を介在させた場合には、前記反転電荷量ＱＳＷの減少（ΔＱＳＷ）に関しては、熱処理を６００℃で行なった場合でも、熱処理温度を６５０℃まで上昇させた場合でも、実質的な変化は見られない。
【００４１】
表４は、図５の強誘電体キャパシタにおいて強誘電体膜３３として薄いＰＬＺＴ膜を使った場合の、２００ｋＶｃｍ−１の印加電界下におけるリーク電流、反転電荷量ＱＳＷ、９０％飽和電圧Ｖ９０および１×１０８パルス印加後の反転電荷量ＱＳＷの変化ΔＱＳＷを示す。
【００４２】
【表４】
【００４３】
表４よりわかるように、強誘電体キャパシタ絶縁膜の厚さが減少すると一般にリーク電流の値は増大するが、表４の例では、ＰＬＺＴ膜の厚さが同じである限り、リーク電流の値はＰｔ電極のみを設けた場合とＳｒＲｕＯ３膜上にＰｔ膜を設けた場合とで、さほど変わってはいない。
【００４４】
図８は、図５の強誘電体キャパシタにおいて前記強誘電体キャパシタ絶縁膜３３を構成する厚さが１５０ｎｍのＰＬＺＴ膜における反転電荷量ＱＳＷと印加電圧との関係を示す。
【００４５】
図８を参照するに、前記ＰＬＺＴ膜３３上に５ｎｍの厚さのＳｒＲｕＯ３膜を形成し、さらにその上に５ｎｍの厚さのＰｔ膜を形成した場合の方が、反転電荷量ＱＳＷの値は、かかるＳｒＲｕＯ３膜を省略した場合よりも著しく大きくなることがわかる。
【００４６】
図９は、図５の強誘電体キャパシタにおける抗電界電圧ＶｃとＰＬＺＴ膜３３の厚さとの関係を示す。
【００４７】
図９を参照するに、抗電界電圧ＶｃはＰＬＺＴ膜３３の膜厚と共に減少し、かかる強誘電体キャパシタを半導体装置に使った場合、半導体装置の低電圧動作が可能になることがわかる。その際にも、前記上側電極３４としてＳｒＲｕＯ３膜とＰｔ電極の積層構造を使った方が、抗電界電圧Ｖｃをより低くすることが可能である。
【００４８】
また図９は、前記ＰＬＺＴ膜３３の膜厚と抗電界Ｅｃとの関係をも示すが、図９よりわかるように、抗電界Ｅｃは、前記ＰＬＺＴ膜３３の熱処理を６００℃で行なった場合は余り変化しないことがわかる。また、前記抗電界Ｅｃの大きさは前記抗電界電圧Ｖｃに対応して、前記上側電極３４としてＳｒＲｕＯ３膜とＰｔ電極の積層構造を使った方が、Ｐｔ電極のみを使った場合よりも小さくなる。
【発明の実施の形態】
【００４９】
［第１実施例］
図１０（Ａ）〜１２（Ｇ）は、本発明の一実施例による強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）４０の製造工程を示す。
【００５０】
図１０（Ａ）を参照するに、Ｓｉ基板４１上には素子領域４３が素子分離構造４２を構成するフィールド酸化膜により画成されており、前記素子領域４３上には側壁酸化膜４６を形成されたゲート電極４８が形成されている。また、前記素子領域４３中には、前記ゲート電極４８の両側に拡散領域５０Ａ，５０Ｂが形成されている。
【００５１】
次に図１０（Ｂ）の工程において、前記Ｓｉ基板４１上に、前記ゲート電極４８を覆うように厚さが約６００ｎｍの層間絶縁膜５２を形成し、さらに前記層間絶縁膜５２中に前記拡散領域５０Ａ，５０Ｂを露出するようにコンタクトホール５３Ａ，５３Ｂを形成する。さらに、前記コンタクトホール５３Ａ，５３Ｂ中には導電性プラグ５４Ａ，５３Ｂがそれぞれ形成される。
【００５２】
さらに図１０（Ｃ）の工程において、前記層間絶縁膜５２上にＳｉＯＮよりなるエッチングストッパ膜５６とＳｉＯ２膜５８とを、いずれも１００ｎｍの厚さに形成し、次に図１１（Ｄ）の工程において前記ＳｉＯ２膜５８上に、厚さが２０〜１００ｎｍのＩｒＯｘ膜６０と、厚さが５０〜２００ｎｍのＰｔ膜６４とをスパッタ法によりさらに順次堆積し、Ｐｔ／ＩｒＯｘ構造を有する下側電極層６６を形成する。前記ＩｒＯｘ膜６０の堆積は、典型的にはＩｒをターゲットに使った反応性スパッタにより形成される。より具体的には前記ＩｒＯｘ膜６０のスパッタは、平行平板マグネトロンスパッタ装置を使い、ＡｒとＯ２よりなる混合ガスプラズマ中において、ＤＣパワーおよび反応室内圧をそれぞれ０．５〜５．０Ｗ・ｃｍ−２および約０．７Ｐａに設定し、ＡｒおよびＯ２をそれぞれ１００ＳＣＣＭおよび１００ＳＣＣＭの流量で供給しながら行なわれる。
【００５３】
図１１（Ｄ）の工程では、さらに前記下側電極層６６上に厚さが約３００ｎｍのＰＺＴ膜６８をスパッタあるいはＣＳＤ法により形成し、これを酸化雰囲気中、５５０〜７５０℃の温度で熱処理することにより、ペロブスカイト型構造に結晶化させる。その際、本実施例では前記ＰＺＴ膜のＰｂ量（Ｐｂ／Ｚｒ＋Ｔｉ）を、先に説明した表１および図６の関係から、１０４〜１１２％の範囲、より好ましくは１０７〜１０９％の範囲に設定する。
【００５４】
さらに図１１（Ｅ）の工程で、前記ＰＺＴ膜６８上にＳｒＲｕＯ３膜７０が焼結ＳｒＲｕＯ３をターゲットに使ったスパッタ法により５〜３０ｎｍの厚さに形成され、さらにその上にＰｔ膜７４が前記Ｐｔ膜６４と同様にしてスパッタにより、８０〜１００ｎｍの厚さに堆積される。その結果、前記ＳｒＲｕＯ３膜７０とＰｔ膜７４とにより、上側電極層７６が形成される。
【００５５】
本実施例では、このようにして形成された構造をさらに酸化雰囲気中、６００〜６５０℃、好ましくは約６００℃の温度で熱処理することにより、前記ＳｒＲｕＯ３膜７０をペロブスカイト型構造に結晶化させる。前記ＳｒＲｕＯ３膜７０において、ＳｒｘＲｕＯ３で表した場合の膜７０の組成は、組成パラメータｘを１．０〜１．２５の間で適宜設定することができる。前記ＳｒＲｕＯ３膜７０を形成するスパッタは、直流スパッタでも高周波スパッタでもよく、典型的には圧力が０．５〜４．０Ｐａの範囲において、ＡｒとＯ２の混合ガスプラズマ中、０．３〜３．０Ｗｃｍ−２のパワー密度で、ＡｒとＯ２の流量比を９９：１〜５０：５０の範囲に設定して行われる。基板温度は室温から約７００℃の範囲で設定すればよい。また、使用されるＳｒＲｕＯ３タ−ゲットとしては相対密度が５０〜９９％の焼結体が使われる。
【００５６】
次に、図１２（Ｆ）の工程において、前記下側電極層６６，ＰＺＴ膜６８および上側電極層７６は、ＡｒにＣｌ２およびＯ２を加えた組成のエッチングガスを使ったドライエッチングによりパターニングされ、強誘電体キャパシタ７８が形成される。その際、前記ＳｒＲｕＯ３膜７０のドライエッチングが全体のドライエッチングの律速要因になるが、前記ＳｒＲｕＯ３膜７０の厚さが３０ｎｍ以下であるので、パターニングの際のスループットが著しく低下することはない。また、前記強誘電体キャパシタ７８では、前記ＳｒＲｕＯ３膜７０の厚さが３０ｎｍ以下であるので、６００℃程度の温度でも膜７０は十分に結晶化する。
【００５７】
前記強誘電体キャパシタ７８の形成の後、図１２（Ｇ）の工程において前記ＳｉＯ２膜５８上に前記強誘電体キャパシタ７８の上面および側壁面を覆うようにＳｉＯ２膜８０を堆積し、さらに前記ＳｉＯ２膜８０中に、前記上側電極７６を構成するＰｔ膜７４を露出するようにコンタクトホール８２を形成する。また、前記ＳｉＯ２膜８０中に前記導電性プラグ５４Ｂを露出するようにコンタクトホール８４を形成し、さらに、前記ＳｉＯ２膜８０上には前記コンタクトホール８２を介して前記Ｐｔ膜７４にコンタクトし、さらに前記コンタクトホール８４を介して前記拡散領域５０Ｂに電気的に接続される局部配線パターン８６を、ＴｉＮ膜の堆積およびパターニングにより形成する。
【００５８】
最後に、前記ＳｉＯ２膜８０上に前記局部配線パターン８６を覆うように層間絶縁膜８８を堆積し、さらに前記層間絶縁膜８８中に、前記導電性プラグ５４Ａを露出するコンタクトホール９０を形成し、前記コンタクトホール９０に前記導電性プラグ５４Ａとコンタクトするビット線電極９２を形成する。
【００５９】
本実施例によれば、先にも説明したように前記ＰＺＴ膜６８中のＰｂ量が最適化されているため、表１および図６に示すように、リーク電流特性を損なうことなく強誘電体キャパシタ７８の疲労特性（ΔＱＳＷ）が向上する。さらに、前記上側電極７６中のＳｒＲｕＯ３膜７０の厚さを最適化することにより、図７に示すように強誘電体キャパシタ７８のリーク電流特性が向上する。
【００６０】
図１２（Ｇ）のＦｅＲＡＭ４０において、前記上側電極７６中のＳｒＲｕＯ３膜７０は、６００〜６５０℃の温度で熱処理することにより、表３で説明したように疲労特性を向上させることができる。特に前記上側電極７６としてＳｒＲｕＯ３膜７０を省略した場合には、前記熱処理温度を約６５０℃に設定することにより、表３に示すように疲労特性を大きく向上させることができる。
【００６１】
さらに、図１２（Ｇ）のＦｅＲＡＭ４０において、前記ＰＺＴ膜６８の厚さを１７５ｎｍあるいは１５０ｎｍ、あるいはそれ以下に減少させることにより、９０％飽和電圧Ｖ９０の値が減少し、３．３Ｖあるいはそれ以下の低電圧駆動が可能になる。
【００６２】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【発明の効果】
【００６３】
本発明の特徴によれば、強誘電体キャパシタを構成するＰＺＴ膜中のＰｂ量が最適化されているため、リーク電流特性を損なうことなく強誘電体キャパシタの疲労特性が向上する。さらに、上側電極のＳｒＲｕＯ３膜７０の厚さを最適化することにより、強誘電体キャパシタのリーク電流特性が向上する。
【００６４】
また、本発明では強誘電体キャパシタを構成する上側電極中のＳｒＲｕＯ３膜を６００〜６５０℃の温度で熱処理することにより、疲労特性を向上させることができる。特に前記上側電極においてＳｒＲｕＯ３膜を省略した場合には、前記熱処理温度を約６５０℃に設定することにより、疲労特性を大きく向上させることができる。
【００６５】
さらに、本発明では強誘電体キャパシタのＰＺＴ膜６８の厚さを１７５ｎｍあるいは１５０ｎｍ、あるいはそれ以下に減少させることにより、かかる強誘電体キャパシタを使った半導体装置の低電圧駆動が可能になる。
【図面の簡単な説明】
【図１】従来のＦｅＲＡＭの構成を示す図である。
【図２】図１のＦｅＲＡＭで使われるペロブスカイト型構造を有する強誘電体膜の結晶構造を示す図である。
【図３】図２の強誘電体膜の分極特性を示す図である。
【図４】（Ａ），（Ｂ）は、従来の強誘電体キャパシタの構成を示す図である。
【図５】本発明の基礎になる実験で使った強誘電体キャパシタの構造を示す図である。
【図６】図５の強誘電体キャパシタの特性を示す図（その１）である。
【図７】図５の強誘電体キャパシタの特性を示す図（その２）である。
【図８】図５の強誘電体キャパシタの特性を示す図（その３）である。
【図９】図５の強誘電体キャパシタの特性を示す図（その４）である。
【図１０】（Ａ）〜（Ｃ）は、本発明の一実施例によるＦｅＲＡＭの製造工程を示す図（その１）である。
【図１１】（Ｄ），（Ｅ）は、本発明の一実施例によるＦｅＲＡＭの製造工程を示す図（その２）である。
【図１２】（Ｆ），（Ｇ）は、本発明の一実施例によるＦｅＲＡＭの製造工程を示す図（その３）である。
【符号の説明】
１０，４０ ＦｅＲＡＭ
１１，４１ Ｓｉ基板
１１Ａ，１１Ｂ，４１Ａ，４１Ｂ 拡散領域
１２，４２ フィールド酸化膜
１３，４８ ゲート電極
１４ ＳｉＯ2 膜
１５ 層間絶縁膜
１６ 導体プラグ
１７，６６ 下側電極
１７Ａ，１９Ａ，６０ ＩｒＯ2 膜
１７Ｂ，１９Ｂ，６４，７４ Ｐｔ膜
１８，３３，６８ 強誘電体キャパシタ絶縁膜
１９，７６ 上側電極
２０ 配線パターン
２１，２２ 酸化膜
２２Ａ コンタクトホール
２３ 導体パターン
３１ 基板
３２ 下側電極
３４ 上側電極
４３ 素子形成領域
４６ 側壁酸化膜
５２ 層間絶縁膜
５３Ａ，５３Ｂ コンタクトホール
５４Ａ，５４Ｂ 導体プラグ
５６ ＳｉＯＮエッチングストッパ
５８，８０ ＳｉＯ2 膜
７０ ＳｒＲｕＯ3 膜
７８ 強誘電体キャパシタ
８２ コンタクトホール
８６ 局部配線パターン
Claims (4)
- 基板上に、ＰｔもしくはＩｒＯｘとＰｔの積層膜よりなる下側電極を堆積する工程と、
前記下側電極上に、Ｐｂを過剰に含むＰＺＴ膜を形成する工程と、
前記ＰＺＴ膜を熱処理することで結晶化し、Ｐｂが、Ｐｂ／（Ｚｒ＋Ｔｉ）比にして１．０４〜１．１２の範囲の強誘電体キャパシタ絶縁膜を形成する工程と、
前記強誘電体キャパシタ絶縁膜上に、膜厚が５〜３０ｎｍのＳｒＲｕＯ ３ 組成の膜とＰｔ膜の積層膜よりなる上側電極を形成する工程と、
前記ＳｒＲｕＯ ３ 組成の膜を、６００〜６５０℃の温度で熱処理を行ない、前記ＳｒＲｕＯ ３ 組成の膜を結晶化させ、ペロブスカイト構造を有するＳｒＲｕＯ ３ 組成の膜を形成する工程と
を含むことを特徴とする強誘電体キャパシタの製造方法。 - 基板上にＰｔもしくはＩｒＯｘとＰｔの積層膜よりなる下側電極を堆積する工程と、
前記下側電極上に、Ｐｂを過剰に含むＰＺＴ膜を形成する工程と、
前記ＰＺＴ膜を熱処理することで結晶化し、Ｐｂが、Ｐｂ／（Ｚｒ＋Ｔｉ）比にして１．０７〜１．０９の範囲の強誘電体キャパシタ絶縁膜を形成する工程と、
前記強誘電体キャパシタ絶縁膜上に、膜厚が５〜３０ｎｍのＳｒＲｕＯ ３ 組成の膜とＰｔ膜の積層膜よりなる上側電極を形成する工程と、
前記ＳｒＲｕＯ ３ 組成の膜を、６００〜６５０℃の温度で熱処理を行い、前記ＳｒＲｕＯ ３ 組成の膜を結晶化させ、ペロブスカイト構造を有するＳｒＲｕＯ ３ 組成の膜を形成する工程と、
を含むことを特徴とする強誘電体キャパシタの製造方法。 - 強誘電体キャパシタを有する半導体装置の製造方法であって、
基板上にＰｔもしくはＩｒＯｘとＰｔの積層膜よりなる下側電極を堆積する工程と、
前記下側電極上に、Ｐｂを過剰に含むＰＺＴ膜を形成する工程と、
前記ＰＺＴ膜を熱処理することで結晶化し、Ｐｂが、Ｐｂ／（Ｚｒ＋Ｔｉ）比にして１．０４〜１．１２の範囲の強誘電体キャパシタ絶縁膜を形成する工程と、
前記強誘電体キャパシタ絶縁膜上に、膜厚が５〜３０ｎｍのＳｒＲｕＯ ３ 組成の膜とＰｔ膜の積層膜よりなる上側電極を形成する工程と、
前記ＳｒＲｕＯ ３ 組成の膜を、６００〜６５０℃の温度で熱処理を行ない、前記ＳｒＲｕＯ ３ 組成の膜を結晶化させ、ペロブスカイト構造を有するＳｒＲｕＯ ３ 組成の膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 強誘電体キャパシタを有する半導体装置の製造方法であって、
基板上にＰｔもしくはＩｒＯｘとＰｔの積層膜よりなる下側電極を堆積する工程と、
前記下側電極上に、Ｐｂを過剰に含むＰＺＴ膜を形成する工程と、
前記ＰＺＴ膜を熱処理することで結晶化し、Ｐｂが、Ｐｂ／（Ｚｒ＋Ｔｉ）比にして１．０７〜１．０９の強誘電体キャパシタ絶縁膜を形成する工程と、
前記強誘電体キャパシタ絶縁膜上に、膜厚が５〜３０ｎｍのＳｒＲｕＯ ３ 組成の膜とＰｔ膜の積層膜よりなる上側電極を形成する工程と、
前記ＳｒＲｕＯ ３ 組成の膜を、６００〜６５０℃の温度で熱処理を行い、前記ＳｒＲｕＯ ３ 組成の膜を結晶化させ、ペロブスカイト構造を有するＳｒＲｕＯ ３ 組成の膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05760199A JP3745553B2 (ja) | 1999-03-04 | 1999-03-04 | 強誘電体キャパシタ、半導体装置の製造方法 |
| US09/515,524 US6555864B1 (en) | 1999-03-04 | 2000-02-29 | Ferroelectric capacitor having a PZT layer with an excess of Pb |
| US10/163,454 US20020190293A1 (en) | 1999-03-04 | 2002-06-07 | Semiconductor device having a ferroelectric capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05760199A JP3745553B2 (ja) | 1999-03-04 | 1999-03-04 | 強誘電体キャパシタ、半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000260954A JP2000260954A (ja) | 2000-09-22 |
| JP3745553B2 true JP3745553B2 (ja) | 2006-02-15 |
Family
ID=13060387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05760199A Expired - Fee Related JP3745553B2 (ja) | 1999-03-04 | 1999-03-04 | 強誘電体キャパシタ、半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6555864B1 (ja) |
| JP (1) | JP3745553B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3745553B2 (ja) * | 1999-03-04 | 2006-02-15 | 富士通株式会社 | 強誘電体キャパシタ、半導体装置の製造方法 |
| JP4790118B2 (ja) * | 2000-12-26 | 2011-10-12 | Ｊｘ日鉱日石金属株式会社 | 酸化物焼結体及びその製造方法 |
| JP4011334B2 (ja) | 2001-12-04 | 2007-11-21 | 富士通株式会社 | 強誘電体キャパシタの製造方法およびターゲット |
| JP4544501B2 (ja) * | 2002-08-06 | 2010-09-15 | 日鉱金属株式会社 | 導電性酸化物焼結体、同焼結体からなるスパッタリングターゲット及びこれらの製造方法 |
| JP2004165559A (ja) * | 2002-11-15 | 2004-06-10 | Toshiba Corp | 半導体装置 |
| KR100504693B1 (ko) * | 2003-02-10 | 2005-08-03 | 삼성전자주식회사 | 강유전체 메모리 소자 및 그 제조방법 |
| US6924519B2 (en) | 2003-05-02 | 2005-08-02 | Kabushiki Kaisha Toshiba | Semiconductor device with perovskite capacitor |
| JP3782401B2 (ja) | 2003-05-07 | 2006-06-07 | 株式会社東芝 | 半導体装置 |
| JP4095582B2 (ja) | 2004-06-10 | 2008-06-04 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US7042037B1 (en) | 2004-11-12 | 2006-05-09 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US8124490B2 (en) * | 2006-12-21 | 2012-02-28 | Stats Chippac, Ltd. | Semiconductor device and method of forming passive devices |
| JP2012074479A (ja) | 2010-09-28 | 2012-04-12 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US439719A (en) * | 1890-11-04 | Thomas andrew bromell | ||
| US471687A (en) * | 1892-03-29 | Weed-cutter for cultivator-plows | ||
| US211034A (en) * | 1878-12-17 | Improvement in steam steering apparatus | ||
| US205399A (en) * | 1878-06-25 | Improvement in tramping-drums for use in the manufacture of leather | ||
| US199448A (en) * | 1878-01-22 | Improvement in pencil-sharpeners | ||
| JPH08335672A (ja) | 1995-06-05 | 1996-12-17 | Sony Corp | 強誘電体不揮発性メモリ |
| US6066581A (en) * | 1995-07-27 | 2000-05-23 | Nortel Networks Corporation | Sol-gel precursor and method for formation of ferroelectric materials for integrated circuits |
| CN1234137A (zh) * | 1996-08-20 | 1999-11-03 | 株式会社日立制作所 | 氧化物电介质元件的制造方法、采用该元件的存储器及半导体装置 |
| US6060735A (en) * | 1996-09-06 | 2000-05-09 | Kabushiki Kaisha Toshiba | Thin film dielectric device |
| JP4053647B2 (ja) * | 1997-02-27 | 2008-02-27 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| CN1259227A (zh) * | 1997-06-09 | 2000-07-05 | 特尔科迪亚技术股份有限公司 | 晶体钙钛矿铁电单元的退火和呈现阻挡层特性改善的单元 |
| JPH11195768A (ja) * | 1997-10-22 | 1999-07-21 | Fujitsu Ltd | ペロブスカイト型酸化物膜を含む電子装置とその製造方法及び強誘電体キャパシタ |
| US6344413B1 (en) * | 1997-12-22 | 2002-02-05 | Motorola Inc. | Method for forming a semiconductor device |
| US6011285A (en) * | 1998-01-02 | 2000-01-04 | Sharp Laboratories Of America, Inc. | C-axis oriented thin film ferroelectric transistor memory cell and method of making the same |
| JP3576788B2 (ja) | 1998-02-13 | 2004-10-13 | 株式会社東芝 | 電子部品及びその製造方法 |
| US6284654B1 (en) * | 1998-04-16 | 2001-09-04 | Advanced Technology Materials, Inc. | Chemical vapor deposition process for fabrication of hybrid electrodes |
| KR100272172B1 (ko) * | 1998-10-16 | 2000-11-15 | 윤종용 | 반도체장치의 커패시터 및 그 제조방법 |
| JP2000200779A (ja) * | 1998-10-30 | 2000-07-18 | Toshiba Corp | エッチング方法，化学気相成長装置，化学気相成長装置のクリ―ニング方法，及び化学気相成長装置用の石英部材 |
| JP3249496B2 (ja) | 1998-11-10 | 2002-01-21 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
| JP4080624B2 (ja) | 1999-02-25 | 2008-04-23 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP3745553B2 (ja) * | 1999-03-04 | 2006-02-15 | 富士通株式会社 | 強誘電体キャパシタ、半導体装置の製造方法 |
| JP2001196547A (ja) * | 2000-01-12 | 2001-07-19 | Fujitsu Ltd | 半導体装置 |
-
1999
- 1999-03-04 JP JP05760199A patent/JP3745553B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-29 US US09/515,524 patent/US6555864B1/en not_active Expired - Fee Related
-
2002
- 2002-06-07 US US10/163,454 patent/US20020190293A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000260954A (ja) | 2000-09-22 |
| US20020190293A1 (en) | 2002-12-19 |
| US6555864B1 (en) | 2003-04-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3319994B2 (ja) | 半導体記憶素子 | |
| JP3833841B2 (ja) | 半導体装置及びその製造方法 | |
| JP5668303B2 (ja) | 半導体装置及びその製造方法 | |
| JP2003142657A (ja) | 強誘電体キャパシタおよび半導体装置 | |
| US20020177243A1 (en) | Semiconductor device having a ferroelectric capacitor and a fabrication process thereof | |
| JP3745553B2 (ja) | 強誘電体キャパシタ、半導体装置の製造方法 | |
| JP2002176149A (ja) | 半導体記憶素子およびその製造方法 | |
| US7459361B2 (en) | Semiconductor device with ferroelectric capacitor and fabrication method thereof | |
| US20020117700A1 (en) | Amorphous iridium oxide barrier layer and electrodes in ferroelectric capacitors | |
| US6727156B2 (en) | Semiconductor device including ferroelectric capacitor and method of manufacturing the same | |
| JP2002151656A (ja) | 半導体装置及びその製造方法 | |
| US6531726B1 (en) | Ferroelectric capacitor with electrode formed in separate oxidizing conditions | |
| JP2005217044A (ja) | 半導体装置及びその製造方法 | |
| US6495412B1 (en) | Semiconductor device having a ferroelectric capacitor and a fabrication process thereof | |
| JP2003218325A (ja) | 強誘電体膜形成方法及び半導体装置製造方法 | |
| CN100421236C (zh) | 半导体装置及其制造方法 | |
| JP4296375B2 (ja) | 強誘電体メモリ素子の製造方法および強誘電体メモリ装置 | |
| JP2002324897A (ja) | 強誘電体半導体メモリ装置及びその製造方法 | |
| JP2000340761A (ja) | 半導体装置の製造方法、および強誘電体キャパシタの製造方法 | |
| JP2000156473A (ja) | 半導体装置およびその製造方法、キャパシタの製造方法 | |
| JP2001139313A (ja) | 酸化物膜の製造方法と強誘電体メモリの製造方法 | |
| JP4316193B2 (ja) | 強誘電体キャパシタ及び強誘電体メモリ装置 | |
| JP3655144B2 (ja) | 強誘電体キャパシタを備えた半導体装置 | |
| JP2001028426A (ja) | 半導体装置およびその製造方法 | |
| KR20010109615A (ko) | 반도체 소자의 강유전체 캐패시터 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021119 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051013 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051117 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091202 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091202 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101202 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111202 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |