KR100272172B1 - 반도체장치의 커패시터 및 그 제조방법 - Google Patents
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Abstract
본 발명의 반도체 장치의 커패시터는 반도체 기판 상에 형성되고 그 내부에 제1 콘택홀을 갖는 제1 층간 절연막 패턴과, 상기 제1 콘택홀에 매립되어 상기 반도체 기판과 전기적으로 연결된 콘택 플러그를 포함한다. 그리고, 상기 콘택 플러그 상에는 확산 방지막 패턴과 상기 확산 방지막 패턴의 산화를 방지하기 위한 제1 도전막 패턴이 형성되어 있고, 상기 제1 층간 절연막 패턴 및 상기 제1 도전막 패턴 상에 상기 제1 도전막 패턴의 표면을 노출하는 제2 콘택홀을 갖는 제2 층간 절연막 패턴이 형성되어 있다. 상기 제2 콘택홀에 매립되어 상기 제1 도전막 패턴과 연결되도록 커패시터의 하부 전극용 제2 도전막 패턴이 형성되어 있다. 상기 제2 도전막 패턴을 둘러싸도록 고유전체막 및 커패시터의 상부 전극용 제3 도전막 패턴이 형성되어 있다. 상기 확산 방지막 패턴은 Ta, Ti, W, Co, Ir, Ru, TaSi, CoSi, TiSix, WSi, TiSiN, TaSiN, IrO2, RuO2, WN, TiN, TaN, TaAlN 또는 TiAlN로 구성하며, 상기 제1 도전막 패턴은 백금족 금속 또는 백금족 금속을 포함한 산화물 전도체로 구성한다. 본 발명에 의하면, 제1 도전막 패턴으로 인하여 확산 방지막 패턴이 산화되지 않아 콘택 저항의 증가를 막을 수 있다.
Description
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 고유전율의 유전체막(이하, "고유전체막"이라 함)을 구비한 반도체 장치의 커패시터 및 그 제조방법에 관한 것이다.
반도체 장치, 예컨대 DRAM(Dynamic Random Acess Memory), FRAM(Ferro electric RAM) 등의 집적도가 증가함에 따라, PZT(PbZrTiO3) 혹은 BST(BaSrTiO3)와 같은 고유전율의 물질이 커패시터의 유전체막으로 응용되고 있다. 이때, 고유전율의 물질을 유전체막으로 사용하는 커패시터의 도전막(하부 전극이나 상부 전극)은 주로 백금족 금속 및 그 산화물이 사용된다. 그런데, 상기 커패시터의 도전막으로 사용되는 백금족 및 그 산화물을 패턴형성을 위한 건식식각이 어렵고, 반도체 기판 또는 콘택 플러그로 사용되는 폴리실리콘막과 반응하기 때문에 상기 커패시터용 도전막과 폴리실리콘막 사이에는 상호 반응을 방지하는 확산 방지막(diffusion barrier layer)이 필요하다.
도 1은 종래 기술의 일 예에 의한 반도체 장치의 커패시터를 설명하기 위한 단면도이다.
구체적으로, 반도체 기판(1) 상에 콘택홀을 갖는 층간 절연막(3)이 형성되어 있다. 그리고, 상기 콘택홀에는 폴리실리콘막으로 구성된 콘택 플러그(5)가 매립되어 있으며, 상기 콘택 플러그(5)에 연결되고 탄탈륨(Ta)으로 구성된 확산 방지막(7)이 형성되어 있고, 상기 확산 방지막(7) 상에 백금으로 구성된 커패시터의 하부전극용 제1 도전막(9)이 형성되어 있다. 그리고, 상기 제1 도전막(9) 상에 고유전체막(11)이 형성되어 있고, 상기 고유전체막(11)이 형성된 반도체 기판(1)의 전면에 상부전극용 제2 도전막(13)이 형성되어 있다.
상기 도 1에 도시한 종래의 커패시터에서는 제1 도전막(9)인 백금막과 콘택 플러그(5) 사이에 반응을 방지하기 위하여 확산 방지막(7)이 형성되어 있다. 그런데, 도 1에 도시한 종래의 커패시터에서는 제1 도전막(9)인 백금막과 확산 방지막(7)의 측면이 노출되어 있기 때문에, 고유전체막(11) 증착시 또는 후속의 열처리과정에서 상기 확산 방지막(7)이 산화되어 부도체인 탄탈륨 산화막(Ta2O5)이 된다. 이렇게 되면, 제1 도전막(9)의 콘택 저항이 증가되어 사용할 수 없게 된다. 또한, 도 1에 도시한 종래의 커패시터에서는 상기 확산 방지막과 고유전체막이 반응하기 때문에 누설전류가 증가하는 문제가 있다.
상술한 바와 같은 문제점을 해결하기 위하여 콘택 플러그를 레세스(recess) 하는 방법이 제안되었으며, 이를 도 2를 참조하여 설명한다.
도 2 및 도 3은 종래 기술의 다른 예에 의한 반도체 장치의 커패시터를 설명하기 위한 단면도이다.
도 2를 참조하면, 반도체 기판(21) 상에 콘택홀을 갖는 층간 절연막(23)이 형성되어 있고, 상기 콘택홀에는 실리콘 플러그(25)와 탄탈륨막으로 구성된 확산 방지막(27)이 순차적으로 매립되어 있다. 그리고, 상기 확산 방지막(27) 상에는 커패시터의 하부전극용 제1 도전막으로 백금막(29)이 형성되어 있다. 그런데, 도 2에 도시한 종래의 커패시터는 확산 방지막(27)이 도 1의 확산 방지막(7)과 다른 위치에 형성되어 있다. 즉, 확산 방지막(27)이 콘택홀에 매몰되어 형성되어 있어 도 1의 문제점인 확산 방지막(27)의 측면노출을 방지할 수 있다.
그러나, 도 2의 종래의 커패시터에서는 산소 원자가 확산하는 거리가 짧기 때문에 후속의 고유전체막 형성시 상기 확산 방지막이 산화될 수 있다.
더욱이, 도 2의 종래의 커패시터에서는 도 3에 보듯이 상기 제1 도전막(29) 형성을 위한 패터닝시 미스 얼라인이 발생할 경우 확산 방지막(27)이 후공정의 고유전체막 증착시 산화되어 부도체가 된다. 이렇게 확산 방지막(27)이 부도체로 되면 도전막(29)의 콘택 저항이 증가되고 반도체 장치의 제조 수율이 급격히 저하되는 단점이 있다.
따라서, 본 발명의 기술적 과제는 고유전체막을 채용할 때 확산 방지막의 산화를 방지하여 콘택저항의 증가를 억제할 수 있는 반도체 장치의 커패시터를 제공하는 데 있다.
또한, 본 발명의 다른 기술적 과제는 상기 반도체 장치의 커패시터를 제조하는 데 적합한 제조방법을 제공하는 데 있다.
도 1은 종래 기술의 일 예에 의한 반도체 장치의 커패시터를 설명하기 위한 단면도이다.
도 2 및 도 3은 종래 기술의 다른 예에 의한 반도체 장치의 커패시터를 설명하기 위한 단면도이다.
도 4는 본 발명의 제1 실시예에 의한 반도체 장치의 커패시터를 설명하기 위하여 도시한 단면도이다.
도 5는 본 발명의 제2 실시예에 의한 반도체 장치의 커패시터를 설명하기 위하여 도시한 단면도이다.
도 6 내지 도 10은 도 4에 도시한 본 발명의 반도체 장치의 커패시터 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 11 내지 도 14는 도 5에 도시한 본 발명의 반도체 장치의 커패시터 제조방법의 일 예를 설명하기 위하여 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일 예에 따른 반도체 장치의 커패시터는 반도체 기판 상에 형성되고 그 내부에 제1 콘택홀을 갖는 제1 층간 절연막 패턴과, 상기 제1 콘택홀에 매립되어 상기 반도체 기판과 전기적으로 연결된 콘택 플러그를 포함한다. 그리고, 상기 콘택 플러그 상에는 확산 방지막 패턴과 상기 확산 방지막 패턴의 산화를 방지하기 위한 제1 도전막 패턴이 형성되어 있고, 상기 제1 층간 절연막 패턴 및 상기 제1 도전막 패턴 상에 상기 제1 도전막 패턴의 표면을 노출하는 제2 콘택홀을 갖는 제2 층간 절연막 패턴이 형성되어 있다. 상기 제2 콘택홀에 매립되어 상기 제1 도전막 패턴과 연결되도록 커패시터의 하부 전극용 제2 도전막 패턴이 형성되어 있다. 상기 제2 도전막 패턴을 둘러싸도록 고유전체막 및 커패시터의 상부 전극용 제3 도전막 패턴이 형성되어 있다.
상기 확산 방지막 패턴은 Ta, Ti, W, Co, Ir, Ru, TaSi, CoSi, TiSix, WSi, TiSiN, TaSiN, IrO2, RuO2, WN, TiN, TaN, TaAlN 또는 TiAlN로 구성하며, 상기 제1 도전막 패턴은 백금족 금속, 예컨대 또는 백금족 금속을 포함한 산화물 전도체로 구성한다. 상기 콘택 플러그는 폴리실리콘막, 실리콘막, 텅스텐막, 텅스텐질화막 또는 타이타늄 질화막으로 구성한다.
또한, 본 발명의 다른 예에 의한 반도체 장치의 커패시터는 반도체 기판 상에 형성되고 그 내부에 제1 콘택홀을 갖는 제1 층간 절연막 패턴과 상기 제1 콘택홀에 매립되어 상기 반도체 기판과 전기적으로 연결된 콘택 플러그를 포함한다. 그리고, 상기 콘택 플러그 상에 확산 방지막 패턴이 형성되어 있고, 상기 확산 방지막 패턴 상에는 상기 확산 방지막 패턴의 산화를 방지하기 위하여 제1 도전막 패턴이 형성되어 있다. 상기 제1 층간 절연막 패턴 및 상기 제1 도전막 패턴 상에 상기 제1 도전막 패턴의 표면을 노출하는 제2 콘택홀을 갖는 제2 층간 절연막 패턴이 형성되어 있다. 그리고, 상기 제2 콘택홀의 내벽 및 제1 도전막 패턴 상에 형성된 커패시터의 하부 전극용 제2 도전막 패턴과, 상기 제2 도전막 패턴 및 제2 층간 절연막 패턴 상에 순차적으로 형성된 고유전체막 및 커패시터의 상부 전극용 제3 도전막 패턴을 포함한다.
또한, 본 발명의 다른 기술적 과제를 달성하기 위하여, 본 발명의 반도체 장치의 커패시터 제조방법은 반도체 기판 상에 상기 반도체 기판의 표면을 노출하는 제1 콘택홀을 갖는 제1 층간 절연막 패턴을 형성하는 단계와, 상기 제1 콘택홀에 매립되어 상기 반도체 기판과 전기적으로 연결되는 콘택 플러그를 형성하는 단계를 포함한다. 그리고, 상기 콘택 플러그 상에서 상기 제1 층간 절연막 패턴의 표면을 노출시키는 확산 방지막 패턴 및 제1 도전막 패턴을 순차적으로 형성한다. 상기 제1 층간 절연막 패턴 및 제1 도전막 패턴 상에 상기 제1 도전막 패턴의 표면을 노출시키는 제2 콘택홀을 갖는 제2 층간 절연막 패턴을 형성한다. 상기 제1 도전막 패턴 상의 상기 제2 콘택홀에 매립되도록 커패시터의 하부 전극용 제2 도전막 패턴을 형성한 후, 상기 제2 도전막 패턴 상에 고유전체막 및 커패시터의 상부전극용 제3 도전막 패턴을 순차적으로 형성한다.
상기 콘택 플러그를 형성하는 단계는 상기 제1 콘택홀 및 제1 층간 절연막 패턴이 형성된 기판 상에 도전막을 형성하는 단계와, 상기 도전막을 에치백(etch-back) 또는 화학기계적폴리싱(CMP)하는 단계를 포함한다. 상기 확산 방지막 패턴은 Ta, Ti, W, Co, Ir, Ru, TaSi, CoSi, TiSix, WSi, TiSiN, TaSiN, IrO2, RuO2, WN, TiN, TaN, TaAlN 또는 TiAlN으로 형성한다. 상기 제1 도전막 패턴은 백금족 금속 또는 백금족 금속을 포함한 산화물 전도체로 형성한다.
또한, 본 발명의 다른 예에 의한 반도체 장치의 커패시터 제조방법은 반도체 기판 상에 상기 반도체 기판의 표면을 노출하는 제1 콘택홀을 갖는 제1 층간 절연막 패턴을 형성하는 단계와, 상기 제1 콘택홀에 매립되어 상기 반도체 기판과 전기적으로 연결되는 콘택 플러그를 형성하는 단계를 포함한다. 상기 콘택 플러그 상에서 상기 제1 층간 절연막 패턴의 표면을 노출시키는 확산 방지막 패턴 및 제1 도전막 패턴을 순차적으로 형성한다. 상기 제1 층간 절연막 패턴 및 제1 도전막 패턴 상에 상기 제1 도전막 패턴의 표면을 노출시키는 제2 콘택홀을 갖는 제2 층간 절연막 패턴을 형성한다. 상기 제2 콘택홀의 내벽 및 상기 제1 도전막 패턴의 표면에 커패시터의 하부 전극용 제2 도전막 패턴을 형성한다. 상기 제2 도전막 패턴 상에 고유전체막 및 커패시터의 상부전극용 제3 도전막 패턴을 순차적으로 형성한다.
상기 제2 도전막 패턴을 형성하는 단계는, 상기 제2 콘택홀이 형성된 결과물 전면에 도전막을 형성하는 단계와, 상기 도전막이 형성된 결과물 전면에 상기 제2 콘택홀을 충분히 매립하도록 물질막을 형성하는 단계와, 상기 제2 층간 절연막 패턴이 노출되도록 상기 물질막 및 상기 도전막을 에치백 또는 화학기계적연마하는 단계와, 상기 제2 콘택홀 내에 남아있는 물질막을 제거하는 단계로 이루어진다. 상기 물질막은 포토레지스트막 또는 절연막으로 형성한다. 또, 상기 제2 도전막 패턴을 형성하는 단계는, 상기 제2 콘택홀이 형성된 결과물 전면에 도전막을 형성하는 단계와, 상기 제2 층간 절연막 패턴이 노출되도록 상기 도전막을 화학기계적연마하는 단계로 이루어질 수 도 있다.
본 발명에 의하면, 확산 방지막 패턴이 제1 도전막 패턴의 하부에 형성되어 산화되지 않아 콘택 저항의 증가를 막을 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 4는 본 발명의 제1 실시예에 의한 반도체 장치의 커패시터를 설명하기 위하여 도시한 단면도이다.
구체적으로, 반도체 기판(31), 예컨대 실리콘 기판 상에 형성되고 그 내부에 제1 콘택홀을 갖는 제1 층간 절연막 패턴(33)이 형성되어 있다. 상기 제1 콘택홀에는 상기 반도체 기판(31)과 전기적으로 연결되는 콘택 플러그(35)가 형성되어 있다. 상기 콘택 플러그(35)는 폴리실리콘막, 실리콘막, 텅스텐막, 텅스텐질화막 또는 타이타늄 질화막으로 구성한다. 상기 콘택 플러그(35)에 연결되도록 상기 콘택 플러그(35) 및 제1 층간 절연막 패턴(33) 상에는 확산 방지막 패턴(37) 및 제1 도전막 패턴(39)이 순차적으로 형성되어 있다. 상기 제1 도전막 패턴(39)은 상기 확산 방지막 패턴(37)이 산화되지 않게 하기 위하여 형성된 것이다. 상기 확산 방지막 패턴(37)은 Ta, Ti, W, Co, Ir, Ru, TaSi, CoSi, TiSix, WSi, TiSiN, TaSiN, IrO2, RuO2, WN, TiN, TaN, TaAlN 또는 TiAlN로 이루어진다. 그리고, 상기 제1 도전막 패턴(39)은 Pt, Ru, Ir와 같은 백금족 금속이나 IrO2, RuO2와 같은 백금족 산화물 전도체나, SrRuO3, CaSrRuO3, BaSrRuO3와 같은 백금족 금속을 포함하고 페로브스카이트 구조를 갖는 산화물 전도체로 구성한다.
상기 제1 층간 절연막 패턴(33) 및 상기 제1 도전막 패턴(39) 상에는 상기 제1 도전막 패턴(39)의 표면을 노출하는 제2 콘택홀을 갖는 제2 층간 절연막 패턴(41)이 형성되어 있다. 상기 제2 콘택홀에 매립되어 상기 제1 도전막 패턴(39)과 연결되도록 커패시터의 하부 전극용 제2 도전막 패턴(43)이 형성되어 있다. 상기 제2 도전막 패턴(43)을 둘러싸도록 고유전체막(45)이 형성되어 있다. 상기 고유전체막(45)은 Al2O3, Ta2O5, (Ba, Sr)TiO3, BaTiO3, SrTiO3, PbTiO3, Pb(Zr,Ti)O3, Pb(Zr,Ti)O3, (Pb, La)TiO3, KNO3또는 LiNbO3로 구성한다. 그리고, 상기 고유전체막(45) 상에는 커패시터의 상부 전극용 제3 도전막 패턴(47)이 형성되어 있다.
특히, 도 4에 도시한 본 발명의 반도체 장치의 커패시터는 확산 방지막 패턴(37)이 제1 도전막 패턴(39) 하부에 매몰되어 있어 고유전체막(45) 형성 및 후공정의 열처리시 노출되지 않아 산화되지 않는다. 더욱이, 본 발명의 반도체 장치의 커패시터는 확산 방지막 패턴(37) 상에 형성된 제1 도전막 패턴(39)의 높이(두께)를 조절하여 산소의 확산 거리를 조절할 수 있으므로 상기 제2 층간 절연막 패턴(41)의 높이(두께), 즉 제2 층간 절연막 패턴(41)에 형성된 제2 콘택홀의 높이(두께)를 높게 하지 않아도 된다. 이렇게 될 경우, 고집적화되는 반도체 장치에서 상기 제2 콘택홀에 매립되는 제2 도전막, 예컨대 백금족 금속 또는 그 산화물을 공정 단가가 높고 개발이 잘 되어 있지 않는 CVD 방식이 아닌 스퍼터링 방식으로도 잘 매립할 수 있다. 결과적으로, 본 발명의 반도체 장치의 커패시터는 확산 방지막 패턴의 산화를 방지하여 콘택 저항을 줄일 수 있다.
도 5는 본 발명의 제2 실시예에 의한 반도체 장치의 커패시터를 설명하기 위하여 도시한 단면도이다. 도 5에서, 도 4와 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 본 발명의 제2 실시예에 의한 반도체 장치의 커패시터는 도 4에 도시한 바와 같이 반도체 기판(31) 상에 제1 콘택홀을 갖는 제1 층간 절연막 패턴(33), 제1 콘택홀에 매립된 콘택 플러그(35), 확산 방지막 패턴(37) 및 제1 도전막 패턴(39)이 형성되어 있다. 그리고, 상기 제1 도전막 패턴(39)을 노출하는 제2 콘택홀을 갖는 제2 층간 절연막 패턴(51)의 높이(두께)가 높게 형성되어 있다. 상기 제2 콘택홀의 내벽 및 제1 도전막 패턴 상에는 커패시터의 하부 전극용 제2 도전막 패턴(53)이 형성되어 있고, 상기 제2 도전막 패턴(53) 상에는 고유전체막(55) 및 상부 전극용 제3 도전막 패턴(57)이 형성되어 있다.
특히, 도 5에 도시한 본 발명의 제2 실시예에 의한 반도체 장치의 커패시터는 도 4와 마찬가지로 확산 방지막 패턴(37)이 제1 도전막 패턴(39) 하부에 매몰되어 있고, 제1 도전막 패턴(39)으로 인하여 산소 확산 경로가 길기 때문에 고유전체막(45) 형성 및 후공정의 열처리시 노출되지 않아 산화되지 않는다.
또한, 도 5에 도시한 본 발명의 제2 실시예에 의한 반도체 장치의 커패시터는 도 4와 비교하여 제2 층간 절연막 패턴(51)의 높이가 높게 되어 있다. 그리고, 하부 전극용 제2 도전막 패턴(53)은 건식식각공정에 의해 형성되지 않고 화학기계적연마방법이나 에치백방법으로 형성할 수 있는 장점이 있다. 만약, 반도체 장치가 고집적화되어 백금족 금속 또는 그 산화물로 구성된 하부 전극용 제2 도전막 패턴(도 4의 43)의 높이가 높아질 경우, 현재의 기술로는 0.3㎛ 피치로 300㎚이상의 높이를 갖는 제2 도전막 패턴을 형성하기가 거의 불가능하다.
도 6 내지 도 10은 도 4에 도시한 본 발명의 반도체 장치의 커패시터 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 6에서, 반도체 기판(31), 예컨대 실리콘 기판 상에 절연막을 형성한 후 패터닝하여 제1 콘택홀(32)을 갖는 제1 층간 절연막 패턴(33)을 형성한다.
도 7에서, 상기 제1 콘택홀(32) 및 제1 층간 절연막 패턴(33)이 형성된 기판 상에 콘택 플러그용 도전막을 형성한 후, 상기 콘택 플러그용 도전막을 에치백(etch-back)하거나 화학기계적폴리싱(CMP)하여 상기 콘택홀의 내부를 매립하고 상기 반도체 기판(31)과 전지적으로 연결되는 콘택 플러그(35)를 형성한다. 상기 콘택 플러그(35)는 폴리실리콘막, 실리콘막, 텅스텐막, 텅스텐질화막 또는 타이타늄 질화막으로 형성한다. 상기 콘택 플러그 상에 저항을 감소시키기 위하여 오믹층을 더 형성할 수 있다. 상기 오믹층의 예로는 Co, Ta와 같은 고융점 금속막, 금속 질화막, TiW막 등을 들 수 있다.
도 8에서, 상기 콘택 플러그막(35)이 형성된 결과물 전면에 확산 방지막, 도전막을 각각 300∼500Å 및 500∼1500Å의 두께로 순차적으로 형성한 후 사진식각공정으로 패터닝하여 상기 콘택 플러그(35) 상에서 상기 제1 층간 절연막 패턴(33)의 표면을 노출시키는 확산 방지막 패턴(37) 및 제1 도전막 패턴(39)을 형성한다. 상기 확산 방지막 패턴(37)은 Ta, Ti, W, Co, Ir, Ru, TaSi, CoSi, TiSix, WSi, TiSiN, TaSiN, IrO2, RuO2, WN, TiN, TaN, TaAlN 및 TiAlN 중에서 선택된 하나를 이용하여 형성한다. 상기 제1 도전막 패턴(39)은 Pt, Ru, Ir와 같은 백금족 금속이나 IrO2, RuO2와 같은 백금족 산화물 전도체나, SrRuO3, CaSrRuO3, BaSrRuO3와 같은 백금족 금속을 포함하고 페로브스카이트 구조를 갖는 산화물 전도체로 형성한다.
도 9에서, 화학기상증착법(CVD), 저압화학기상증착법(LPCVD) 또는 플라즈마 인핸스트 화학기상증착법(PECVD)을 이용하여 상기 확산 방지막 패턴(37) 및 제1 도전막 패턴(39) 사이를 충분히 매립할 수 있도록 기판(31)의 전면에 절연막을 형성한 후 패터닝하여 상기 제1 도전막 패턴(39)의 표면을 노출시키는 제2 콘택홀을 갖는 제2 층간 절연막 패턴(41)을 형성한다. 상기 제2 층간 절연막 패턴(41)은 실리콘 산화막이나 USG(undoped silicate glass), SOG(spin on glass) 또는 BPSG(boro phospho silicate glass)로 형성한다.
도 10에서, 상기 제1 도전막 패턴(39) 및 제2 층간 절연막 패턴(41)이 형성된 기판(31)의 전면에 도전막을 3000∼7000Å의 두께로 형성한 후 패터닝하여 상기 제1 도전막 패턴(39) 상에 커패시터의 하부 전극용 제2 도전막 패턴(43)을 형성한다. 상기 제2 도전막 패턴(43)은 Pt, Ru, Ir와 같은 백금족 금속이나 IrO2, RuO2와 같은 백금족 금속 산화물 전도체나, SrRuO3, CaSrRuO3, BaSrRuO3와 같은 백금족 금속을 포함하고 페로브스카이트 구조를 갖는 산화물 전도체로 형성한다.
이어서, 도 4에 도시한 바와 같이 상기 제2 도전막 패턴(43)이 형성된 결과물 전면에 고유전체막(45)을 형성한다. 상기 고유전체막(45)은 Al2O3, Ta2O5, (Ba, Sr)TiO3, BaTiO3, SrTiO3, PbTiO3, Pb(Zr,Ti)O3, Pb(Zr,Ti)O3, (Pb, La)TiO3, KNO3또는 LiNbO3로 형성한다. 상기 고유전체막(45)는 스퍼터링 방법 또는 화학기상증착(Chemical Vapor Deposition; CVD) 방법으로 형성한다. 상기 고유전체막(45) 상에 커패시터의 상부전극용으로 제3 도전막 패턴(47)을 형성함으로써 반도체 장치의 커패시터를 완성한다. 상기 제3 도전막 패턴(47)은 Pt, Ru, Ir와 같은 백금족 금속이나, IrO2, RuO2와 같은 백금족 금속 산화물 전도체나, SrRuO3, CaSrRuO3, BaSrRuO3와 같이 백금족 금속을 포함하고 페로브스카이트 구조를 갖는 산화물 전도체나, W, TiN과 같은 고융점 금속으로 형성한다.
도 11 내지 도 13은 도 5에 도시한 본 발명의 반도체 장치의 커패시터 제조방법의 일 예를 설명하기 위하여 도시한 단면도들이다.
구체적으로, 도 6 내지 도 8의 제조과정을 진행한다. 이렇게 하면, 도 8에 도시한 바와 같이 반도체 기판(31) 상에 제1 층간 절연막 패턴(33), 콘택 플러그(35), 확산 방지막 패턴(37) 및 제1 도전막 패턴(39)이 형성된다.
다음에, 도 11을 참조하면, 상기 제1 도전막 패턴(39)이 형성된 결과물 전면에 절연막을 형성한 후 패터닝하여 상기 제1 도전막 패턴(39)을 노출하는 제2 콘택홀을 갖는 제2 층간 절연막 패턴(51)을 형성한다. 상기 제2 층간 절연막 패턴(51)은 도9에 도시한 제2 층간 절연막 패턴(41)과는 다르게 높이를 높게 형성한다.
도 12를 참조하면, 상기 제2 층간 절연막 패턴(51)이 형성된 결과물 전면에 커패시터의 하부 전극용으로 제2 도전막(52)을 50∼500Å의 두께로 형성한다.
도 13을 참조하면, 상기 제2 도전막(52)이 형성된 결과물 전면에 포토레지스트막 또는 절연막으로 상기 제2 콘택홀을 충분히 매몰하는 물질막(54)을 형성한다.
도 14를 참조하면, 상기 물질막(54) 및 제2 도전막(52)을 에치백 또는 화학기계적연마방법을 이용하여 상기 제2 층간 절연막 패턴(51)을 노출하는 제2 도전막 패턴(53)을 형성한다. 이어서, 상기 제2 콘택홀에 남아있는 물질막(54)을 제거한다. 이렇게 되면, 상기 제2 콘택홀의 내벽 및 제1 도전막 패턴(39) 상에 커패시터의 하부전극용 제2 도전막 패턴(53)이 형성된다.
여기서, 제2 도전막 패턴(53) 형성시 화학기계적연마방법으로 이용할 경우 상기 물질막(54)을 형성하지 않아도 된다. 즉, 상기 물질막을 형성하지 않고, 상기 제2 도전막을 화학기계적연마하면 바로 상기 제2 콘택홀의 내벽 및 제1 도전막 패턴(39) 상에 커패시터의 하부전극용 제2 도전막 패턴이 형성된다.
다음에, 도 5에 도시한 바와 같이 상기 제2 도전막 패턴(53) 상에는 고유전체막(55) 및 상부 전극용 제3 도전막 패턴(57)을 형성한다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 의하면, 커패시터의 유전막으로 고유전체막을 채용할 때 확산 방지막 패턴이 제1 도전막 패턴에 의하여 산화되지 않아 콘택저항의 증가를 억제할 수 있다.
Claims (20)
- 반도체 기판 상에 형성되고 그 내부에 제1 콘택홀을 갖는 제1 층간 절연막 패턴;상기 제1 콘택홀에 매립되어 상기 반도체 기판과 전기적으로 연결된 콘택 플러그;상기 콘택 플러그 상에 형성된 확산 방지막 패턴;상기 확산 방지막 패턴 상에 상기 확산 방지막 패턴의 산화를 방지하기 위한 제1 도전막 패턴;상기 제1 층간 절연막 패턴 및 상기 제1 도전막 패턴 상에 상기 제1 도전막 패턴의 표면을 노출하는 제2 콘택홀을 갖는 제2 층간 절연막 패턴;상기 제2 콘택홀에 매립되어 상기 제1 도전막 패턴과 연결되도록 형성된 커패시터의 하부 전극용 제2 도전막 패턴; 및상기 제2 도전막 패턴을 둘러싸도록 형성된 고유전체막 및 커패시터의 상부 전극용 제3 도전막 패턴을 포함하여 이루어지는 반도체 장치의 커패시터.
- 제1항에 있어서, 상기 확산 방지막 패턴은 Ta, Ti, W, Co, Ir, Ru, TaSi, CoSi, TiSix, WSi, TiSiN, TaSiN, IrO2, RuO2, WN, TiN, TaN, TaAlN 및 TiAlN으로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터.
- 제1항에 있어서, 상기 제1 도전막 패턴은 백금족 금속 또는 백금족 금속을 포함한 산화물 전도체로 이루어진 것을 특징으로 하는 반도체 장치의 커패시터.
- 제3항에 있어서, 상기 백금족 금속은 Pt, Ru 또는 Ir이며, 상기 산화물 전도체는 IrO2, RuO2, SrRuO3, CaSrRuO3또는 BaSrRuO3인 것을 특징으로 하는 반도체 장치의 커패시터.
- 제1항에 있어서, 상기 콘택 플러그는 폴리실리콘막, 실리콘막, 텅스텐막, 텅스텐질화막 및 타이타늄 질화막으로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터.
- 제1항에 있어서, 상기 고유전체막은 Al2O3, Ta2O5, (Ba, Sr)TiO3, BaTiO3, SrTiO3, PbTiO3, Pb(Zr,Ti)O3, Pb(Zr,Ti)O3, (Pb, La)TiO3, KNO3및 LiNbO3로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터.
- 제1항에 있어서, 상기 제2 도전막 패턴 및 제3 도전막 패턴은 백금족 금속 또는 백금족 금속을 포함한 산화물 전도체로 이루어진 것을 특징으로 하는 반도체 장치의 커패시터.
- 반도체 기판 상에 형성되고 그 내부에 제1 콘택홀을 갖는 제1 층간 절연막 패턴;상기 제1 콘택홀에 매립되어 상기 반도체 기판과 전기적으로 연결된 콘택 플러그;상기 콘택 플러그 상에 형성된 확산 방지막 패턴;상기 확산 방지막 패턴 상에 상기 확산 방지막 패턴의 산화를 방지하기 위하여 형성된 제1 도전막 패턴;상기 제1 층간 절연막 패턴 및 상기 제1 도전막 패턴 상에 상기 제1 도전막 패턴의 표면을 노출하는 제2 콘택홀을 갖는 제2 층간 절연막 패턴;상기 제2 콘택홀의 내벽 및 제1 도전막 패턴 상에 형성된 커패시터의 하부 전극용 제2 도전막 패턴; 및상기 제2 도전막 패턴 및 제2 층간 절연막 패턴 상에 순차적으로 형성된 고유전체막 및 커패시터의 상부 전극용 제3 도전막 패턴을 포함하여 이루어지는 반도체 장치의 커패시터.
- 제8항에 있어서, 상기 확산 방지막 패턴은 Ta, Ti, W, Co, Ir, Ru, TaSi, CoSi, TiSix, WSi, TiSiN, TaSiN, IrO2, RuO2, WN, TiN, TaN, TaAlN 및 TiAlN으로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터.
- 제8항에 있어서, 상기 제1 도전막 패턴은 백금족 금속 또는 백금족 금속을 포함한 산화물 전도체로 이루어진 것을 특징으로 하는 반도체 장치의 커패시터.
- 반도체 기판 상에 상기 반도체 기판의 표면을 노출하는 제1 콘택홀을 갖는 제1 층간 절연막 패턴을 형성하는 단계;상기 제1 콘택홀에 매립되어 상기 반도체 기판과 전기적으로 연결되는 콘택 플러그를 형성하는 단계;상기 콘택 플러그 상에서 상기 제1 층간 절연막 패턴의 표면을 노출시키는 확산 방지막 패턴 및 제1 도전막 패턴을 순차적으로 형성하는 단계;상기 제1 층간 절연막 패턴 및 제1 도전막 패턴 상에 형성되고 상기 제1 도전막 패턴의 표면을 노출시키는 제2 콘택홀을 갖는 제2 층간 절연막 패턴을 형성하는 단계;상기 제1 도전막 패턴 상의 상기 제2 콘택홀에 매립되도록 커패시터의 하부 전극용 제2 도전막 패턴을 형성하는 단계; 및상기 제2 도전막 패턴 상에 고유전체막 및 커패시터의 상부전극용 제3 도전막 패턴을 순차적으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제11항에 있어서, 상기 콘택 플러그를 형성하는 단계는 상기 제1 콘택홀 및 제1 층간 절연막 패턴이 형성된 기판 상에 도전막을 형성하는 단계와, 상기 도전막을 에치백(etch-back) 또는 화학기계적폴리싱(CMP)하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제11항에 있어서, 상기 확산 방지막 패턴은 Ta, Ti, W, Co, Ir, Ru, TaSi, CoSi, TiSix, WSi, TiSiN, TaSiN, IrO2, RuO2, WN, TiN, TaN, TaAlN 및 TiAlN으로 이루어진 군에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제11항에 있어서, 상기 제1 도전막 패턴은 백금족 금속 또는 백금족 금속을 포함한 산화물 전도체로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 반도체 기판 상에 상기 반도체 기판의 표면을 노출하는 제1 콘택홀을 갖는 제1 층간 절연막 패턴을 형성하는 단계;상기 제1 콘택홀에 매립되어 상기 반도체 기판과 전기적으로 연결되는 콘택 플러그를 형성하는 단계;상기 콘택 플러그 상에서 상기 제1 층간 절연막 패턴의 표면을 노출시키는 확산 방지막 패턴 및 제1 도전막 패턴을 순차적으로 형성하는 단계;상기 제1 층간 절연막 패턴 및 제1 도전막 패턴 상에 형성되고 상기 제1 도전막 패턴의 표면을 노출시키는 제2 콘택홀을 갖는 제2 층간 절연막 패턴을 형성하는 단계;상기 제2 콘택홀의 내벽 및 상기 제1 도전막 패턴의 표면에 커패시터의 하부 전극용 제2 도전막 패턴을 형성하는 단계; 및상기 제2 도전막 패턴 상에 고유전체막 및 커패시터의 상부전극용 제3 도전막 패턴을 순차적으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제15항에 있어서, 상기 제2 도전막 패턴을 형성하는 단계는,상기 제2 콘택홀이 형성된 결과물 전면에 도전막을 형성하는 단계와, 상기 도전막이 형성된 결과물 전면에 상기 제2 콘택홀을 충분히 매립하도록 물질막을 형성하는 단계와, 상기 제2 층간 절연막 패턴이 노출되도록 상기 물질막 및 상기 도전막을 에치백 또는 화학기계적연마하는 단계와, 상기 제2 콘택홀 내에 남아있는 물질막을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제16항에 있어서, 상기 물질막은 포토레지스트막 또는 절연막으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제15항에 있어서, 상기 제2 도전막 패턴을 형성하는 단계는,상기 제2 콘택홀이 형성된 결과물 전면에 도전막을 형성하는 단계와, 상기 제2 층간 절연막 패턴이 노출되도록 상기 도전막을 화학기계적연마하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제15항에 있어서, 상기 확산 방지막 패턴은 Ta, Ti, W, Co, Ir, Ru, TaSi, CoSi, TiSix, WSi, TiSiN, TaSiN, IrO2, RuO2, WN, TiN, TaN, TaAlN 및 TiAlN으로 이루어진 군에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제15항에 있어서, 상기 제1 도전막 패턴은 백금족 금속 또는 백금족 금속을 포함한 산화물 전도체로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
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