KR100985877B1 - 스토리지 노드 가드링에 의한 비트라인 펀칭 방지 방법 - Google Patents
스토리지 노드 가드링에 의한 비트라인 펀칭 방지 방법 Download PDFInfo
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Abstract
본 발명은 스토리지 노드 산화막을 식각할 때 스토리지 노드 가드링과 비트라인이 만나는 영역에서 펀치가 발생하여 비트라인과 단락되는 불량을 극복하기 위하여 제 2 스토리지 노드 컨택을 버퍼링(buffering)으로 사용하는 스토리지 노드 가드링에 의한 비트라인 펀칭 방지 방법을 제공하는 것이다. 스토리지 노드 가드링에 의한 비트라인 펀칭을 방지하는 방법은 비트라인과 같은 소정의 구조가 형성된 실리콘 기판 상에 제 1 스토리지 노드 컨택 공정을 수행하는 단계와, 제 1 스토리지 노드 컨택 공정 후, 산화막을 증착하고 상기 비트라인과 같은 소정의 구조에 대해 버퍼로 사용하기 위한 제 2 스토리지 노드 컨택 공정을 수행하는 단계와, 제 2 스토리지 노드 컨택 상에 산화막을 형성하는 단계와, 산화막을 소정 형상으로 패터닝하는 단계와, 패터닝된 소정 형상의 산화막 상에 폴리층을 형성함으로써, 스토리지 노드 가드링을 형성하는 단계를 포함한다.
퓨즈, 스토리지 노드 가드링, 비트라인 펀치, 버퍼
Description
도 1a 내지 도 1d는 종래 기술에 따라 형성된 반도체 소자의 커패시터 구조에서 스토리지 노드 가드링(storage node guardring)에 의하여 비트라인(bitline)의 펀칭(punching)에 의하여 단락이 발생하는 현상을 설명하기 위한 단면도를 도시한다.
도 2는 도 1a 내지 도 1d에 도시한 스토리지 노드 가드링에 의한 비트라인 펀칭 불량을 SEM 사진으로 촬영한 도면이다.
도 3a 내지 도 3d는 본 발명의 바람직한 실시예에 따른 스토리지 노드와 비트라인 사이의 단락을 방지할 수 있는 방법을 설명하기 위한 단면도들을 도시한다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 실리콘 기판 102 : 제 1 스토리지 노드 컨택
104 : 제 2 스토리지 노드 컨택 106 : 식각 방지막
110 : 비트라인 112 : 스토리지 노드 산화막
114 : 하드마스크 폴리층 118 : 스토리지 노드 폴리
120 : 스토리지 노드 가드링
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 반도체 메모리소자를 제조하는 기술 중 현재의 게이트 컨택 소자의 경우 스토리지 노드 가드링(storage node guardring)에서 펀치(punch)가 발생하여 스토리지 노드와 비트라인(bitline) 사이에서 단락이 발생하여 수율에 상당한 영향을 주고 있는데, 이를 개선하기 위하여 제 2 스토리지 노드 컨택을 사용하여 스토리지 노드 가드링 펀칭 방지 방법에 관한 것이다.
반도체 장치의 디램(DRAM; dynamic random access memory) 제품의 용량이 증가할수록 디자인 룰(design rule)이 축소됨에 따라 커패시터의 용량을 확보하기 위하여 커패시터의 구조를 컵(cup) 또는 실린더(cylinder)와 같은 모양으로 변경함으로써 커패시터의 높이의 증가, 내부 면적의 증가를 위하여 MPS를 도입하고 또한 새로운 절연 물질의 도입 등의 연구가 진행되고 있는 추세이다.
현재, 일반적으로 스토리지 노드 딥-아웃(storage node dip out)을 위해 스토리지 노드 가드링 구조를 사용하고 있는데, 이러한 구조중의 하나를 도 1a 내지 도 1d에 도시한다.
도 1a에 도시된 바와 같이, 비트라인(12) 등의 구조를 갖는 소정 형상의 실 리콘 기판(10) 상에 스토리지 노드 질화막(14), 스토리지 노드 산화막(16) 및 하드마스크 폴리층(18)이 순차적으로 형성된 반도체 기판을 준비한다. 여기서, CR은 셀영역을 PERI는 주변영역을 나타낸다.
이어서, 도 1b에 도시된 바와 같이, 스토리지 노드 마스크를 이용하여 스토리지 노드 산화막(16)을 소정 형상으로 패터닝하여 패터닝된 스토리지 노드 산화막(20)을 얻는다.
다음 단계로, 도 1c에 도시된 바와 같이, 스토리지 노드 질화막(14)에 대하여 스토리지 노드를 식각함으로써, 스토리지 노드 가드링(22)을 형성한다.
그리고 나서, 도 1d에 도시된 바와 같이, 패터닝된 스토리지 노드 산화막(20) 상에 스토리지 노드 폴리(24)를 증착한다.
하지만, 이러한 방식은 스토리지 노드 산화막(16)을 식각할 때 도 1d에서 "F"로 나타낸 부분의 스토리지 노드 가드링(22)과 비트라인(12)가 만나는 영역에서 펀치가 발생하여 비트라인(12)과 단락(short)되는 불량이 발생하는 문제점이 있다.
도 2는 도 1a 내지 도 1d에 도시한 스토리지 노드 가드링(22)에 의한 비트라인(12) 펀칭 불량을 나타내는 "F" 부분을 SEM으로 촬영한 사진을 나타내는 도면이다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 스토리지 노드 산화막을 식각할 때 스토리지 노드 가드링과 비트라인이 만나는 영역에서 펀치가 발생하여 비트라인과 단락되는 불량을 극복하기 위하여 제 2 스토리지 노드 컨택을 버퍼링(buffering)으로 사용하는 스토리지 노드 가드링에 의한 비트라인 펀칭 방지 방법을 제공하는 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 비트라인과 같은 소정의 구조가 형성된 실리콘 기판 상에 제 1 스토리지 노드 컨택 공정을 수행하는 단계와, 상기 제 1 스토리지 노드 컨택 공정 후, 산화막을 증착하고 상기 비트라인과 같은 소정의 구조에 대해 버퍼로 사용하기 위한 제 2 스토리지 노드 컨택 공정을 수행하는 단계와, 상기 제 2 스토리지 노드 컨택 상에 산화막을 형성하는 단계와, 상기 산화막을 소정 형상으로 패터닝하는 단계와, 상기 패터닝된 소정 형상의 산화막 상에 폴리층을 형성함으로써, 스토리지 노드 가드링을 형성하는 단계를 포함하는 것을 특징으로 하는 스토리지 노드 가드링에 의한 비트라인 펀칭 방지 방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 3a 내지 도 3d는 본 발명의 바람직한 실시예에 따른 스토리지 노드 가드링에 의한 비트라인 펀칭 방지방법을 설명하기 위한 단면도들을 도시한다.
본 발명에서 사용되는 SNC2에 대하여 설명하면 다음과 같다. 즉, 기존의 타 원형 커패시터의 기울기(leaning) 때문에 원형 커패시터가 도입되고, 이에 따라 중첩마진(overlay margin)이 부족하게되어 스토리지 노드 컨택이 하나 더 도입되게 되었다. 이를 제 2 스토리지 노드 컨택이라고 하며, 이때의 컨택을 본 발명에서 SNC2라고 칭한다. 여기의 추가적인 제 2 스토리지 노드 컨택(SNC2)를 버퍼링으로 사용하여 비트라인과의 단락을 방지하는 용도로 사용하고자 한다.
먼저, 도 3a에 도시된 바와 같이, 비트라인(110) 및 비트라인 하드마스크(hard mask: 108)과 같은 소정의 하부 구조가 형성된 실리콘 기판(100)에 제 1 스토리지 노드 컨택(SNC1)(102) 공정을 진행한 후, 스토리지 노드 컨택 플러그 폴리층을 증착한다. 그리고 나서, 스토리지 노드 컨택 CMP(chemical mechanical polishing)을 수행하고 나서, 산화막을 증착한다.
이어서, 제 2 스토리지 노드 컨택(SNC2)(104) 공정을 위해 마스크 및 에칭 공을 수행한다. 그리고 나서, 폴리층을 증착하고 폴리층을 에칭백(etch back)한다. 본 발명의 바람직한 실시예에 따르면, 스토리지 노드 가드링(120)과 비트라인(110) 사이의 단락을 방지하는데 있어서 SNC2(104)의 형상은 후속하여 형성된 스토리지 노드 가드링(120)의 형상과 동일한 것이 바람직하다.
다음 단계로, 도 3b에 도시된 바와 같이, 식각 방지막으로 질화막 층(106)을 증착한다. 본 발명의 바람직한 실시예에 따르면, SNC2(104)는 스토리지 노드 기울기(leaning)를 방지하기 위하여 써클 타입(circle type)으로 진행할 경우 스토리지 노드와 SNC1(102)의 접촉 마진이 업기 때문에 사용된다.
그리고 나서, 도 3c에 도시된 바와 같이, 식각 방지막(106) 상에 스토리지 노드 산화막(112) 및 마스킹 재질(114)을 순차적으로 형성한다. 본 발명의 바람직 한 실시예에 따르면, 식각 방지막(106)은 대략 100∼2,000 Å 정도의 두께로 형성되고 스토리지 노드 산화막(112)은 대략 500∼5,000 Å 정도로 형성되는 것이 바람직하다.
이어서, 도 3d에 도시된 바와 같이, 스토리지 노드 산화막(112)을 식각 방지막(106)이 노출될 때까지 식각하여 패터닝함으로써 패터닝된 스토리지 노드 산화막(116)을 형성한다. 이때 SNC2(104)가 스토리지 노드 산화막(116)을 형성하기 위해 식각할 때 하부의 비트라인(110)까지 식각되지 않도록 버퍼역할을 함으로써 비트라인(110)과의 단락이 방지된다.
다음 단계로, 패터닝된 스토리지 노드 산화막(116) 상에 스토리지 노드 폴리층(118)을 형성함으로써, 스토리지 노드 가드링(120)을 형성한다.
본 발명의 바람직한 실시예에 따르면, SNC2(104)를 이용하여 스토리지 노드 가드링(120)을 형성하는 부분에서 버퍼링함으로써 비트라인(110)과의 단락을 방지할 수 있다.
바람직하게는, SNC2 폴리층의 두께는 대략 100∼5,000 Å 정도의 두께로 형성되는 것이 바람직하다. 또한, SNC2 가드링의 선폭은 대략 0.01∼0.5 ㎛ 정도인 것이 바람직하다.
본 발명의 바람직한 실시예에 따르면, SNC2를 폴리 이외의 TiN, Ru 등의 메탈로 사용할 수 있다. 또한, SNC2를 스토리지 노드 가드링 영역뿐만 아니라 셀영역(CR) 스토리지 노드 및 안티-퓨즈(anti-fuse) 영역에도 사용할 수 있다.
본 발명을 본 명세서 내에서 몇몇 바람직한 실시예에 따라 기술하였으나, 당 업자라면 첨부한 특허 청구 범위에서 개시된 본 발명의 진정한 범주 및 사상으로부터 벗어나지 않고 많은 변형 및 향상이 이루어질 수 있다는 것을 알 수 있을 것이다.
상기한 바와 같이, 본 발명은 스토리지 노드 산화막을 식각할 때 스토리지 노드 가드링과 비트라인이 만나는 영역에서 펀치가 발생하여 비트라인과 단락되는 불량을 극복하기 위하여 제 2 스토리지 노드 컨택을 버퍼링(buffering)으로 사용하는 스토리지 노드 가드링에 의한 비트라인 펀칭을 방지하는 효과가 있다.
Claims (8)
- 비트라인이 형성된 실리콘 기판 상에 제 1 스토리지 노드 컨택 공정을 수행하는 단계와,상기 제 1 스토리지 노드 컨택 공정 후, 산화막을 증착하고 상기 비트라인에 대해 버퍼로 사용하기 위한 제 2 스토리지 노드 컨택 공정을 수행하는 단계와,상기 제 2 스토리지 노드 컨택 상에 산화막을 형성하는 단계와,상기 산화막을 패터닝하는 식각 단계와,상기 패터닝된 산화막 상에 폴리층을 형성함으로써, 스토리지 노드 가드링을 형성하는 단계를 포함하고,상기 제 2 스토리지 노드 컨택은 상기 스토리지 노드 가드링에 중첩되는 위치에 형성되어 상기 산화막을 패터닝하는 식각 시 상기 비트라인이 식각되지 않게 버퍼 역할을 하여 상기 비트라인에 상기 스토리지 노드 가드링이 단락(short)되는 것을 방지하는스토리지 노드 가드링에 의한 비트라인 펀칭 방지 방법.
- 제 1항에 있어서, 상기 제 2 스토리지 노드 컨택의 형상이 상기 스토리지 노드 가드링과 동일한 형상을 갖음으로써, 스토리지 노드 가드링과 비트라인 사이의 단락을 방지할 수 있는 스토리지 노드 가드링에 의한 비트라인 펀칭 방지 방법.
- 제 1항에 있어서, 상기 제 2 스토리지 노드 컨택의 폴리층은 100Å ~ 5,000 Å의 두께로 형성되는 것을 특징으로 하는 스토리지 노드 가드링에 의한 비트라인 펀칭 방지 방법.
- 제 1항에 있어서, 상기 제 2 스토리지 노드 컨택이 TiN 또는 Ru의 메탈로 이루어지는 것을 특징으로 하는 스토리지 노드 가드링에 의한 비트라인 펀칭 방지 방법.
- 제 1항에 있어서, 상기 스토리지 노드 가드링의 선폭이 0.01㎛ ~ 0.5 ㎛ 인 것을 특징으로 하는 스토리지 노드 가드링에 의한 비트라인 펀칭 방지 방법.
- 제 1항에 있어서, 상기 산화막의 두께가 500Å ~ 5,000Å 인 것을 특징으로 하는 스토리지 노드 가드링에 의한 비트라인 펀칭 방지 방법.
- 제 1항에 있어서, 상기 산화막을 형성하는 단계 이전에 스토리지 노드 식각 방지막으로 질화막을 100Å ~ 2,000 Å 두께로 형성하는 것을 특징으로 하는 스토리지 노드 가드링에 의한 비트라인 펀칭 방지 방법.
- 제 1항에 있어서, 상기 제 2 스토리지 노드 컨택이 스토리지 노드 가드링 뿐만 아니라 셀영역 및 안티-퓨즈(anti-fuse) 영역에도 사용되는 것을 특징으로 하는 스토리지 노드 가드링에 의한 비트라인 펀칭 방지 방법.
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